JPH0837460A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPH0837460A JPH0837460A JP17066294A JP17066294A JPH0837460A JP H0837460 A JPH0837460 A JP H0837460A JP 17066294 A JP17066294 A JP 17066294A JP 17066294 A JP17066294 A JP 17066294A JP H0837460 A JPH0837460 A JP H0837460A
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Abstract
(57)【要約】
【目的】 帰還形パルス幅変調方式におけるＡ／Ｄ変換
を上位桁と下位桁に分割し、高分解能で実用性の高いＡ
／Ｄ変換器を得ることを目的にする。 【構成】 被変換のアナログ入力をパルス幅に変換し、
このパルス幅をクロックでカウントすることにより被変
換のアナログ入力をデジタル信号に変換するようにした
アナログ・デジタル変換器において、上位桁に相当する
粗いビット数で前記被変換のアナログ入力をデジタル変
換する第１のアナログ・デジタル変換器、この第１のア
ナログ・デジタル変換器の変換結果に応じて一定の繰り
返し周期で時間幅を制御しその時間幅に応じて基準電圧
を切り替える切り替え手段、前記被変換のアナログ入力
と切り替え手段によって得られた基準電圧の直流分の差
分をパルス幅に変換して下位桁に相当するビット数で前
記被変換のアナログ入力をデジタル変換する第２のアナ
ログ・デジタル変換器を具備し、前記上位桁と下位桁を
加算する。
を上位桁と下位桁に分割し、高分解能で実用性の高いＡ
／Ｄ変換器を得ることを目的にする。 【構成】 被変換のアナログ入力をパルス幅に変換し、
このパルス幅をクロックでカウントすることにより被変
換のアナログ入力をデジタル信号に変換するようにした
アナログ・デジタル変換器において、上位桁に相当する
粗いビット数で前記被変換のアナログ入力をデジタル変
換する第１のアナログ・デジタル変換器、この第１のア
ナログ・デジタル変換器の変換結果に応じて一定の繰り
返し周期で時間幅を制御しその時間幅に応じて基準電圧
を切り替える切り替え手段、前記被変換のアナログ入力
と切り替え手段によって得られた基準電圧の直流分の差
分をパルス幅に変換して下位桁に相当するビット数で前
記被変換のアナログ入力をデジタル変換する第２のアナ
ログ・デジタル変換器を具備し、前記上位桁と下位桁を
加算する。
Description
【０００１】
【産業上の利用分野】本発明は、帰還形パルス幅変調方
式のアナログ・デジタル変換器の改良に関するものであ
る。
式のアナログ・デジタル変換器の改良に関するものであ
る。
【０００２】
【従来の技術】帰還形パルス幅変調方式のアナログ・デ
ジタル変換器（以下、Ａ／Ｄ変換器と言う）は、例えば
特公昭５７−４９８６６号公報等で既に公知のものであ
る。図４はこの公知のＡ／Ｄ変換器の構成図を示すもの
である。図において、Ｅｘは被変換のアナログ入力、±
Ｅｃはデューティが５０％の方形波クロック、±Ｅｓは
基準電源で、Ｅｘ，±Ｅｃ及び±Ｅｓは積分器ＩＧに加
えられて加算積分される。積分器ＩＧの出力ｅｏはコン
パレータＣＯＰに加えられてゼロレベルと比較され、ｅ
ｏ＞０のとき＋Ｅｓが、ｅｏ＜０のとき−Ｅｓが積分器
ＩＧへ負帰還されるようにスイッチＳが駆動され、系を
平衡させる。系の平衡状態においてコンパレータＣＯＰ
より得られる図５の（イ）に示すパルス幅変調された信
号のパルス幅Ｔは入力Ｅｘに対応したものである。この
パルス幅信号はゲートＧＣに加えられてその開閉を制御
し、開の期間通過する図５の（ロ）に示すクロックｆｃ
はカウンタＣＯＵに加えられて計数される。この計数値
は被変換のアナログ入力Ｅｘに対応したもので、これに
よりアナログ入力がディジタル信号に変換される。
ジタル変換器（以下、Ａ／Ｄ変換器と言う）は、例えば
特公昭５７−４９８６６号公報等で既に公知のものであ
る。図４はこの公知のＡ／Ｄ変換器の構成図を示すもの
である。図において、Ｅｘは被変換のアナログ入力、±
Ｅｃはデューティが５０％の方形波クロック、±Ｅｓは
基準電源で、Ｅｘ，±Ｅｃ及び±Ｅｓは積分器ＩＧに加
えられて加算積分される。積分器ＩＧの出力ｅｏはコン
パレータＣＯＰに加えられてゼロレベルと比較され、ｅ
ｏ＞０のとき＋Ｅｓが、ｅｏ＜０のとき−Ｅｓが積分器
ＩＧへ負帰還されるようにスイッチＳが駆動され、系を
平衡させる。系の平衡状態においてコンパレータＣＯＰ
より得られる図５の（イ）に示すパルス幅変調された信
号のパルス幅Ｔは入力Ｅｘに対応したものである。この
パルス幅信号はゲートＧＣに加えられてその開閉を制御
し、開の期間通過する図５の（ロ）に示すクロックｆｃ
はカウンタＣＯＵに加えられて計数される。この計数値
は被変換のアナログ入力Ｅｘに対応したもので、これに
よりアナログ入力がディジタル信号に変換される。
【０００３】ところで、このような構成のＡ／Ｄ変換器
の分解能を高める為には、パルス幅Ｔをカウントするク
ロックｆｃの周波数を高めるか、パルス幅Ｔの周期，即
ち変換時間を大きくするかの何れかの方法が考えられ
る。しかし、ｆｃの周期は通常２０ＭＨｚ程度が限度で
あり、それ以上周波数を高めるには無理が生じ、またパ
ルス幅の周期Ｔを大きくすることにも限界がある。
の分解能を高める為には、パルス幅Ｔをカウントするク
ロックｆｃの周波数を高めるか、パルス幅Ｔの周期，即
ち変換時間を大きくするかの何れかの方法が考えられ
る。しかし、ｆｃの周期は通常２０ＭＨｚ程度が限度で
あり、それ以上周波数を高めるには無理が生じ、またパ
ルス幅の周期Ｔを大きくすることにも限界がある。
【０００４】分解能を高める為の他の方法として、クロ
ックｆｃの周期の端数時間を拡大することにより、クロ
ックで数えられる以上に分解能を高めることも考案され
ているが、実用化には至っていない。
ックｆｃの周期の端数時間を拡大することにより、クロ
ックで数えられる以上に分解能を高めることも考案され
ているが、実用化には至っていない。
【０００５】
【発明が解決しようとする課題】本発明は、帰還形パル
ス幅変調方式におけるＡ／Ｄ変換を上位桁と下位桁に分
割することにより、高分解能で実用性の高いＡ／Ｄ変換
器を得ることを目的としたものである。
ス幅変調方式におけるＡ／Ｄ変換を上位桁と下位桁に分
割することにより、高分解能で実用性の高いＡ／Ｄ変換
器を得ることを目的としたものである。
【０００６】
【課題を解決するための手段】本発明は、被変換のアナ
ログ入力をパルス幅に変換し、このパルス幅をクロック
でカウントすることにより被変換のアナログ入力をデジ
タル信号に変換するようにしたアナログ・デジタル変換
器において、上位桁に相当する粗いビット数で前記被変
換のアナログ入力をデジタル変換する第１のアナログ・
デジタル変換器、この第１のアナログ・デジタル変換器
の変換結果に応じて一定の繰り返し周期で時間幅を制御
しその時間幅に応じて基準電圧を切り替える切り替え手
段、前記被変換のアナログ入力と切り替え手段によって
得られた基準電圧の直流分の差分をパルス幅に変換して
下位桁に相当するビット数で前記被変換のアナログ入力
をデジタル変換する第２のアナログ・デジタル変換器を
具備し、前記上位桁と下位桁を加算するようにしたもの
である。
ログ入力をパルス幅に変換し、このパルス幅をクロック
でカウントすることにより被変換のアナログ入力をデジ
タル信号に変換するようにしたアナログ・デジタル変換
器において、上位桁に相当する粗いビット数で前記被変
換のアナログ入力をデジタル変換する第１のアナログ・
デジタル変換器、この第１のアナログ・デジタル変換器
の変換結果に応じて一定の繰り返し周期で時間幅を制御
しその時間幅に応じて基準電圧を切り替える切り替え手
段、前記被変換のアナログ入力と切り替え手段によって
得られた基準電圧の直流分の差分をパルス幅に変換して
下位桁に相当するビット数で前記被変換のアナログ入力
をデジタル変換する第２のアナログ・デジタル変換器を
具備し、前記上位桁と下位桁を加算するようにしたもの
である。
【０００７】
【作用】このような本発明では、上位桁は粗く、分解能
を決める下位桁は高精度でＡ／Ｄ変換される。
を決める下位桁は高精度でＡ／Ｄ変換される。
【０００８】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明に係わる帰還形パルス幅変調方式Ａ／Ｄ変換器の
実施例の回路図である。図において、Ｅｘは図３と同じ
く被変換のアナログ入力、±Ｅｓは基準電源である。ア
ナログ入力Ｅｘは抵抗ＲＩを介して積分器ＩＧに加えら
れている。Ａ−Ｄは副アナログ・デジタル変換器で、被
変換のアナログ入力Ｅｘが加えられ、これをデジタル変
換する。このＡ−Ｄ変換器の方式は特に限定するもので
はなく、高精度のものは要求されない。Ｄ−Ｔはデジタ
ル・時間幅変換器（以下、単にＤ−Ｔ変換器という）
で、前記のＡ−Ｄ変換器の出力Ｄ１はこのＤ−Ｔ変換器
に加えられて時間幅信号に変換されると共に、演算装置
ＯＰに加えられる。
本発明に係わる帰還形パルス幅変調方式Ａ／Ｄ変換器の
実施例の回路図である。図において、Ｅｘは図３と同じ
く被変換のアナログ入力、±Ｅｓは基準電源である。ア
ナログ入力Ｅｘは抵抗ＲＩを介して積分器ＩＧに加えら
れている。Ａ−Ｄは副アナログ・デジタル変換器で、被
変換のアナログ入力Ｅｘが加えられ、これをデジタル変
換する。このＡ−Ｄ変換器の方式は特に限定するもので
はなく、高精度のものは要求されない。Ｄ−Ｔはデジタ
ル・時間幅変換器（以下、単にＤ−Ｔ変換器という）
で、前記のＡ−Ｄ変換器の出力Ｄ１はこのＤ−Ｔ変換器
に加えられて時間幅信号に変換されると共に、演算装置
ＯＰに加えられる。
【０００９】Ｓ１，Ｓ２は夫々基準電源±Ｅｓを切り替
える両切りのスイッチで、スイッチＳ１は抵抗Ｒを介し
て、またスイッチＳ２は抵抗ｎＲ（ｎは上位ビットの重
みを表す）を介して夫々積分器ＩＧの入力端に接続され
ている。ＣＯＰは積分器ＩＧの出力をゼロレベルと比較
するコンパレータ、ＧＣはコンパレータＣＯＰの出力に
よりその開閉が制御されるゲートで、開の期間クロック
ｆｃを通過させる。ＣＯＵはゲートＧＣを通過したクロ
ックｆｃをカウントするカウンタで、その計数値Ｄ２は
演算装置ＯＰに加えられている。前記スイッチＳ１はＤ
−Ｔ変換器の出力により駆動され、スイッチＳ２はコン
パレータＣＯＰの出力により駆動されるようになってい
る。次に、このような構成の本発明に係わるＡ／Ｄ変換
器の動作を図２の波形図を用いて上位及び下位桁に分け
て説明する。
える両切りのスイッチで、スイッチＳ１は抵抗Ｒを介し
て、またスイッチＳ２は抵抗ｎＲ（ｎは上位ビットの重
みを表す）を介して夫々積分器ＩＧの入力端に接続され
ている。ＣＯＰは積分器ＩＧの出力をゼロレベルと比較
するコンパレータ、ＧＣはコンパレータＣＯＰの出力に
よりその開閉が制御されるゲートで、開の期間クロック
ｆｃを通過させる。ＣＯＵはゲートＧＣを通過したクロ
ックｆｃをカウントするカウンタで、その計数値Ｄ２は
演算装置ＯＰに加えられている。前記スイッチＳ１はＤ
−Ｔ変換器の出力により駆動され、スイッチＳ２はコン
パレータＣＯＰの出力により駆動されるようになってい
る。次に、このような構成の本発明に係わるＡ／Ｄ変換
器の動作を図２の波形図を用いて上位及び下位桁に分け
て説明する。
【００１０】上位桁について。 被変換のアナログ入力Ｅｘは抵抗ＲＩを介して積分器Ｉ
Ｇに加えられると共に、Ａ−Ｄ変換器に加えられて粗く
Ａ／Ｄ変換される。このＡ−Ｄ変換器で変換されたデー
タを上位桁のデータＤ１とすると、このデータＤ１は演
算装置ＯＰに加えられると共に、デジタル・パルス幅変
換器Ｄ−Ｔで時間幅信号Ｔ１に変換される。この時間幅
信号Ｔ１によりスイッチＳ１が駆動される。この時間幅
信号Ｔ１の繰り返し周期（Ｔ＝ｔ１＋ｔ２）は一定なも
ので、図２の（イ）で示す如く、ｔ１の期間で基準電源
−Ｅｓが選択され、ｔ２の期間で基準電源＋Ｅｓが選択
される。このように返し周期Ｔ１でスイッチＳ１をスイ
ッチングすることは時分割のＤ／Ａ変換に相当するもの
である。
Ｇに加えられると共に、Ａ−Ｄ変換器に加えられて粗く
Ａ／Ｄ変換される。このＡ−Ｄ変換器で変換されたデー
タを上位桁のデータＤ１とすると、このデータＤ１は演
算装置ＯＰに加えられると共に、デジタル・パルス幅変
換器Ｄ−Ｔで時間幅信号Ｔ１に変換される。この時間幅
信号Ｔ１によりスイッチＳ１が駆動される。この時間幅
信号Ｔ１の繰り返し周期（Ｔ＝ｔ１＋ｔ２）は一定なも
ので、図２の（イ）で示す如く、ｔ１の期間で基準電源
−Ｅｓが選択され、ｔ２の期間で基準電源＋Ｅｓが選択
される。このように返し周期Ｔ１でスイッチＳ１をスイ
ッチングすることは時分割のＤ／Ａ変換に相当するもの
である。
【００１１】被変換のアナログ入力Ｅｘは、スイッチＳ
１によって切り替えられた基準電源±Ｅｓと共に積分器
ＩＧに加えられて加算積分される。図２の（ロ）で示す
如く、Ｅｘに＋Ｅｓが加算積分されている期間、積分器
ＩＧの出力ｅｏは下降し、−Ｅｓが加算積分されている
期間、ｅｏは上昇する。ここで、図２の（イ）で示す波
形の直流成分をＥ１とすると Ｅ１＝｛（ｔ２−ｔ１）／（ｔ１＋ｔ２）｝・Ｅｓ …（１） で表される。（１）式のＥ１は被変換アナログ入力Ｅｘ
をＡ−Ｄ変換器でデジタル変換した上位ビットのデータ
Ｄ１に対応するものである。
１によって切り替えられた基準電源±Ｅｓと共に積分器
ＩＧに加えられて加算積分される。図２の（ロ）で示す
如く、Ｅｘに＋Ｅｓが加算積分されている期間、積分器
ＩＧの出力ｅｏは下降し、−Ｅｓが加算積分されている
期間、ｅｏは上昇する。ここで、図２の（イ）で示す波
形の直流成分をＥ１とすると Ｅ１＝｛（ｔ２−ｔ１）／（ｔ１＋ｔ２）｝・Ｅｓ …（１） で表される。（１）式のＥ１は被変換アナログ入力Ｅｘ
をＡ−Ｄ変換器でデジタル変換した上位ビットのデータ
Ｄ１に対応するものである。
【００１２】下位桁について。 上記のようにして得られた図２の（イ）で示す切り替え
波形は、積分器ＩＧ，ゼロコンパレータＣＯＰ，切り替
えスイッチＳ２等で構成される帰還形パルス幅変調方式
Ａ／Ｄ変換器のクロックとして用いられる。図４で示し
た従来のＡ／Ｄ変換器では、このクロックとしてデュー
ティが５０％の方形波クロック±Ｅｃが用いられてい
る。積分器ＩＧには、被変換のアナログ入力Ｅｘと上位
ビットのデータＤ１に対応し（１）式で示される直流電
圧Ｅ１を差分したものと、スイッチＳ２によって切り替
えられる正負の基準電源±Ｅｓによる電流ｉｓ２（＝±
Ｅｓ／ｎＲ１）が加えられ、積分器ＩＧはこれらを加算
積分し、図２の（ロ）で示される電圧ｅｏを出力する。
波形は、積分器ＩＧ，ゼロコンパレータＣＯＰ，切り替
えスイッチＳ２等で構成される帰還形パルス幅変調方式
Ａ／Ｄ変換器のクロックとして用いられる。図４で示し
た従来のＡ／Ｄ変換器では、このクロックとしてデュー
ティが５０％の方形波クロック±Ｅｃが用いられてい
る。積分器ＩＧには、被変換のアナログ入力Ｅｘと上位
ビットのデータＤ１に対応し（１）式で示される直流電
圧Ｅ１を差分したものと、スイッチＳ２によって切り替
えられる正負の基準電源±Ｅｓによる電流ｉｓ２（＝±
Ｅｓ／ｎＲ１）が加えられ、積分器ＩＧはこれらを加算
積分し、図２の（ロ）で示される電圧ｅｏを出力する。
【００１３】積分器ＩＧの出力ｅｏはコンパレータＣＯ
Ｐに加えられてゼロレベルと比較され、ｅｏ＞０のとき
＋Ｅｓが、ｅｏ＜０のとき−Ｅｓが積分器ＩＧへ負帰還
されるようにスイッチＳ２が駆動され、系を平衡させ
る。スイッチＳ２によって切り替えられる基準電源±Ｅ
ｓの波形を図２の（ハ）に示す。系の平衡状態において
コンパレータＣＯＰより得られる図２の（ハ）に示すパ
ルス幅変調された信号のパルス幅は下式（２）で示され
る如く、被測定のアナログ入力Ｅｘとクロックの直流成
分Ｅ１の差分をパルス幅変調したものとなる。 Ｅｘ−Ｅ１＝｛（ｔ４−ｔ３）／（ｔ３＋ｔ４）｝Ｅｓ／ｎ …（２） このパルス幅変調信号はゲートＧＣに加えられてその開
閉を制御し、開の期間通過するクロックｆｃはカウンタ
ＣＯＵに加えられて計数される。この計数値Ｄ２は被変
換のアナログ入力Ｅｘの下位ビットに対応したもので、
この下位ビットＤ２は演算装置ＯＰに加えられ、ＯＰは
（Ｄ１＋Ｄ２）の演算を行う。演算結果（Ｄ１＋Ｄ２）
はアナログ入力Ｅｘをディジタル信号に変換したものと
なる。
Ｐに加えられてゼロレベルと比較され、ｅｏ＞０のとき
＋Ｅｓが、ｅｏ＜０のとき−Ｅｓが積分器ＩＧへ負帰還
されるようにスイッチＳ２が駆動され、系を平衡させ
る。スイッチＳ２によって切り替えられる基準電源±Ｅ
ｓの波形を図２の（ハ）に示す。系の平衡状態において
コンパレータＣＯＰより得られる図２の（ハ）に示すパ
ルス幅変調された信号のパルス幅は下式（２）で示され
る如く、被測定のアナログ入力Ｅｘとクロックの直流成
分Ｅ１の差分をパルス幅変調したものとなる。 Ｅｘ−Ｅ１＝｛（ｔ４−ｔ３）／（ｔ３＋ｔ４）｝Ｅｓ／ｎ …（２） このパルス幅変調信号はゲートＧＣに加えられてその開
閉を制御し、開の期間通過するクロックｆｃはカウンタ
ＣＯＵに加えられて計数される。この計数値Ｄ２は被変
換のアナログ入力Ｅｘの下位ビットに対応したもので、
この下位ビットＤ２は演算装置ＯＰに加えられ、ＯＰは
（Ｄ１＋Ｄ２）の演算を行う。演算結果（Ｄ１＋Ｄ２）
はアナログ入力Ｅｘをディジタル信号に変換したものと
なる。
【００１４】上記の下位桁Ｄ２のフルスパンに対応して
１００％のパルス幅変調を行う為に、コンパレータＣＯ
Ｐの出力で制御される帰還用の基準電源±Ｅｓは電流ｉ
ｓ２を１／ｎ，即ち抵抗ＲをｎＲにすることにより、ス
イッチングのアナログ的な重みを１／ｎにしている。
１００％のパルス幅変調を行う為に、コンパレータＣＯ
Ｐの出力で制御される帰還用の基準電源±Ｅｓは電流ｉ
ｓ２を１／ｎ，即ち抵抗ＲをｎＲにすることにより、ス
イッチングのアナログ的な重みを１／ｎにしている。
【００１５】図３は本発明装置の他の実施例を示すもの
で、図１よりより現実的な回路構成を示すものである。
図３において、ＰＷＭ１は副帰還形パルス幅変調方式Ａ
／Ｄ変換器、ＰＷＭ２は主帰還形パルス幅変調方式Ａ／
Ｄ変換器を示すもので、ＰＷＭ１により被変換入力Ｅｘ
は粗くＡ／Ｄ変換され、結果を上位ビットＤ１とする。
ＰＷＭ１の変換結果により基準電圧±Ｅｓ１はスイッチ
ングされ、これをＰＷＭ２のクロックとして加える。以
下は、図１の装置の動作と全く同じである。即ち、ＰＷ
Ｍ１は図１の装置ではＡ−Ｄ変換器とＤ−Ａ変換器に対
応する。Ａ／Ｄの変換精度は、ＰＷＭ２で決まり、ＰＷ
Ｍ１は簡単な回路構成でよい。
で、図１よりより現実的な回路構成を示すものである。
図３において、ＰＷＭ１は副帰還形パルス幅変調方式Ａ
／Ｄ変換器、ＰＷＭ２は主帰還形パルス幅変調方式Ａ／
Ｄ変換器を示すもので、ＰＷＭ１により被変換入力Ｅｘ
は粗くＡ／Ｄ変換され、結果を上位ビットＤ１とする。
ＰＷＭ１の変換結果により基準電圧±Ｅｓ１はスイッチ
ングされ、これをＰＷＭ２のクロックとして加える。以
下は、図１の装置の動作と全く同じである。即ち、ＰＷ
Ｍ１は図１の装置ではＡ−Ｄ変換器とＤ−Ａ変換器に対
応する。Ａ／Ｄの変換精度は、ＰＷＭ２で決まり、ＰＷ
Ｍ１は簡単な回路構成でよい。
【００１６】
【発明の効果】本発明によれば、粗いＡ／Ｄ変換を行う
上位桁と、精密なＡ／Ｄ変換を行う下位桁に２分し、両
Ａ／Ｄ変換結果を加算することにより被変換入力をＡ／
Ｄ変換するように構成したので、カウンタ用のクロック
の周期を高める必要もなく、また端数時間を拡大するこ
ともなくＡ／Ｄ変換の分解能を高めることの出来る簡単
で実現性の高い構成の帰還形パルス幅変調方式Ａ／Ｄ変
換器を得ることのできる効果がある。
上位桁と、精密なＡ／Ｄ変換を行う下位桁に２分し、両
Ａ／Ｄ変換結果を加算することにより被変換入力をＡ／
Ｄ変換するように構成したので、カウンタ用のクロック
の周期を高める必要もなく、また端数時間を拡大するこ
ともなくＡ／Ｄ変換の分解能を高めることの出来る簡単
で実現性の高い構成の帰還形パルス幅変調方式Ａ／Ｄ変
換器を得ることのできる効果がある。
【図１】本発明のＡ／Ｄ変換器の一実施例を示した回路
構成図である。
構成図である。
【図２】図１のＡ／Ｄ変換器の動作を説明する為の回路
構成図である。
構成図である。
【図３】本発明のＡ／Ｄ変換器の他の実施例の回路構成
図である。
図である。
【図４】従来のＡ／Ｄ変換器の一例の回路構成図であ
る。
る。
【図５】図４のＡ／Ｄ変換器の動作を説明する為の回路
構成図である。
構成図である。
ＩＧ 積分器 ＣＯＰ コンパレータ ＧＣ ゲート ±Ｅｓ 基準電源 Ａ−Ｄ アナログ・デジタル変換器 Ｄ−Ｔ デジタル・時間幅変換器 ＯＰ 演算装置
Claims (1)
- 【請求項１】被変換のアナログ入力をパルス幅に変換
し、このパルス幅をクロックでカウントすることにより
被変換のアナログ入力をデジタル信号に変換するように
したアナログ・デジタル変換器において、 上位桁に相当する粗いビット数で前記被変換のアナログ
入力をデジタル変換する第１のアナログ・デジタル変換
器、この第１のアナログ・デジタル変換器の変換結果に
応じて一定の繰り返し周期で時間幅を制御しその時間幅
に応じて基準電圧を切り替える切り替え手段、前記被変
換のアナログ入力と切り替え手段によって得られた基準
電圧の直流分の差分をパルス幅に変換して下位桁に相当
するビット数で前記被変換のアナログ入力をデジタル変
換する第２のアナログ・デジタル変換器を具備し、前記
上位桁と下位桁を加算することにより被変換のアナログ
入力をデジタル信号に変換するようにした帰還形パルス
幅変調方式のアナログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17066294A JPH0837460A (ja) | 1994-07-22 | 1994-07-22 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17066294A JPH0837460A (ja) | 1994-07-22 | 1994-07-22 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837460A true JPH0837460A (ja) | 1996-02-06 |
Family
ID=15909053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17066294A Pending JPH0837460A (ja) | 1994-07-22 | 1994-07-22 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837460A (ja) |
-
1994
- 1994-07-22 JP JP17066294A patent/JPH0837460A/ja active Pending
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