JPH0844038A - マスターマスク作成装置及び半導体装置の製造方法 - Google Patents
マスターマスク作成装置及び半導体装置の製造方法Info
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- JPH0844038A JPH0844038A JP18234094A JP18234094A JPH0844038A JP H0844038 A JPH0844038 A JP H0844038A JP 18234094 A JP18234094 A JP 18234094A JP 18234094 A JP18234094 A JP 18234094A JP H0844038 A JPH0844038 A JP H0844038A
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】
【目的】 工程数を増加させることなく、段差上におい
て良好な形状を有する多層配線電極を形成できる半導体
装置の製造方法等を提供する。 【構成】 設計情報格納部１１からの設計情報に応じ、
図形作成部１２により、下層，上層配線電極形成用の第
１，第２マスターマスク１，２の形状を作成する。交差
情報取出し部１３により、設計情報格納部１１から上層
配線電極が少なくとも１つの下層配線電極と交差する旨
の情報を取出す。補正部１４により、両者が交差する部
位と交差しない部位とでは上層配線電極形成用の第２マ
スターマスク２の幅を変えるよう補正する。例えばポジ
型マスターマスクでは、交差しない部位ではマスターマ
スクの幅を標準値よりも細くし、露光量の不足によるフ
ォトレジストマスクの段差底部における拡大を防止し
て、上層配線電極のブリッジ不良や断線不良を防止す
る。
て良好な形状を有する多層配線電極を形成できる半導体
装置の製造方法等を提供する。 【構成】 設計情報格納部１１からの設計情報に応じ、
図形作成部１２により、下層，上層配線電極形成用の第
１，第２マスターマスク１，２の形状を作成する。交差
情報取出し部１３により、設計情報格納部１１から上層
配線電極が少なくとも１つの下層配線電極と交差する旨
の情報を取出す。補正部１４により、両者が交差する部
位と交差しない部位とでは上層配線電極形成用の第２マ
スターマスク２の幅を変えるよう補正する。例えばポジ
型マスターマスクでは、交差しない部位ではマスターマ
スクの幅を標準値よりも細くし、露光量の不足によるフ
ォトレジストマスクの段差底部における拡大を防止し
て、上層配線電極のブリッジ不良や断線不良を防止す
る。
Description
【０００１】
【産業上の利用分野】本発明は、フォトリソグラフィー
工程で使用されるマスターマスク作成装置及び半導体装
置の製造方法に関するものである。
工程で使用されるマスターマスク作成装置及び半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置に対する高集積化の要
望が高くなっており、微細な多層電極構造が多用されて
きている。これに伴い、段差上で良好な形状を得るため
多層電極間の層間絶縁膜の平坦化やリソグラフィ技術の
向上が不可欠となっている。
望が高くなっており、微細な多層電極構造が多用されて
きている。これに伴い、段差上で良好な形状を得るため
多層電極間の層間絶縁膜の平坦化やリソグラフィ技術の
向上が不可欠となっている。
【０００３】従来より、このような多層電極を有する半
導体装置の製造工程は、図４（ａ）〜（ｃ）に示す手順
で行われている。
導体装置の製造工程は、図４（ａ）〜（ｃ）に示す手順
で行われている。
【０００４】図４（ａ）に示す状態では、半導体基板３
上にゲート絶縁膜４を介して第１層配線電極５（ゲート
電極）が形成されており、その上に層間絶縁膜６が形成
され、さらにその上にビット線等の第２層配線電極を形
成するための導電膜７（例えばポリサイド膜等）が堆積
されている。そして、この導電膜７の上にフォトレジス
ト８を塗布する。次に、図４（ｂ）に示すように、フォ
トリソグラフィーにより導電膜７をパターニングして第
２層配線電極９を形成する。この第２層配線電極９が形
成された基板の平面状態は、図４（ｃ）に示すようにな
る。
上にゲート絶縁膜４を介して第１層配線電極５（ゲート
電極）が形成されており、その上に層間絶縁膜６が形成
され、さらにその上にビット線等の第２層配線電極を形
成するための導電膜７（例えばポリサイド膜等）が堆積
されている。そして、この導電膜７の上にフォトレジス
ト８を塗布する。次に、図４（ｂ）に示すように、フォ
トリソグラフィーにより導電膜７をパターニングして第
２層配線電極９を形成する。この第２層配線電極９が形
成された基板の平面状態は、図４（ｃ）に示すようにな
る。
【０００５】また、上記フォトリソグラフィー工程で
は、図３に示すマスターマスク作成装置２０により、マ
スターマスクが作成される。ただし、ネガ型のフォトレ
ジストマスクを形成する場合を示す。すなわち、設計情
報格納部１１からの設計情報に応じて、図形作成部１２
により、下層の第１層配線電極５を形成するための第１
マスターマスク１（同図の破線部分参照）の形状が作成
され、次に、第１層配線電極５の上に交差する第２層配
線電極９を形成するための第２マスターマスク２（同図
の実線部分）の形状が作成される。
は、図３に示すマスターマスク作成装置２０により、マ
スターマスクが作成される。ただし、ネガ型のフォトレ
ジストマスクを形成する場合を示す。すなわち、設計情
報格納部１１からの設計情報に応じて、図形作成部１２
により、下層の第１層配線電極５を形成するための第１
マスターマスク１（同図の破線部分参照）の形状が作成
され、次に、第１層配線電極５の上に交差する第２層配
線電極９を形成するための第２マスターマスク２（同図
の実線部分）の形状が作成される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、導電膜７から第２層配線電極９をパター
ニングする際に下記のような問題があった。すなわち、
導電膜７の下地はすべて層間絶縁膜６となっているが、
層間絶縁膜６の下方には線状にパターニングされた第１
層配線電極５が存在するので、層間絶縁膜６の表面には
第１層配線電極５の部位で突出する段差がある。したが
って、フォトリソグラフィーの際、フォトレジスト膜８
を塗布すると、段差底部の部位ではフォトレジスト膜８
の膜厚が段差頂部の部位よりも大きくなっている。この
ため、段差底部の部位のフォトレジスト膜８を解像する
ために必要な光強度が不足し、ポジ型のフォトレジスト
を使用する場合、段差底部の部分で露光量が不足するこ
とでフォトレジスト膜の溶解部分が縮小し、段差底部で
レジストマスクの幅が太くなる。一方、ネガ型のフォト
レジストを使用する場合には、段差底部の部分でフォト
レジスト膜８が溶解する領域が拡大して、段差底部でフ
ォトレジストマスクの幅が細くなる。したがって、最終
的に段差底部の部位でポジ型の場合にはブリッジ不良
を、ネガ型の場合には断線不良を招く虞れがあった。
来の方法では、導電膜７から第２層配線電極９をパター
ニングする際に下記のような問題があった。すなわち、
導電膜７の下地はすべて層間絶縁膜６となっているが、
層間絶縁膜６の下方には線状にパターニングされた第１
層配線電極５が存在するので、層間絶縁膜６の表面には
第１層配線電極５の部位で突出する段差がある。したが
って、フォトリソグラフィーの際、フォトレジスト膜８
を塗布すると、段差底部の部位ではフォトレジスト膜８
の膜厚が段差頂部の部位よりも大きくなっている。この
ため、段差底部の部位のフォトレジスト膜８を解像する
ために必要な光強度が不足し、ポジ型のフォトレジスト
を使用する場合、段差底部の部分で露光量が不足するこ
とでフォトレジスト膜の溶解部分が縮小し、段差底部で
レジストマスクの幅が太くなる。一方、ネガ型のフォト
レジストを使用する場合には、段差底部の部分でフォト
レジスト膜８が溶解する領域が拡大して、段差底部でフ
ォトレジストマスクの幅が細くなる。したがって、最終
的に段差底部の部位でポジ型の場合にはブリッジ不良
を、ネガ型の場合には断線不良を招く虞れがあった。
【０００７】斯かる不具合を回避すべく、従来では、フ
ォトレジストマスクの形成時に全体の露光量を増大させ
たり、層間絶縁膜６を平坦化する等の方法が採られてき
た。しかるに、フォトレジスト膜の形成時に全体の露光
量を増加させると、反対に段差頂部が過剰な露光量とな
るので、ポジ型の場合、上層配線電極の頂部における寸
法が細くなって断線を生じる虞れがある。また、層間絶
縁膜を平坦化する方法は、工程数の増大つまり製造コス
トの増大を招き、量産上好ましくない。
ォトレジストマスクの形成時に全体の露光量を増大させ
たり、層間絶縁膜６を平坦化する等の方法が採られてき
た。しかるに、フォトレジスト膜の形成時に全体の露光
量を増加させると、反対に段差頂部が過剰な露光量とな
るので、ポジ型の場合、上層配線電極の頂部における寸
法が細くなって断線を生じる虞れがある。また、層間絶
縁膜を平坦化する方法は、工程数の増大つまり製造コス
トの増大を招き、量産上好ましくない。
【０００８】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、下地に下層配線による段差を有する
基板上に配線電極を形成する場合に、工程数の増大を招
くことなく、良好な形状を有する多層配線電極を形成す
るためのマスターマスクの作成装置及び半導体装置の製
造方法を提供することにある。
あり、その目的は、下地に下層配線による段差を有する
基板上に配線電極を形成する場合に、工程数の増大を招
くことなく、良好な形状を有する多層配線電極を形成す
るためのマスターマスクの作成装置及び半導体装置の製
造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成させるた
めに本発明が講じた手段は、上層配線電極形成用マスタ
ーマスクの幅を、下層配線電極と交差する部位と交差し
ない部位とで変更するように補正することにある。
めに本発明が講じた手段は、上層配線電極形成用マスタ
ーマスクの幅を、下層配線電極と交差する部位と交差し
ない部位とで変更するように補正することにある。
【００１０】具体的に請求項１の発明の講じた手段は、
フォトリソグラフィー工程で使用されるマスターマスク
を作成するための装置として、設計情報を格納する設計
情報格納手段と、上記設計情報格納部に格納される設計
情報に応じて、半導体装置の各部の形状に対応したマス
ターマスクの図形を作成する図形作成手段と、上記情報
格納手段の情報から上層配線電極と少なくとも１つの下
層配線電極とが交差する旨の情報を取出す交差情報取出
し手段と、上記交差情報取出し手段の出力を受け、上記
図形作成手段で作成される上層配線電極形成用マスター
マスクの幅を、上層配線電極が少なくとも１つの下層配
線電極に交差する部位と交差しない部位とでは異なる幅
にして、当該マスターマスクを用いて形成されるフォト
レジストマスクの幅が均一になる方向に補正する補正手
段とを設ける構成としたものである。
フォトリソグラフィー工程で使用されるマスターマスク
を作成するための装置として、設計情報を格納する設計
情報格納手段と、上記設計情報格納部に格納される設計
情報に応じて、半導体装置の各部の形状に対応したマス
ターマスクの図形を作成する図形作成手段と、上記情報
格納手段の情報から上層配線電極と少なくとも１つの下
層配線電極とが交差する旨の情報を取出す交差情報取出
し手段と、上記交差情報取出し手段の出力を受け、上記
図形作成手段で作成される上層配線電極形成用マスター
マスクの幅を、上層配線電極が少なくとも１つの下層配
線電極に交差する部位と交差しない部位とでは異なる幅
にして、当該マスターマスクを用いて形成されるフォト
レジストマスクの幅が均一になる方向に補正する補正手
段とを設ける構成としたものである。
【００１１】請求項２の発明の講じた手段は、請求項１
の発明において、上記補正手段を、上層配線電極形成用
マスターマスクの幅を一括補正するように構成したもの
である。
の発明において、上記補正手段を、上層配線電極形成用
マスターマスクの幅を一括補正するように構成したもの
である。
【００１２】請求項３の発明の講じた手段は、少なくと
も１つの下層配線電極の上に上層配線電極を形成するよ
うにした半導体装置の製造方法として、上記上層配線電
極を形成するためのマスターマスクを作成するステップ
と、上記上層配線電極を構成する導電膜を堆積する工程
と、上記導電膜の上にフォトレジストを塗布してフォト
レジスト膜を形成する工程と、上記マスターマスクを用
いて上記フォトレジスト膜の一部を除去してフォトレジ
ストマスクを形成するステップと、上記フォトレジスト
マスクを用いて上層配線電極をパターニングするステッ
プとを設け、上記上層配線電極形成用マスターマスクを
作成するステップでは、上層配線電極形成用マスターマ
スクの幅を、上層配線電極が少なくとも１つの下層配線
電極に交差する部位と交差しない部位とでは異なる幅に
して、当該マスターマスクを用いて形成されるフォトレ
ジストマスクの幅が均一になる方向に補正する方法であ
る。
も１つの下層配線電極の上に上層配線電極を形成するよ
うにした半導体装置の製造方法として、上記上層配線電
極を形成するためのマスターマスクを作成するステップ
と、上記上層配線電極を構成する導電膜を堆積する工程
と、上記導電膜の上にフォトレジストを塗布してフォト
レジスト膜を形成する工程と、上記マスターマスクを用
いて上記フォトレジスト膜の一部を除去してフォトレジ
ストマスクを形成するステップと、上記フォトレジスト
マスクを用いて上層配線電極をパターニングするステッ
プとを設け、上記上層配線電極形成用マスターマスクを
作成するステップでは、上層配線電極形成用マスターマ
スクの幅を、上層配線電極が少なくとも１つの下層配線
電極に交差する部位と交差しない部位とでは異なる幅に
して、当該マスターマスクを用いて形成されるフォトレ
ジストマスクの幅が均一になる方向に補正する方法であ
る。
【００１３】請求項４の発明の講じた手段は、請求項３
の発明において、上記上層配線電極形成用マスターマス
クを作成するステップでは、上層配線電極形成用マスタ
ーマスクの幅を一括補正する方法である。
の発明において、上記上層配線電極形成用マスターマス
クを作成するステップでは、上層配線電極形成用マスタ
ーマスクの幅を一括補正する方法である。
【００１４】
【作用】以上の構成又は方法により、各請求項の発明で
は、以下のような作用が得られる。
は、以下のような作用が得られる。
【００１５】請求項１又は３の発明では、レイアウトデ
ータ等の設計情報に基づき、上層配線形成用マスターマ
スクの形状が描画される。その際、少なくとも１つの下
層配線電極と当該上層配線電極とが交差する場合には、
上層配線電極形成用マスターマスクの幅が、下層配線電
極との交差する部位と交差しない部位とでは異なる幅に
なるよう補正される。例えばポジ型フォトレジスト用マ
スターマスクでは、交差しない部位でマスターマスクの
幅が標準値よりも細くなるよう補正される。したがっ
て、このマスターマスクを用いて製造される半導体装置
において、最終的な上層配線電極の幅がほぼ均一とな
り、ブリッジ不良や断線不良が防止されることになる。
ータ等の設計情報に基づき、上層配線形成用マスターマ
スクの形状が描画される。その際、少なくとも１つの下
層配線電極と当該上層配線電極とが交差する場合には、
上層配線電極形成用マスターマスクの幅が、下層配線電
極との交差する部位と交差しない部位とでは異なる幅に
なるよう補正される。例えばポジ型フォトレジスト用マ
スターマスクでは、交差しない部位でマスターマスクの
幅が標準値よりも細くなるよう補正される。したがっ
て、このマスターマスクを用いて製造される半導体装置
において、最終的な上層配線電極の幅がほぼ均一とな
り、ブリッジ不良や断線不良が防止されることになる。
【００１６】一方、一般に、設計情報つまりレイアウト
データをマスク描画用のデータに変換する際には、作成
しようとする目的マスクのデータソースを他のマスクデ
ータの反転やコピーから求めるための演算処理のシステ
ムが導入されており、上記の手段でプロセス変動を抑え
るマスクを作成することは工程増加を伴わない。したが
って、工程数の増大を招くことなく、段差上において良
好な形状を有する配線電極が得られる。
データをマスク描画用のデータに変換する際には、作成
しようとする目的マスクのデータソースを他のマスクデ
ータの反転やコピーから求めるための演算処理のシステ
ムが導入されており、上記の手段でプロセス変動を抑え
るマスクを作成することは工程増加を伴わない。したが
って、工程数の増大を招くことなく、段差上において良
好な形状を有する配線電極が得られる。
【００１７】請求項２又は４の発明では、上記請求項１
又は３の発明の作用において、補正が一括処理されるの
で、マスターマスクの作成が容易かつ迅速となる。
又は３の発明の作用において、補正が一括処理されるの
で、マスターマスクの作成が容易かつ迅速となる。
【００１８】
【実施例】以下、本発明の実施例について、図１及び図
２（ａ）〜（ｃ）を参照しながら説明する。
２（ａ）〜（ｃ）を参照しながら説明する。
【００１９】図１は、実施例に係る半導体装置のフォト
リソグラフィー工程で使用されるマスターマスク作成装
置１０の構成を示す。図１に示すように、マスターマス
ク作成装置１０には、半導体装置の各構成要素の配置，
接続関係等に関する設計情報を格納する設計情報格納部
１１と、この設計情報格納部１１に格納される設計情報
に応じて、マスターマスクの形状を作成する図形作成部
１２と、上記設計情報格納部１１から多層配線間の交差
に関する情報を取出す交差情報取出し部１３と、この交
差情報取出し部１３の取出し情報に応じて、上記図形作
成部１２で作成される上層配線電極形成用マスターマス
クの幅を補正する補正部１４とが設けられている。すな
わち、まず、下層配線電極を形成するための第１マスタ
ーマスク１（同図の破線部分参照）を作成し、その上に
上層配線電極形成用の第２マスターマスク２（同図の実
線部分参照）を作成する。その際、ポジ型マスターマス
クの場合には、交差情報取出し部１３により、下層配線
電極と上層配線電極とが交差する旨の情報が設計情報格
納部１１から取り出されると、補正部１４により、第２
マスターマスク２の幅を、第１マスターマスク１と交差
する部位では標準値に、それ以外の部位では標準値より
も細くするよう補正される。つまり、下層配線電極によ
る段差の底部では第２マスターマスク２の幅を標準値よ
りも細くすることで、最終的に形成される上層配線電極
の段差底部における広がりを防止している。なお、ネガ
型マスターマスクの場合、マスターマスクの幅を交差す
る部位では標準値にし、交差しない部位では標準値より
も太くする。
リソグラフィー工程で使用されるマスターマスク作成装
置１０の構成を示す。図１に示すように、マスターマス
ク作成装置１０には、半導体装置の各構成要素の配置，
接続関係等に関する設計情報を格納する設計情報格納部
１１と、この設計情報格納部１１に格納される設計情報
に応じて、マスターマスクの形状を作成する図形作成部
１２と、上記設計情報格納部１１から多層配線間の交差
に関する情報を取出す交差情報取出し部１３と、この交
差情報取出し部１３の取出し情報に応じて、上記図形作
成部１２で作成される上層配線電極形成用マスターマス
クの幅を補正する補正部１４とが設けられている。すな
わち、まず、下層配線電極を形成するための第１マスタ
ーマスク１（同図の破線部分参照）を作成し、その上に
上層配線電極形成用の第２マスターマスク２（同図の実
線部分参照）を作成する。その際、ポジ型マスターマス
クの場合には、交差情報取出し部１３により、下層配線
電極と上層配線電極とが交差する旨の情報が設計情報格
納部１１から取り出されると、補正部１４により、第２
マスターマスク２の幅を、第１マスターマスク１と交差
する部位では標準値に、それ以外の部位では標準値より
も細くするよう補正される。つまり、下層配線電極によ
る段差の底部では第２マスターマスク２の幅を標準値よ
りも細くすることで、最終的に形成される上層配線電極
の段差底部における広がりを防止している。なお、ネガ
型マスターマスクの場合、マスターマスクの幅を交差す
る部位では標準値にし、交差しない部位では標準値より
も太くする。
【００２０】また、図２（ａ）〜（ｃ）は、半導体装置
の製造工程における半導体基板の構造の変化を示す断面
図又は平面図である。まず、第２図（ａ）に示すよう
に、半導体基板３上に、ゲート絶縁膜４を形成し、さら
にその上に下層配線電極である第１層配線電極５（ゲー
ト電極）を形成し、層間絶縁膜６を形成した後、第２層
配線電極を構成する導電膜７（ポリサイド膜）を堆積す
る。その後、基板上にフォトレジストを塗布してフォト
レジスト膜８を形成し、上記第２マスターマスク２を用
いてフォトレジスト膜８の一部を除去して、フォトレジ
ストマスクを形成する。そして、このフォトレジストマ
スクを用いて、エッチングにより導電膜７を選択的に除
去し、導電膜７をパターニングして第２層配線電極９
（ビット線）を形成する。図２（ｂ）及び（ｃ）は、第
２層配線電極９を形成した時点における基板の断面図及
び平面図である。
の製造工程における半導体基板の構造の変化を示す断面
図又は平面図である。まず、第２図（ａ）に示すよう
に、半導体基板３上に、ゲート絶縁膜４を形成し、さら
にその上に下層配線電極である第１層配線電極５（ゲー
ト電極）を形成し、層間絶縁膜６を形成した後、第２層
配線電極を構成する導電膜７（ポリサイド膜）を堆積す
る。その後、基板上にフォトレジストを塗布してフォト
レジスト膜８を形成し、上記第２マスターマスク２を用
いてフォトレジスト膜８の一部を除去して、フォトレジ
ストマスクを形成する。そして、このフォトレジストマ
スクを用いて、エッチングにより導電膜７を選択的に除
去し、導電膜７をパターニングして第２層配線電極９
（ビット線）を形成する。図２（ｂ）及び（ｃ）は、第
２層配線電極９を形成した時点における基板の断面図及
び平面図である。
【００２１】すなわち、上記実施例では、予め第２マス
ターマスク２の幅が、第１，第２層配線電極５，９の交
差しない部位で標準値よりも細くなるよう補正されてい
るので、最終的な第２層配線電極９の幅は、段差底部と
段差頂部とでほとんど差のない均一なものとなる。しか
も、層間絶縁膜６を平坦化する工程を加える必要がな
く、工程数は変わらない。よって、工程数の増大を招く
ことなく、ブリッジ不良や断線不良を防止することがで
きるのである。
ターマスク２の幅が、第１，第２層配線電極５，９の交
差しない部位で標準値よりも細くなるよう補正されてい
るので、最終的な第２層配線電極９の幅は、段差底部と
段差頂部とでほとんど差のない均一なものとなる。しか
も、層間絶縁膜６を平坦化する工程を加える必要がな
く、工程数は変わらない。よって、工程数の増大を招く
ことなく、ブリッジ不良や断線不良を防止することがで
きるのである。
【００２２】なお、上記実施例では、補正手段によるマ
スターマスクの幅の補正を一括処理するようにしたが、
段差の高さに応じて幅の補正量を変えるようにしてもよ
い。
スターマスクの幅の補正を一括処理するようにしたが、
段差の高さに応じて幅の補正量を変えるようにしてもよ
い。
【００２３】
【発明の効果】以上説明したように、請求項１又は３の
発明によれば、半導体装置のフォトリソグラフィー工程
で使用されるマスターマスクを作成する際、上層配線電
極形成用マスターマスクの幅を、上層配線電極が少なく
とも１つの下層配線電極に交差する部位と、両者が交差
しない部位とでは異なる幅に補正するようにしたので、
工程数の増大を招くことなく、良好な形状の配線電極を
形成することができる。
発明によれば、半導体装置のフォトリソグラフィー工程
で使用されるマスターマスクを作成する際、上層配線電
極形成用マスターマスクの幅を、上層配線電極が少なく
とも１つの下層配線電極に交差する部位と、両者が交差
しない部位とでは異なる幅に補正するようにしたので、
工程数の増大を招くことなく、良好な形状の配線電極を
形成することができる。
【００２４】請求項２又は４の発明によれば、請求項１
の発明において、上層配線電極形成用マスターマスクの
幅の補正を一括補正するようにしたので、マスク作成の
容易化を図ることができる。
の発明において、上層配線電極形成用マスターマスクの
幅の補正を一括補正するようにしたので、マスク作成の
容易化を図ることができる。
【図１】実施例に係るマスターマスク作成装置の構成を
示すブロック図である。
示すブロック図である。
【図２】実施例に係る半導体装置の製造工程における半
導体基板の構造の変化を示す断面図及び平面図である。
導体基板の構造の変化を示す断面図及び平面図である。
【図３】従来のマスターマスク作成装置の構成を示すブ
ロック図である。
ロック図である。
【図４】従来の半導体装置の製造工程における半導体基
板の構造の変化を示す断面図及び平面図である。
板の構造の変化を示す断面図及び平面図である。
１ 第１マスターマスク ２ 第２マスターマスク ３ 半導体基板 ４ ゲート絶縁膜 ５ 第１層配線電極 ６ 層間絶縁膜 ７ 第２層配線電極材料 ８ フォトレジスト膜 ９ 第２層配線電極 １０ マスターマスク作成装置 １１ 設計情報格納部（設計情報格納手段） １２ 図形作成部 １３ 交差情報取出し部 １４ 補正部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０５Ｋ 3/46 Ｂ 6921−4Ｅ Ｈ０１Ｌ 21/90 Ｗ
Claims (4)
- 【請求項１】 フォトリソグラフィー工程で使用される
マスターマスクを作成するための装置であって、 設計情報を格納する設計情報格納手段と、 上記設計情報格納部に格納される設計情報に応じて、半
導体装置の各部の形状に対応したマスターマスクの図形
を作成する図形作成手段と、 上記情報格納手段の情報から上層配線電極と少なくとも
１つの下層配線電極とが交差する旨の情報を取出す交差
情報取出し手段と、 上記交差情報取出し手段の出力を受け、上記図形作成手
段で作成される上層配線電極形成用マスターマスクの幅
を、上層配線電極が少なくとも１つの下層配線電極に交
差する部位と交差しない部位とでは異なる幅にして、当
該マスターマスクを用いて形成されるフォトレジストマ
スクの幅が均一になる方向に補正する補正手段とを備え
たことを特徴とするマスターマスク作成装置。 - 【請求項２】 請求項１記載のマスターマスク作成装置
において、 上記補正手段は、上層配線電極形成用マスターマスクの
幅を一括補正することを特徴とするマスターマスク作成
装置。 - 【請求項３】 少なくとも１つの下層配線電極の上に上
層配線電極を形成するようにした半導体装置の製造方法
において、 上記上層配線電極を形成するためのマスターマスクを作
成するステップと、 上記上層配線電極を構成する導電膜を堆積する工程と、 上記導電膜の上にフォトレジストを塗布してフォトレジ
スト膜を形成する工程と、 上記マスターマスクを用いて上記フォトレジスト膜の一
部を除去してフォトレジストマスクを形成するステップ
と、 上記フォトレジストマスクを用いて上層配線電極をパタ
ーニングするステップとを備え、 上記上層配線電極形成用マスターマスクを作成するステ
ップでは、上層配線電極形成用マスターマスクの幅を、
上層配線電極が少なくとも１つの下層配線電極に交差す
る部位と交差しない部位とでは異なる幅にして、当該マ
スターマスクを用いて形成されるフォトレジストマスク
の幅が均一になる方向に補正することを特徴とする半導
体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記上層配線電極形成用マスターマスクを作成するステ
ップでは、上層配線電極形成用マスターマスクの幅を一
括補正することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18234094A JPH0844038A (ja) | 1994-08-03 | 1994-08-03 | マスターマスク作成装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18234094A JPH0844038A (ja) | 1994-08-03 | 1994-08-03 | マスターマスク作成装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844038A true JPH0844038A (ja) | 1996-02-16 |
Family
ID=16116604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18234094A Pending JPH0844038A (ja) | 1994-08-03 | 1994-08-03 | マスターマスク作成装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0844038A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000038014A1 (en) * | 1998-12-18 | 2000-06-29 | Nikon Corporation | Photo mask production method and device thereof |
| US6522389B2 (en) | 1998-04-06 | 2003-02-18 | Nec Corporation | Scanning exposure photo-mask and method of scanning exposure and scanning exposure system |
| JP2005533283A (ja) * | 2002-07-12 | 2005-11-04 | ケイデンス デザイン システムズ インコーポレイテッド | コンテクスト特定のマスク書込のための方法及びシステム |
| US7033925B2 (en) | 2002-10-24 | 2006-04-25 | Renesas Technology Corp. | Pattern transfer mask related to formation of dual damascene structure and method of forming dual damascene structure |
| JP2007535715A (ja) * | 2004-05-01 | 2007-12-06 | ケイデンス デザイン システムズ インコーポレイテッド | 集積回路レイアウトを設計する方法及び機器 |
| CN100394304C (zh) * | 1999-08-30 | 2008-06-11 | 旺宏电子股份有限公司 | 光刻校正的方法 |
| US7537953B2 (en) | 2005-11-11 | 2009-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of microstructure and microelectromechanical system |
| CN102054764A (zh) * | 2009-11-09 | 2011-05-11 | 上海华虹Nec电子有限公司 | 用KrF及其以下工艺制作半导体器件长方形孔的方法 |
| CN102314076A (zh) * | 2010-07-02 | 2012-01-11 | 中芯国际集成电路制造(上海)有限公司 | 复合掩模及其制作方法 |
| CN102314075A (zh) * | 2010-07-02 | 2012-01-11 | 中芯国际集成电路制造(上海)有限公司 | 复合掩模及其制作方法 |
| JP2013020623A (ja) * | 2011-07-11 | 2013-01-31 | Korea Electronics Telecommun | タッチスクリーンパネル |
-
1994
- 1994-08-03 JP JP18234094A patent/JPH0844038A/ja active Pending
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|---|---|---|---|
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