JPH0846199A - 増強された異常狭チャネル効果を有するｐ−ＭＯＳＦＥＴ - Google Patents
増強された異常狭チャネル効果を有するｐ−ＭＯＳＦＥＴInfo
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- JPH0846199A JPH0846199A JP7164057A JP16405795A JPH0846199A JP H0846199 A JPH0846199 A JP H0846199A JP 7164057 A JP7164057 A JP 7164057A JP 16405795 A JP16405795 A JP 16405795A JP H0846199 A JPH0846199 A JP H0846199A
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 ０．２５μmのグラウンド・ルール生成トレ
ンチ分離埋込みチャネルｐ−ＭＯＳＦＥＴ上で測定し
た、しきい値電圧の異常なチャネル幅依存性を利用し
て、回路性能を高める。 【構成】 チャネル幅が狭くなるにつれて、しきい値電
圧値は、初期には０．４μmより狭い幅で予想されるＶt
の急上昇の開始前にまず減少する。モデル計算によれ
ば、ゲート酸化ステップ中に一時的に増大する拡散（Ｔ
ＥＤ）の結果、トレンチに接する縁部付近に「ホウ素パ
ドル」が生じ、これが狭いデバイスのオフ電流に不利に
働く。ＴＥＤは、深部リン注入によって生じ、ラッチア
ップの抑制に用いられ、トレンチの側壁およびデバイス
の上面に向かって拡散する侵入物によって規定される。
ンチ分離埋込みチャネルｐ−ＭＯＳＦＥＴ上で測定し
た、しきい値電圧の異常なチャネル幅依存性を利用し
て、回路性能を高める。 【構成】 チャネル幅が狭くなるにつれて、しきい値電
圧値は、初期には０．４μmより狭い幅で予想されるＶt
の急上昇の開始前にまず減少する。モデル計算によれ
ば、ゲート酸化ステップ中に一時的に増大する拡散（Ｔ
ＥＤ）の結果、トレンチに接する縁部付近に「ホウ素パ
ドル」が生じ、これが狭いデバイスのオフ電流に不利に
働く。ＴＥＤは、深部リン注入によって生じ、ラッチア
ップの抑制に用いられ、トレンチの側壁およびデバイス
の上面に向かって拡散する侵入物によって規定される。
Description
【０００１】
【産業上の利用分野】本発明の分野は、トランジスタが
トレンチによって分離され、グラウンド・ルールが約
０．２５μmの範囲である、埋込みチャネルｐ−ＦＥＴ
集積回路の製造の分野である。
トレンチによって分離され、グラウンド・ルールが約
０．２５μmの範囲である、埋込みチャネルｐ−ＦＥＴ
集積回路の製造の分野である。
【０００２】
【従来の技術】A.ブライアント（Bryant）他の"The cur
rent-carrying corner inherent to trench isolatio
n", IEEE Electron Device Letters, vol 14, no. 8, p
p.412-414, 1993およびB.ダヴァリー（Davari）他の"A
variable-size shallow trench isolation (STI) techn
ology with diffused sidewall doping for submicron
CMOS", 1988 IEDM Technical Digest, pp.92-95, 1988
に記述されているように、低予備電力超大規模集積回路
の応用例における予備電流に対する、トレンチによって
分離されたｎ−ＭＯＳＦＥＴにおけるコーナー伝導の寄
与が大きい可能性があることは周知である。Ｖtの標準
的な電流の定義（ＩVt＝４０×（Ｗdes／Ｌdes）ｎＡ）
を適用するとき、コーナー伝導の表現は逆狭チャネル効
果である。しかし、埋込みチャネルｐ−ＭＯＳＦＥＴに
おけるコーナー伝導はこれまで問題視されなかった。埋
込みチャネルｐ−ＭＯＳＦＥＴでは、Ｎ+ポリシリコン
・ゲートと埋込みｐ層の間の仕事関数の差の極性が、低
ゲート電圧においてキャリアの埋込み層を空乏化させ
る。シリコンのコーナーで電界が高まるため、ドーピン
グがデバイスの全幅にわたって均一なとき、Ｖtの値は
チャネルの中部よりこれらのデバイスのコーナーの方が
大きいと予想される。このために正常狭チャネル効果が
生ずる。
rent-carrying corner inherent to trench isolatio
n", IEEE Electron Device Letters, vol 14, no. 8, p
p.412-414, 1993およびB.ダヴァリー（Davari）他の"A
variable-size shallow trench isolation (STI) techn
ology with diffused sidewall doping for submicron
CMOS", 1988 IEDM Technical Digest, pp.92-95, 1988
に記述されているように、低予備電力超大規模集積回路
の応用例における予備電流に対する、トレンチによって
分離されたｎ−ＭＯＳＦＥＴにおけるコーナー伝導の寄
与が大きい可能性があることは周知である。Ｖtの標準
的な電流の定義（ＩVt＝４０×（Ｗdes／Ｌdes）ｎＡ）
を適用するとき、コーナー伝導の表現は逆狭チャネル効
果である。しかし、埋込みチャネルｐ−ＭＯＳＦＥＴに
おけるコーナー伝導はこれまで問題視されなかった。埋
込みチャネルｐ−ＭＯＳＦＥＴでは、Ｎ+ポリシリコン
・ゲートと埋込みｐ層の間の仕事関数の差の極性が、低
ゲート電圧においてキャリアの埋込み層を空乏化させ
る。シリコンのコーナーで電界が高まるため、ドーピン
グがデバイスの全幅にわたって均一なとき、Ｖtの値は
チャネルの中部よりこれらのデバイスのコーナーの方が
大きいと予想される。このために正常狭チャネル効果が
生ずる。
【０００３】
【発明が解決しようとする課題】本発明は、ｐ−ＦＥＴ
の性能上の利点が異常狭チャネル効果を利用して達成さ
れるＣＭＯＳ集積回路に関する。
の性能上の利点が異常狭チャネル効果を利用して達成さ
れるＣＭＯＳ集積回路に関する。
【０００４】
【課題を解決するための手段】０．２５μmのグラウン
ド・ルール生成トレンチ分離埋込みチャネルｐ−ＭＯＳ
ＦＥＴ上で測定した、しきい値電圧の異常なチャネル幅
依存性を利用して回路性能を改善する。チャネル幅が狭
くなるにつれて、しきい値電圧値は、０．４μmより狭
い幅で予想されるＶtの急上昇の開始前にまず減少す
る。モデル計算によれば、ゲート酸化ステップ中に一時
的に増大する拡散（ＴＥＤ）の結果、トレンチに接する
縁部付近に「ホウ素パドル」が生じ、これが狭いデバイ
スのオフ電流に不利に働く。ＴＥＤは、深部リン注入に
よって生じ、ラッチアップの抑制に用いられ、トレンチ
の側壁およびデバイスの上面に向かって拡散する格子間
ドーパント原子（ｉｎｔｅｒｓｔｉａｌｓ）によって規
定される。
ド・ルール生成トレンチ分離埋込みチャネルｐ−ＭＯＳ
ＦＥＴ上で測定した、しきい値電圧の異常なチャネル幅
依存性を利用して回路性能を改善する。チャネル幅が狭
くなるにつれて、しきい値電圧値は、０．４μmより狭
い幅で予想されるＶtの急上昇の開始前にまず減少す
る。モデル計算によれば、ゲート酸化ステップ中に一時
的に増大する拡散（ＴＥＤ）の結果、トレンチに接する
縁部付近に「ホウ素パドル」が生じ、これが狭いデバイ
スのオフ電流に不利に働く。ＴＥＤは、深部リン注入に
よって生じ、ラッチアップの抑制に用いられ、トレンチ
の側壁およびデバイスの上面に向かって拡散する格子間
ドーパント原子（ｉｎｔｅｒｓｔｉａｌｓ）によって規
定される。
【０００５】本発明の特徴は、オフ電流設計の目的に適
合するように選ばれたＶtを有する広幅トランジスタ
を、性能改善のためにＶtを低くした狭幅トランジスタ
と共に使用することである。
合するように選ばれたＶtを有する広幅トランジスタ
を、性能改善のためにＶtを低くした狭幅トランジスタ
と共に使用することである。
【０００６】本発明の他の特徴は、並列に接続されたい
くつかの狭幅トランジスタを含む、性能の改善された高
電流トランジスタを使用することである。
くつかの狭幅トランジスタを含む、性能の改善された高
電流トランジスタを使用することである。
【０００７】
【実施例】異常狭チャネル挙動が０．２５μmＣＭＯＳ
プロセスに基づく埋込みチャネルｐ−ＭＯＳＦＥＴで観
察されている。非常に幅広のデバイスから約０．４μm
幅に移行するとき、しきい値電圧が減少する（逆狭チャ
ネル効果と呼ばれる）。０．４μmより狭いデバイスで
は、K. Ohe, et al "Narrow-width effects of shallow
trench-isolated CMOS with n+ polysilicon gate", I
EEE Trans. ElectronDevices, vol. 36, no. 6, pp.111
0-1116, 1989 に記述されているように、予想される正
常狭チャネル効果が観察される。図１に、ゲート酸化膜
の厚みが約１０ｎｍ、ＶDSが０．１Ｖの埋込みチャネル
ｐ−ＦＥＴにおけるしきい値電圧Ｖtとチャネル幅との
関係を示す。これらの特徴はまた、チャネルの長さが短
くドレイン−ソース電圧が高いトランジスタに典型的な
ものである。
プロセスに基づく埋込みチャネルｐ−ＭＯＳＦＥＴで観
察されている。非常に幅広のデバイスから約０．４μm
幅に移行するとき、しきい値電圧が減少する（逆狭チャ
ネル効果と呼ばれる）。０．４μmより狭いデバイスで
は、K. Ohe, et al "Narrow-width effects of shallow
trench-isolated CMOS with n+ polysilicon gate", I
EEE Trans. ElectronDevices, vol. 36, no. 6, pp.111
0-1116, 1989 に記述されているように、予想される正
常狭チャネル効果が観察される。図１に、ゲート酸化膜
の厚みが約１０ｎｍ、ＶDSが０．１Ｖの埋込みチャネル
ｐ−ＦＥＴにおけるしきい値電圧Ｖtとチャネル幅との
関係を示す。これらの特徴はまた、チャネルの長さが短
くドレイン−ソース電圧が高いトランジスタに典型的な
ものである。
【０００８】図２に、広い範囲のチャネル幅Ｗｐについ
ての関係を示す。埋込みチャネルのホウ素注入量を減少
させて、従来の技術に一致するように、設計幅の全域に
わたって、オフ電流が設計目的のオフ電流以下になるよ
うにすると、最も幅の広いデバイスの性能は、Ｖtが所
望値より高いために低下する。最も広いデバイスのオー
バードライブは通常１００ｍｖ低下する。
ての関係を示す。埋込みチャネルのホウ素注入量を減少
させて、従来の技術に一致するように、設計幅の全域に
わたって、オフ電流が設計目的のオフ電流以下になるよ
うにすると、最も幅の広いデバイスの性能は、Ｖtが所
望値より高いために低下する。最も広いデバイスのオー
バードライブは通常１００ｍｖ低下する。
【０００９】異常狭チャネル効果に基づく性能上の利点
を実現するには、論理回路には比較的狭い（２〜１０μ
m）デバイスを使用し、大負荷を駆動するインバータに
は広い（＞２０μm）デバイスを使用して、最も広いデ
バイスのＶtをオフ電流の目的に合うように設定するこ
とにより、狭いデバイスのＶt値の大きさを減らし、改
善された性能を得ることができる。周知のように、デバ
イスのＶtは、深部（またはラッチアップ）注入の後に
通常の方法で行われる埋込みチャネル注入によって最初
に設定される。深部注入によって広い方のデバイスのＶ
tが高くなる。待機電流すなわち予備電流のほとんどは
広いデバイスによって提供されるので、この手法の全予
備電流に対する影響はほとんどない。
を実現するには、論理回路には比較的狭い（２〜１０μ
m）デバイスを使用し、大負荷を駆動するインバータに
は広い（＞２０μm）デバイスを使用して、最も広いデ
バイスのＶtをオフ電流の目的に合うように設定するこ
とにより、狭いデバイスのＶt値の大きさを減らし、改
善された性能を得ることができる。周知のように、デバ
イスのＶtは、深部（またはラッチアップ）注入の後に
通常の方法で行われる埋込みチャネル注入によって最初
に設定される。深部注入によって広い方のデバイスのＶ
tが高くなる。待機電流すなわち予備電流のほとんどは
広いデバイスによって提供されるので、この手法の全予
備電流に対する影響はほとんどない。
【００１０】異常狭チャネル効果は、「ホウ素パド
ル」、すなわち、埋込み層中のホウ素の一時的に増大す
る拡散（ＴＥＤ）によって生ずる、分離トレンチの縁部
付近でのホウ素濃度の局部的増加の結果生ずることが分
かった。ＴＥＤは、ラッチアップの抑制のために使用さ
れる、ドーパント注入量（ドーズ）２．５×１０13／ｃ
ｍ2、エネルギ５００ｋｅＶのリン注入に起因する損傷
から生ずる過剰な点欠陥（P. M. Fahey他”Paint Defec
ts and Diffusion in Silicon", Reviews of ModernPhy
sics, vol 61, no. 2（1989年４月）に所載）の分布
と、デバイスの上面およびトレンチ側壁での過剰な格子
間原子の侵入物の強い再配合（ｒｅｃｏｍｖｉｎａｔｉ
ｏｎ）あるいは再分布とが相まって生ずる。
ル」、すなわち、埋込み層中のホウ素の一時的に増大す
る拡散（ＴＥＤ）によって生ずる、分離トレンチの縁部
付近でのホウ素濃度の局部的増加の結果生ずることが分
かった。ＴＥＤは、ラッチアップの抑制のために使用さ
れる、ドーパント注入量（ドーズ）２．５×１０13／ｃ
ｍ2、エネルギ５００ｋｅＶのリン注入に起因する損傷
から生ずる過剰な点欠陥（P. M. Fahey他”Paint Defec
ts and Diffusion in Silicon", Reviews of ModernPhy
sics, vol 61, no. 2（1989年４月）に所載）の分布
と、デバイスの上面およびトレンチ側壁での過剰な格子
間原子の侵入物の強い再配合（ｒｅｃｏｍｖｉｎａｔｉ
ｏｎ）あるいは再分布とが相まって生ずる。
【００１１】異常狭チャネル効果による性能の改善をＳ
ＰＩＣＥを用いてモデル化した結果、ｐチャネル幅Ｗｐ
が２μmのデバイスと２０μmのデバイスとの間のΔＶt
が通常の１００ｍＶである場合、ＮＡＮＤ論理を用いて
性能が４．７％改善されることが分かった。異常狭チャ
ネル効果を高めてΔＶtを２００ｍＶに増加させると、
性能の改善は９．３％に増大する。ＮＯＲ論理を用いる
と、予備電流を増加させずに、性能をさらに改善するこ
とができる。
ＰＩＣＥを用いてモデル化した結果、ｐチャネル幅Ｗｐ
が２μmのデバイスと２０μmのデバイスとの間のΔＶt
が通常の１００ｍＶである場合、ＮＡＮＤ論理を用いて
性能が４．７％改善されることが分かった。異常狭チャ
ネル効果を高めてΔＶtを２００ｍＶに増加させると、
性能の改善は９．３％に増大する。ＮＯＲ論理を用いる
と、予備電流を増加させずに、性能をさらに改善するこ
とができる。
【００１２】異常狭チャネル効果は、注入される点欠陥
濃度を増加させることによって高めることができる。こ
れらの点欠陥は、ホウ素パドルの形成を、したがって異
常狭チャネル効果を促進する過剰の格子間原子源であ
る。強化の一方法は、深部リン注入量を増加させるもの
である。この注入によるドーパントは非常に深い（〜
０．８μm）ところに供給されるので、デバイスには影
響がなく、このような強化によるデバイスの動作への影
響はない。さらに、ドーパントの増加はラッチアップ抑
制をも改善する。シミュレーションによれば、同じエネ
ルギーで深部注入量を２倍にすると、ΔＶt（Ｗｐ＝２
〜２０μmの間）は１００ｍＶから２００ｍＶに増加す
る。
濃度を増加させることによって高めることができる。こ
れらの点欠陥は、ホウ素パドルの形成を、したがって異
常狭チャネル効果を促進する過剰の格子間原子源であ
る。強化の一方法は、深部リン注入量を増加させるもの
である。この注入によるドーパントは非常に深い（〜
０．８μm）ところに供給されるので、デバイスには影
響がなく、このような強化によるデバイスの動作への影
響はない。さらに、ドーパントの増加はラッチアップ抑
制をも改善する。シミュレーションによれば、同じエネ
ルギーで深部注入量を２倍にすると、ΔＶt（Ｗｐ＝２
〜２０μmの間）は１００ｍＶから２００ｍＶに増加す
る。
【００１３】ラッチアップ抑制のためのドーパント注入
量（ドーズ）は、５００ｋｅＶのエネルギーで注入量が
２．５×１０13ｃｍ2である。また、ｐ−ＦＥＴチャネ
ル幅に用いるときの「狭」および「広」は、それぞれ約
１０μmより狭い、または約１０μmより広いことを意味
するものとする。
量（ドーズ）は、５００ｋｅＶのエネルギーで注入量が
２．５×１０13ｃｍ2である。また、ｐ−ＦＥＴチャネ
ル幅に用いるときの「狭」および「広」は、それぞれ約
１０μmより狭い、または約１０μmより広いことを意味
するものとする。
【００１４】さらに、深部注入エネルギーを増加（たと
えば１ＭｅＶに）させ、注入による結晶の損傷を増加さ
せることにより、さらに強化することができる。また、
より高い注入エネルギーを使用すると、末端が表面から
充分に遠くなるので、デバイスのドーピングに影響を与
えずにさらに大量の注入を行うことができる。また電気
的に活性でないシリコンやその他のリン以外の物質を注
入して、深部注入のラッチアップ効果に影響を与えず
に、異常狭チャネル効果を増大させることもできる。
えば１ＭｅＶに）させ、注入による結晶の損傷を増加さ
せることにより、さらに強化することができる。また、
より高い注入エネルギーを使用すると、末端が表面から
充分に遠くなるので、デバイスのドーピングに影響を与
えずにさらに大量の注入を行うことができる。また電気
的に活性でないシリコンやその他のリン以外の物質を注
入して、深部注入のラッチアップ効果に影響を与えず
に、異常狭チャネル効果を増大させることもできる。
【００１５】一方、異常狭チャネル効果を減少させたい
ときは、深部注入ステップと８００℃で６０分のゲート
酸化ステップとの間に結晶損傷をアニールするアニール
・ステップを加えると、Ｓｉ／ＳｉＯ2界面で過剰格子
間原子の急速な再配合が行われ、８５０℃でのゲート酸
化の間にホウ素のＴＥＤが大幅に減少する。あるいは、
ゲート酸化膜（たとえば約１０nm）を１０００℃よりも
高い温度、例えば１０５０℃などのより高い温度で、そ
れに対応する短い時間で形成させて、ＴＥＤを減少させ
ることもできる。
ときは、深部注入ステップと８００℃で６０分のゲート
酸化ステップとの間に結晶損傷をアニールするアニール
・ステップを加えると、Ｓｉ／ＳｉＯ2界面で過剰格子
間原子の急速な再配合が行われ、８５０℃でのゲート酸
化の間にホウ素のＴＥＤが大幅に減少する。あるいは、
ゲート酸化膜（たとえば約１０nm）を１０００℃よりも
高い温度、例えば１０５０℃などのより高い温度で、そ
れに対応する短い時間で形成させて、ＴＥＤを減少させ
ることもできる。
【００１６】従来のプロセスでは、ｎ型ウエルおよびホ
ウ素埋込みチャネルの注入の直後に、８５０℃で１５分
間乾式ゲート酸化を行う。深部リン注入の直後、ゲート
酸化の前に、８００℃で６０分のアニールを行うと、Ｓ
ｉ／ＳｉＯ2界面で過剰な格子間原子の急速な再配合が
起こる。したがって、後の８５０℃でのゲート酸化中に
ホウ素のＴＥＤは大幅に減少する。測定およびシミュレ
ーションにより、「ホウ素パドル」および異常狭チャネ
ル効果が大幅に減少することが確認される（デバイス幅
２μm のとき、正味のｐ型の濃度のピークは幅中央の値
より３％高いだけである）。最大ホウ素濃度の深さ（〜
３０ｎｍ）におけるホウ素の拡散性が増加し、ホウ素の
分布はトレンチ縁部からトレンチ間の領域（活性領域）
の中央に向かって広がる。埋込み層の正味のｐ型濃度ピ
ークの最小値は幅中央で生じ、ｎ型ウエル・ドーピング
によるホウ素の補償によって強調される。さらに、過剰
な格子間原子の濃度の勾配によって、ホウ素がトレンチ
縁部に向かって移動させられる。トレンチ縁部から約３
０ｎｍ以内の所では、分離によるホウ素の空乏化とｎ型
ドーパントの蓄積とによって正味のｐ型濃度が減少す
る。
ウ素埋込みチャネルの注入の直後に、８５０℃で１５分
間乾式ゲート酸化を行う。深部リン注入の直後、ゲート
酸化の前に、８００℃で６０分のアニールを行うと、Ｓ
ｉ／ＳｉＯ2界面で過剰な格子間原子の急速な再配合が
起こる。したがって、後の８５０℃でのゲート酸化中に
ホウ素のＴＥＤは大幅に減少する。測定およびシミュレ
ーションにより、「ホウ素パドル」および異常狭チャネ
ル効果が大幅に減少することが確認される（デバイス幅
２μm のとき、正味のｐ型の濃度のピークは幅中央の値
より３％高いだけである）。最大ホウ素濃度の深さ（〜
３０ｎｍ）におけるホウ素の拡散性が増加し、ホウ素の
分布はトレンチ縁部からトレンチ間の領域（活性領域）
の中央に向かって広がる。埋込み層の正味のｐ型濃度ピ
ークの最小値は幅中央で生じ、ｎ型ウエル・ドーピング
によるホウ素の補償によって強調される。さらに、過剰
な格子間原子の濃度の勾配によって、ホウ素がトレンチ
縁部に向かって移動させられる。トレンチ縁部から約３
０ｎｍ以内の所では、分離によるホウ素の空乏化とｎ型
ドーパントの蓄積とによって正味のｐ型濃度が減少す
る。
【００１７】８５０℃でのゲート酸化中のホウ素の拡散
に対する過剰な格子間原子分布の全体的効果は、トレン
チ縁部付近に「ホウ素パドル」を生成することであり、
チャネル幅約０．９μmの場合について図３にプロセス
の終点におけるシミュレートされた正味のドーピング分
布によって示されている。
に対する過剰な格子間原子分布の全体的効果は、トレン
チ縁部付近に「ホウ素パドル」を生成することであり、
チャネル幅約０．９μmの場合について図３にプロセス
の終点におけるシミュレートされた正味のドーピング分
布によって示されている。
【００１８】２μm幅のデバイスでは、正味のｐ型ピー
ク濃度は「ホウ素パドル」中の幅中央より３２％大きい
ことがモデル化によって示される。デバイス幅が約０．
４μmまで減少すると、トレンチ側壁における再配合の
ために上面での格子間原子の濃度が減少するので、正味
のｐ型ピーク濃度は増大する。さらに狭いデバイスで
は、トレンチ側壁上に蓄積するｎ型ドーパントの効果に
より、埋込み層の濃度が減少する。図１に、Ｖt対Ｗ特
性の実測値を、ＴＳＵＰＲＥＭ−４およびＦＩＥＬＤＡ
Ｙから得たシミュレート結果と比較して示す。相補型ｎ
−ＭＯＳＦＥＴではそれに匹敵するホウ素パドルの証拠
は実験的に認められず、モデル化によっても予測されな
いことに留意されたい。追加のアニールを施すと、ホウ
素のＴＥＤが減少して、埋込み層中の正味のｐ型ピーク
濃度が高くなるため、「ホウ素パドル」が大幅に減少
し、かつ広幅デバイスのＶt値が減少する。
ク濃度は「ホウ素パドル」中の幅中央より３２％大きい
ことがモデル化によって示される。デバイス幅が約０．
４μmまで減少すると、トレンチ側壁における再配合の
ために上面での格子間原子の濃度が減少するので、正味
のｐ型ピーク濃度は増大する。さらに狭いデバイスで
は、トレンチ側壁上に蓄積するｎ型ドーパントの効果に
より、埋込み層の濃度が減少する。図１に、Ｖt対Ｗ特
性の実測値を、ＴＳＵＰＲＥＭ−４およびＦＩＥＬＤＡ
Ｙから得たシミュレート結果と比較して示す。相補型ｎ
−ＭＯＳＦＥＴではそれに匹敵するホウ素パドルの証拠
は実験的に認められず、モデル化によっても予測されな
いことに留意されたい。追加のアニールを施すと、ホウ
素のＴＥＤが減少して、埋込み層中の正味のｐ型ピーク
濃度が高くなるため、「ホウ素パドル」が大幅に減少
し、かつ広幅デバイスのＶt値が減少する。
【００１９】広幅デバイスの漏洩を減少させ、論理デバ
イスの性能を強化するように深部注入パラメータを設定
することに加えて、Ｖtの幅依存性を利用して、数個の
狭チャネル・デバイスを並列に接続して所望の全電流を
供給することにより、高電流の応用例に必要な低いＶt
をもたらすことができる。図４は、ソース・ノード３０
と、ドレイン・ノード４０と、共通ゲート２０とを有す
る、全体を数字１００で表す１組のトランジスタ群を概
略的に示す。１０−１〜１０−ＮのＮ個のトランジスタ
は各々、所望のＶtをもたらすように選んだチャネル幅
Ｗｎを有する。総数Ｎは当該の応用例に必要な電流を供
給するように選ぶ。
イスの性能を強化するように深部注入パラメータを設定
することに加えて、Ｖtの幅依存性を利用して、数個の
狭チャネル・デバイスを並列に接続して所望の全電流を
供給することにより、高電流の応用例に必要な低いＶt
をもたらすことができる。図４は、ソース・ノード３０
と、ドレイン・ノード４０と、共通ゲート２０とを有す
る、全体を数字１００で表す１組のトランジスタ群を概
略的に示す。１０−１〜１０−ＮのＮ個のトランジスタ
は各々、所望のＶtをもたらすように選んだチャネル幅
Ｗｎを有する。総数Ｎは当該の応用例に必要な電流を供
給するように選ぶ。
【００２０】トレンチ酸化物分離領域によって分離され
た埋込みチャネルを有する、本発明によるｐ−ＭＯＳＦ
ＥＴは従来公知のプロセスで製造でき、プロセスの概要
を簡単に述べるに止める。先ず、半導体基板にトレンチ
酸化物分離領域を形成し、ＦＥＴ形式予定領域を画定す
る。ｐ−ＦＥＴの中のラッチアップを抑制するために、
ｐ−ＦＥＴ形式予定領域の下方の半導体基板中にリン・
ドーパントを深部注入する。ｐ−ＦＥＴの埋込みチャネ
ルにホウ素を注入し、しきい値電圧を調整する。結晶損
傷をアニールする必要がある場合、あるいは異常狭チャ
ネル効果を減少させたいときは、アニール・ステップを
行う。次に熱耐化によりゲート酸化物層を成長させ、ゲ
ート電極を形成し、ゲート電極をマスクとして用いてソ
ース領域およびドレイン領域をイオン注入により自己整
合的に形成する。最後に絶縁層を形成し、ソース接点、
ゲート接点、ドレイン接点のための開孔を絶縁層に形成
し、ソース接点電極、ゲート接点電極、ドレイン接点電
極を形成して回路を完成させる。
た埋込みチャネルを有する、本発明によるｐ−ＭＯＳＦ
ＥＴは従来公知のプロセスで製造でき、プロセスの概要
を簡単に述べるに止める。先ず、半導体基板にトレンチ
酸化物分離領域を形成し、ＦＥＴ形式予定領域を画定す
る。ｐ−ＦＥＴの中のラッチアップを抑制するために、
ｐ−ＦＥＴ形式予定領域の下方の半導体基板中にリン・
ドーパントを深部注入する。ｐ−ＦＥＴの埋込みチャネ
ルにホウ素を注入し、しきい値電圧を調整する。結晶損
傷をアニールする必要がある場合、あるいは異常狭チャ
ネル効果を減少させたいときは、アニール・ステップを
行う。次に熱耐化によりゲート酸化物層を成長させ、ゲ
ート電極を形成し、ゲート電極をマスクとして用いてソ
ース領域およびドレイン領域をイオン注入により自己整
合的に形成する。最後に絶縁層を形成し、ソース接点、
ゲート接点、ドレイン接点のための開孔を絶縁層に形成
し、ソース接点電極、ゲート接点電極、ドレイン接点電
極を形成して回路を完成させる。
【００２１】集積回路プロセスに多くのステップがある
ことを当業者ならよく知っていよう。用語法として、便
宜上、「基板の製造」という言葉は、エピタキシャル層
（使用する場合）の成長、しきい値注入の実行、分離の
ためのトレンチの形成および充填、ｐウエルおよびｎウ
エルの形成など従来のステップを表すのに使用する。同
様に、「回路の完成」という言葉は、ｐ−ＦＥＴ、また
はｎ−ＦＥＴ、あるいはその両方の完成や相互接続の形
成など、深部注入以後の残りのステップを表すのに使用
する。
ことを当業者ならよく知っていよう。用語法として、便
宜上、「基板の製造」という言葉は、エピタキシャル層
（使用する場合）の成長、しきい値注入の実行、分離の
ためのトレンチの形成および充填、ｐウエルおよびｎウ
エルの形成など従来のステップを表すのに使用する。同
様に、「回路の完成」という言葉は、ｐ−ＦＥＴ、また
はｎ−ＦＥＴ、あるいはその両方の完成や相互接続の形
成など、深部注入以後の残りのステップを表すのに使用
する。
【００２２】
【発明の効果】異常狭チャネル効果を利用することによ
り、狭いチャネル幅のＦＥＴのしきい値電圧の増加を防
止でき、また広いチャネル幅のｐ−ＦＥＴのＶtと狭い
チャネル幅のｐ−ＦＥＴのＶtとの差を拡大できる。
り、狭いチャネル幅のＦＥＴのしきい値電圧の増加を防
止でき、また広いチャネル幅のｐ−ＦＥＴのＶtと狭い
チャネル幅のｐ−ＦＥＴのＶtとの差を拡大できる。
【図１】様々な幅の埋込みチャネル・トランジスタにお
けるＶtの実測値および予想値を示す図である。
けるＶtの実測値および予想値を示す図である。
【図２】チャネル幅が２〜２０μmの範囲にある埋込み
チャネルｐ−ＦＥＴにおける、Ｖtのチャネル幅依存性
を示す図である。
チャネルｐ−ＦＥＴにおける、Ｖtのチャネル幅依存性
を示す図である。
【図３】埋込みチャネルｐ−ＦＥＴ中のホウ素濃度の分
布を示す図である。
布を示す図である。
【図４】高電流低Ｖtトランジスタ・セットを示す図で
ある。
ある。
フロントページの続き (72)発明者 ウェイン・エフ・エリス アメリカ合衆国05465 バーモント州ジェ リコ スノーフレーク・リッジ ボックス 163 (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582 バーモント州スト ームヴィル ジェイミー・レーン ５ (72)発明者 ヒン・ウォン アメリカ合衆国06850 コネチカット州ノ ーウォーク ベッドフォード・アベニュー 11 ナンバー・ジェイ ４
Claims (6)
- 【請求項１】トレンチ分離によって分離される埋込みチ
ャネルｐ−ＦＥＴを有する集積回路の形成方法におい
て、 ｐ−ＦＥＴ中のラッチアップを抑制するために、ｐ−Ｆ
ＥＴ形成予定領域の下方の半導体基板中にドーパントを
深部注入するステップと、 論理しきい値電圧Ｖtを設定するための埋込みチャネル
注入の実行を含めて、上記ｐ−ＦＥＴ形成予定領域にｐ
−ＦＥＴを形成するステップとを含み、 上記深部注入が、１０μmより大きいチャネル幅を有す
るｐ−ＦＥＴの論理しきい値電圧Ｖtと、狭いチャネル
幅のｐ−ＦＥＴのための上記埋込みチャネル注入によっ
て設定される上記論理Ｖtとの間に所望の論理しきい値
電圧差ΔＶtを与えるように設定され、それによって、
回路中のｐ−ＦＥＴがｐ−ＦＥＴのチャネル幅に依存す
る、異なるＶtを有するようにすることを特徴とする方
法。 - 【請求項２】さらに、上記深部注入のドーパント注入量
が２．５×１０13／ｃｍ2より高いことを特徴とする、
請求項１に記載の方法。 - 【請求項３】さらに、上記深部注入のエネルギーが５０
０ｋｅＶより大きいことを特徴とする、請求項１または
２に記載の方法。 - 【請求項４】トレンチ分離によって分離される埋込みチ
ャネルｐ−ＦＥＴを有する集積回路の形成方法におい
て、 ｐ−ＦＥＴ中のラッチアップを抑制するために、ｐ−Ｆ
ＥＴ形成予定領域の下方の半導体基板中にドーパントを
深部注入するステップと、 上記ｐ−ＦＥＴ形成予定領域にｐ−ＦＥＴを形成するス
テップとを含み、 上記深部注入のステップに続いて、ゲート酸化ステップ
の前に、結晶損傷をアニールするステップを行い、それ
によってＴＥＤを減少させ、様々なチャネル幅を有する
ｐ−ＦＥＴのしきい値電圧Ｖtがより均一になるように
することを特徴とする方法。 - 【請求項５】トレンチ絶縁によって分離される埋込みチ
ャネルｐ−ＦＥＴを有する集積回路の形成方法におい
て、 ｐ−ＦＥＴ中のラッチアップを抑制するために、ｐ−Ｆ
ＥＴ形成予定領域の下方の半導体基板中にドーパントを
深部注入するステップと、 上記ｐ−ＦＥＴ形成予定領域にｐ−ＦＥＴを形成するス
テップとを含み、 上記深部注入のステップに続いて、１０００℃より高い
温度でのゲート酸化ステップを実行し、それによってＴ
ＥＤを減少させ、様々なチャネル幅を有するｐ−ＦＥＴ
のしきい値電圧がより均一になるようにすることを特徴
とする方法。 - 【請求項６】トレンチ分離によって分離される埋込みチ
ャネルｐ−ＦＥＴを有する集積回路の形成方法におい
て、 ｐ−ＦＥＴ中のラッチアップを抑制するために、ｐ−Ｆ
ＥＴ形成予定領域の下方の半導体基板中にドーパントを
深部注入するステップと、 上記ｐ−ＦＥＴ形成予定領域に、１０μmよりも狭い共
通のチャネル幅を有し、並列に接続される並列ｐ−ＦＥ
Ｔを含むｐ−ＦＥＴを形成するステップとを含み、 上記深部注入が、１０μmより広いチャネル幅を有する
ｐ−ＦＥＴに第１の論理しきい値電圧Ｖtを与え、１０
μmよりも狭いチャネル幅を有するｐ−ＦＥＴに上記第
１のＶtよりも小さい第２の論理しきい値電圧Ｖtをもた
らすように設定され、それにより、回路中のｐ−ＦＥＴ
がｐ−ＦＥＴのチャネル幅に依存する異なるＶtを有す
るようにすることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/269,857 US5559050A (en) | 1994-06-30 | 1994-06-30 | P-MOSFETS with enhanced anomalous narrow channel effect |
| US269857 | 1994-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846199A true JPH0846199A (ja) | 1996-02-16 |
Family
ID=23028939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7164057A Pending JPH0846199A (ja) | 1994-06-30 | 1995-06-29 | 増強された異常狭チャネル効果を有するｐ−ＭＯＳＦＥＴ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5559050A (ja) |
| EP (1) | EP0694976A3 (ja) |
| JP (1) | JPH0846199A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251718B1 (en) | 1996-06-24 | 2001-06-26 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| US6597026B2 (en) | 1999-12-22 | 2003-07-22 | Nec Corporation | Semiconductor device comprising plural isolated channels in a shallow trench isolation region |
| JP2009182161A (ja) * | 2008-01-31 | 2009-08-13 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6271093B1 (en) * | 1994-06-30 | 2001-08-07 | Siemens Aktiengesellschaft | Methods for reducing anomalous narrow channel effect in trench-bounded buried-channel p-MOSFETs |
| JPH08241986A (ja) * | 1994-12-08 | 1996-09-17 | Siemens Ag | トレンチで境界づけられた埋め込みチャネルｐ形ＭＯＳＦＥＴにおける異常な狭いチャネル効果を減少する方法 |
| JP3313024B2 (ja) * | 1996-05-27 | 2002-08-12 | 三菱電機株式会社 | トレンチ分離構造の最適化方法 |
| KR19980055023A (ko) * | 1996-12-27 | 1998-09-25 | 김광호 | 필드영역에 트렌치를 가지는 모스트랜지스터 |
| GB2322042B (en) | 1997-02-05 | 2002-02-06 | Ericsson Telefon Ab L M | Radio architecture |
| US5937288A (en) * | 1997-06-30 | 1999-08-10 | Siemens Aktiengesellschaft | CMOS integrated circuits with reduced substrate defects |
| US6069048A (en) * | 1998-09-30 | 2000-05-30 | Lsi Logic Corporation | Reduction of silicon defect induced failures as a result of implants in CMOS and other integrated circuits |
| US6121091A (en) * | 1999-01-19 | 2000-09-19 | Taiwan Semiconductor Manufacturing Company | Reduction of a hot carrier effect phenomena via use of transient enhanced diffusion processes |
| US6117737A (en) * | 1999-02-08 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Reduction of a hot carrier effect by an additional furnace anneal increasing transient enhanced diffusion for devices comprised with low temperature spacers |
| US6337260B1 (en) | 1999-09-24 | 2002-01-08 | Advanced Micro Devices, Inc. | Use of knocked-on oxygen atoms for reduction of transient enhanced diffusion |
| FR2840887B1 (fr) | 2002-06-17 | 2004-08-27 | Srct Ind | Dispositif de verrouillage pour hayon(s) de conteneur |
| US7200825B2 (en) | 2004-08-27 | 2007-04-03 | International Business Machines Corporation | Methodology of quantification of transmission probability for minority carrier collection in a semiconductor chip |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4596068A (en) * | 1983-12-28 | 1986-06-24 | Harris Corporation | Process for minimizing boron depletion in N-channel FET at the silicon-silicon oxide interface |
| JPS60258958A (ja) * | 1984-06-06 | 1985-12-20 | Hitachi Ltd | 電荷移送型固体撮像素子 |
| JPS62239567A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | 半導体装置及びその製造方法 |
| JP2666403B2 (ja) * | 1988-01-06 | 1997-10-22 | セイコーエプソン株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| KR940003218B1 (ko) * | 1988-03-24 | 1994-04-16 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 및 그 제조방법 |
| JPH02275645A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 電荷結合素子 |
| US5073512A (en) * | 1989-04-21 | 1991-12-17 | Nec Corporation | Method of manufacturing insulated gate field effect transistor having a high impurity density region beneath the channel region |
| JPH04239760A (ja) * | 1991-01-22 | 1992-08-27 | Sharp Corp | 半導体装置の製造法 |
| DE69211329T2 (de) * | 1992-03-27 | 1996-11-28 | Ibm | Verfahren zum Herstellen von pseudo-planaren Dünnschicht PFET-Anordnungen und hierdurch erzeugte Struktur |
| JP3435173B2 (ja) * | 1992-07-10 | 2003-08-11 | 株式会社日立製作所 | 半導体装置 |
| US5395773A (en) * | 1994-03-31 | 1995-03-07 | Vlsi Technology, Inc. | MOSFET with gate-penetrating halo implant |
-
1994
- 1994-06-30 US US08/269,857 patent/US5559050A/en not_active Expired - Lifetime
-
1995
- 1995-06-09 EP EP95480068A patent/EP0694976A3/en not_active Withdrawn
- 1995-06-29 JP JP7164057A patent/JPH0846199A/ja active Pending
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|---|---|---|---|---|
| US6251718B1 (en) | 1996-06-24 | 2001-06-26 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| US6312981B1 (en) | 1996-06-24 | 2001-11-06 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing semiconductor device |
| US6597026B2 (en) | 1999-12-22 | 2003-07-22 | Nec Corporation | Semiconductor device comprising plural isolated channels in a shallow trench isolation region |
| JP2009182161A (ja) * | 2008-01-31 | 2009-08-13 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0694976A3 (en) | 1996-05-22 |
| EP0694976A2 (en) | 1996-01-31 |
| US5559050A (en) | 1996-09-24 |
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