JPH0851188A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0851188A JPH0851188A JP18571594A JP18571594A JPH0851188A JP H0851188 A JPH0851188 A JP H0851188A JP 18571594 A JP18571594 A JP 18571594A JP 18571594 A JP18571594 A JP 18571594A JP H0851188 A JPH0851188 A JP H0851188A
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Abstract
(57)【要約】
【目的】 寄生バイポーラトランジスタ動作を利用した
静電気破壊（ＥＳＤ）防止回路のＥＳＤ耐性を向上させ
る。 【構成】 ｐ型ウエル２のフィールド絶縁膜３の下部に
静電気破壊防止回路のｐ型半導体領域４を形成した後、
フォトレジスト８をマスクにしてこのｐ型半導体領域４
にｐ型不純物をイオン注入することにより、フィールド
絶縁膜３の直下のｐ型半導体領域４の不純物濃度を高く
する。
静電気破壊（ＥＳＤ）防止回路のＥＳＤ耐性を向上させ
る。 【構成】 ｐ型ウエル２のフィールド絶縁膜３の下部に
静電気破壊防止回路のｐ型半導体領域４を形成した後、
フォトレジスト８をマスクにしてこのｐ型半導体領域４
にｐ型不純物をイオン注入することにより、フィールド
絶縁膜３の直下のｐ型半導体領域４の不純物濃度を高く
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、寄生バイポーラトラン
ジスタ動作を利用した静電気破壊（ＥＳＤ）防止回路を
備えた半導体集積回路装置に適用して有効な技術に関す
るものである。
よびその製造技術に関し、特に、寄生バイポーラトラン
ジスタ動作を利用した静電気破壊（ＥＳＤ）防止回路を
備えた半導体集積回路装置に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】シリコン基板上に形成されるＬＳＩは、
チップの外部端子（ボンディングパッド）を通じて入力
される過大電流から回路を保護するための静電気破壊防
止回路を備えている。この種の静電気破壊防止回路は、
例えば特開平３−２３４０５５号公報などに記載がある
ように、ＭＩＳＦＥＴ、抵抗素子、バイポーラトランジ
スタなどを組み合わせて構成され、通常、外部端子と入
出力回路との間に配置される。
チップの外部端子（ボンディングパッド）を通じて入力
される過大電流から回路を保護するための静電気破壊防
止回路を備えている。この種の静電気破壊防止回路は、
例えば特開平３−２３４０５５号公報などに記載がある
ように、ＭＩＳＦＥＴ、抵抗素子、バイポーラトランジ
スタなどを組み合わせて構成され、通常、外部端子と入
出力回路との間に配置される。
【０００３】静電気破壊防止回路の一つに、寄生バイポ
ーラトランジスタ動作を利用したものがある。この回路
は、素子分離用のフィールド絶縁膜下の半導体基板に形
成されたｐ型半導体領域と、このｐ型半導体領域を挟む
一対のｎ型半導体領域とで構成されるもので、一対のｎ
型半導体領域のうちの一方（外部端子に接続された側）
をコレクタ領域、他方（ＧＮＤに接続された側）をエミ
ッタ領域、ｐ型半導体領域をベース領域として動作し、
外部端子を通じて入力される過大な電流をＧＮＤ側に吸
収する。
ーラトランジスタ動作を利用したものがある。この回路
は、素子分離用のフィールド絶縁膜下の半導体基板に形
成されたｐ型半導体領域と、このｐ型半導体領域を挟む
一対のｎ型半導体領域とで構成されるもので、一対のｎ
型半導体領域のうちの一方（外部端子に接続された側）
をコレクタ領域、他方（ＧＮＤに接続された側）をエミ
ッタ領域、ｐ型半導体領域をベース領域として動作し、
外部端子を通じて入力される過大な電流をＧＮＤ側に吸
収する。
【０００４】上記静電気破壊防止回路を構成するｐ型半
導体領域は、フィールド絶縁膜下の半導体基板に反転防
止用のｐ型チャネルストッパ領域を形成する工程で同時
に形成され、一対のｎ型半導体領域は、半導体基板にｎ
チャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域を
形成する工程で同時に形成される。これにより、製造工
程を増やすことなく、静電気破壊防止回路を形成するこ
とができる。
導体領域は、フィールド絶縁膜下の半導体基板に反転防
止用のｐ型チャネルストッパ領域を形成する工程で同時
に形成され、一対のｎ型半導体領域は、半導体基板にｎ
チャネル型ＭＩＳＦＥＴのソース領域、ドレイン領域を
形成する工程で同時に形成される。これにより、製造工
程を増やすことなく、静電気破壊防止回路を形成するこ
とができる。
【０００５】
【発明が解決しようとする課題】本発明者は、前記寄生
バイポーラトランジスタ動作を利用した静電気破壊（Ｅ
ＳＤ）防止回路を検討した結果、この回路はＥＳＤ耐性
が劣化し易いことを見出した。
バイポーラトランジスタ動作を利用した静電気破壊（Ｅ
ＳＤ）防止回路を検討した結果、この回路はＥＳＤ耐性
が劣化し易いことを見出した。
【０００６】前述したように、この静電気破壊防止回路
のｐ型半導体領域（寄生バイポーラトランジスタのベー
ス領域）は、フィールド絶縁膜下の半導体基板に反転防
止用のｐ型チャネルストッパ領域を形成する工程を利用
して形成する。具体的には、半導体基板の表面に熱酸化
のマスクとなる窒化シリコン膜を堆積し、フィールド絶
縁膜形成領域の上記窒化シリコン膜をエッチングで除去
した後、素子分離領域にｐ型不純物（ホウ素）をイオン
注入し、次いで半導体基板の表面をスチーム酸化する。
これにより、素子分離領域の半導体基板には膜厚の厚い
フィールド絶縁膜が形成され、その下部には上記ｐ型不
純物の拡散によってｐ型半導体領域が形成される。この
ｐ型半導体領域は、静電気破壊防止回路においては寄生
バイポーラトランジスタのベース領域を構成し、他の回
路（静電気破壊防止回路以外の周辺回路やメモリ回路な
ど）においてはチャネルストッパ領域を構成する。
のｐ型半導体領域（寄生バイポーラトランジスタのベー
ス領域）は、フィールド絶縁膜下の半導体基板に反転防
止用のｐ型チャネルストッパ領域を形成する工程を利用
して形成する。具体的には、半導体基板の表面に熱酸化
のマスクとなる窒化シリコン膜を堆積し、フィールド絶
縁膜形成領域の上記窒化シリコン膜をエッチングで除去
した後、素子分離領域にｐ型不純物（ホウ素）をイオン
注入し、次いで半導体基板の表面をスチーム酸化する。
これにより、素子分離領域の半導体基板には膜厚の厚い
フィールド絶縁膜が形成され、その下部には上記ｐ型不
純物の拡散によってｐ型半導体領域が形成される。この
ｐ型半導体領域は、静電気破壊防止回路においては寄生
バイポーラトランジスタのベース領域を構成し、他の回
路（静電気破壊防止回路以外の周辺回路やメモリ回路な
ど）においてはチャネルストッパ領域を構成する。
【０００７】ところが、本発明者の検討によると、静電
気破壊防止回路のｐ型半導体領域を上記のような方法で
形成した場合、フィールド絶縁膜の成長時にｐ型不純物
の一部がフィールド絶縁膜に吸い上げられ、図１０に示
すように、フィールド絶縁膜直下の不純物濃度が低下す
ることが見出された。そして、この結果、寄生バイポー
ラトランジスタの動作時にフィールド絶縁膜直下に電界
が集中し、ｎ型半導体領域（コレクタ領域）の半導体基
板に転移(dislocation) のような結晶欠陥の発生がＴＥ
Ｍ(Transmission Electron Microscope)観測によって見
出された。
気破壊防止回路のｐ型半導体領域を上記のような方法で
形成した場合、フィールド絶縁膜の成長時にｐ型不純物
の一部がフィールド絶縁膜に吸い上げられ、図１０に示
すように、フィールド絶縁膜直下の不純物濃度が低下す
ることが見出された。そして、この結果、寄生バイポー
ラトランジスタの動作時にフィールド絶縁膜直下に電界
が集中し、ｎ型半導体領域（コレクタ領域）の半導体基
板に転移(dislocation) のような結晶欠陥の発生がＴＥ
Ｍ(Transmission Electron Microscope)観測によって見
出された。
【０００８】上記のような結晶欠陥の発生は、フィール
ド絶縁膜直下の電界集中に起因して半導体基板に局所的
な発熱が生じ、機械的なストレスが発生することが原因
になっていると考えられるが、このような結晶欠陥が発
生するとリーク電流が増大するために、寄生バイポーラ
トランジスタの駆動能力が低下してＥＳＤ耐性が劣化し
てしまう。
ド絶縁膜直下の電界集中に起因して半導体基板に局所的
な発熱が生じ、機械的なストレスが発生することが原因
になっていると考えられるが、このような結晶欠陥が発
生するとリーク電流が増大するために、寄生バイポーラ
トランジスタの駆動能力が低下してＥＳＤ耐性が劣化し
てしまう。
【０００９】本発明の目的は、寄生バイポーラトランジ
スタ動作を利用した静電気破壊防止回路のＥＳＤ耐性を
向上させることのできる技術を提供することにある。
スタ動作を利用した静電気破壊防止回路のＥＳＤ耐性を
向上させることのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体集積回路装置は、第１導電
型半導体基板のフィールド絶縁膜の下部に形成された第
１導電型半導体領域と、前記第１導電型半導体領域を挟
む一対の第２導電型半導体領域とで静電気破壊防止回路
を構成し、前記フィールド絶縁膜の直下の前記第１導電
型半導体領域の不純物濃度を、前記静電気破壊防止回路
の周囲のフィールド絶縁膜の下部に形成されたチャネル
ストッパ領域の不純物濃度よりも高くしたものである。
型半導体基板のフィールド絶縁膜の下部に形成された第
１導電型半導体領域と、前記第１導電型半導体領域を挟
む一対の第２導電型半導体領域とで静電気破壊防止回路
を構成し、前記フィールド絶縁膜の直下の前記第１導電
型半導体領域の不純物濃度を、前記静電気破壊防止回路
の周囲のフィールド絶縁膜の下部に形成されたチャネル
ストッパ領域の不純物濃度よりも高くしたものである。
【００１３】本発明の半導体集積回路装置の製造方法
は、前記静電気破壊防止回路を形成する際、次の工程
(a) 〜(d) を含むものである。
は、前記静電気破壊防止回路を形成する際、次の工程
(a) 〜(d) を含むものである。
【００１４】(a) 第１導電型半導体基板の主面に酸化の
マスクとなる絶縁膜を堆積し、素子分離領域の前記絶縁
膜を除去した後、前記素子分離領域の前記半導体基板に
第１導電型不純物をイオン注入する工程、(b) 前記半導
体基板を熱酸化することにより、前記素子分離領域の前
記半導体基板の主面にフィールド絶縁膜を形成すると共
に、前記フィールド絶縁膜の下部の前記半導体基板に第
１導電型半導体領域を形成する工程、(c) 静電気破壊防
止回路を形成する領域の前記フィールド絶縁膜の上部を
開孔したフォトレジストをマスクにして、前記フィール
ド絶縁膜の下部の前記第１導電型半導体領域に第１導電
型不純物をイオン注入する工程、(d) 前記半導体基板に
第２導電型不純物をイオン注入した後、前記第２導電型
不純物を熱拡散させることにより、前記第１導電型半導
体領域を挟む一対の第２導電型半導体領域を形成する工
程。
マスクとなる絶縁膜を堆積し、素子分離領域の前記絶縁
膜を除去した後、前記素子分離領域の前記半導体基板に
第１導電型不純物をイオン注入する工程、(b) 前記半導
体基板を熱酸化することにより、前記素子分離領域の前
記半導体基板の主面にフィールド絶縁膜を形成すると共
に、前記フィールド絶縁膜の下部の前記半導体基板に第
１導電型半導体領域を形成する工程、(c) 静電気破壊防
止回路を形成する領域の前記フィールド絶縁膜の上部を
開孔したフォトレジストをマスクにして、前記フィール
ド絶縁膜の下部の前記第１導電型半導体領域に第１導電
型不純物をイオン注入する工程、(d) 前記半導体基板に
第２導電型不純物をイオン注入した後、前記第２導電型
不純物を熱拡散させることにより、前記第１導電型半導
体領域を挟む一対の第２導電型半導体領域を形成する工
程。
【００１５】本発明の半導体集積回路装置の製造方法
は、前記工程(d) でＭＩＳＦＥＴのソース領域、ドレイ
ン領域を構成する第２導電型半導体領域を形成するもの
である。
は、前記工程(d) でＭＩＳＦＥＴのソース領域、ドレイ
ン領域を構成する第２導電型半導体領域を形成するもの
である。
【００１６】
【作用】上記した手段によれば、静電気破壊防止回路の
第１導電型半導体領域の不純物濃度を高くすることによ
り、フィールド絶縁膜直下の電界集中を防止することが
できるので、この電界集中に起因する結晶欠陥の発生を
防止してリーク電流を低減することができる。
第１導電型半導体領域の不純物濃度を高くすることによ
り、フィールド絶縁膜直下の電界集中を防止することが
できるので、この電界集中に起因する結晶欠陥の発生を
防止してリーク電流を低減することができる。
【００１７】また、上記した手段によれば、従来プロセ
スにフォトマスクを形成してイオン注入を行う工程を付
加するだけなので、最小限の工程増加で静電気破壊防止
回路のＥＳＤ耐性を向上させることができる。
スにフォトマスクを形成してイオン注入を行う工程を付
加するだけなので、最小限の工程増加で静電気破壊防止
回路のＥＳＤ耐性を向上させることができる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１９】図１は、本実施例の静電気破壊防止回路を
示す半導体基板１の要部断面図である。同図に示すよう
に、本実施例の静電気破壊防止回路は、半導体基板１の
ｐ型ウエル２の主面に形成された酸化シリコンからなる
素子分離用のフィールド絶縁膜３の下部のｐ型半導体領
域４と、このｐ型半導体領域４を挟む一対のｎ型半導体
領域５，６とで構成されている。また、この一対のｎ型
半導体領域５，６の一方（半導体領域５）は、外部端子
（ボンディングパッド）ＢＰに接続され、他方（半導体
領域６）はＧＮＤに接続されている。
示す半導体基板１の要部断面図である。同図に示すよう
に、本実施例の静電気破壊防止回路は、半導体基板１の
ｐ型ウエル２の主面に形成された酸化シリコンからなる
素子分離用のフィールド絶縁膜３の下部のｐ型半導体領
域４と、このｐ型半導体領域４を挟む一対のｎ型半導体
領域５，６とで構成されている。また、この一対のｎ型
半導体領域５，６の一方（半導体領域５）は、外部端子
（ボンディングパッド）ＢＰに接続され、他方（半導体
領域６）はＧＮＤに接続されている。
【００２０】上記静電気破壊防止回路は、例えば外部端
子ＢＰと入力回路Ｉとの間に配置され、外部端子ＢＰを
通じて過大な電流が入力された際には、外部端子ＢＰ側
のｎ型半導体領域５をコレクタ領域（Ｃ）、ＧＮＤ側の
ｎ型半導体領域６をエミッタ領域（Ｅ）、フィールド絶
縁膜３の下部のｐ型半導体領域４をベース領域（Ｂ）と
する寄生のバイポーラトランジスタが動作し、この過大
な電流をＧＮＤ側に吸収する。
子ＢＰと入力回路Ｉとの間に配置され、外部端子ＢＰを
通じて過大な電流が入力された際には、外部端子ＢＰ側
のｎ型半導体領域５をコレクタ領域（Ｃ）、ＧＮＤ側の
ｎ型半導体領域６をエミッタ領域（Ｅ）、フィールド絶
縁膜３の下部のｐ型半導体領域４をベース領域（Ｂ）と
する寄生のバイポーラトランジスタが動作し、この過大
な電流をＧＮＤ側に吸収する。
【００２１】次に、上記静電気破壊防止回路の製造方法
の一例を図２〜図７を用いて説明する。
の一例を図２〜図７を用いて説明する。
【００２２】まず、図２に示すように、ｐ型の単結晶シ
リコンからなる半導体基板１にｐ型不純物（ＢＦ2 + )
をイオン注入（６０ｋｅＶ、4.７×１０12/cm -2）した
後、半導体基板１を熱処理（１２００℃、３時間）して
上記ｐ型不純物を引延し拡散することにより、ｐ型ウエ
ル２を形成する。
リコンからなる半導体基板１にｐ型不純物（ＢＦ2 + )
をイオン注入（６０ｋｅＶ、4.７×１０12/cm -2）した
後、半導体基板１を熱処理（１２００℃、３時間）して
上記ｐ型不純物を引延し拡散することにより、ｐ型ウエ
ル２を形成する。
【００２３】次に、図３に示すように、上記ｐ型ウエル
２の主面にＣＶＤ法で窒化シリコン膜３を堆積した後、
フォトレジストをマスクにしたドライエッチングで素子
分離領域の窒化シリコン膜３を除去する。
２の主面にＣＶＤ法で窒化シリコン膜３を堆積した後、
フォトレジストをマスクにしたドライエッチングで素子
分離領域の窒化シリコン膜３を除去する。
【００２４】次に、図４に示すように、上記窒化シリコ
ン膜３をマスクにして素子分離領域のｐ型ウエル２にｐ
型不純物（ＢＦ2 + ) をイオン注入（６０ｋｅＶ、２×
１０13/cm -2）し、次いで半導体基板１をスチーム酸化
（１０００℃、２時間）することにより、図５に示すよ
うに、素子分離領域のｐ型ウエル２の主面に厚い酸化シ
リコンのフィールド絶縁膜３を形成すると共に、このフ
ィールド絶縁膜３の下部のｐ型ウエル２にｐ型半導体領
域４を形成する。このｐ型半導体領域４は、静電気破壊
防止回路においては前記寄生バイポーラトランジスタの
ベース領域を構成するものであるが、他の回路（静電気
破壊防止回路以外の周辺回路やメモリ回路など）におい
てはｐ型のチャネルストッパ領域を構成する。
ン膜３をマスクにして素子分離領域のｐ型ウエル２にｐ
型不純物（ＢＦ2 + ) をイオン注入（６０ｋｅＶ、２×
１０13/cm -2）し、次いで半導体基板１をスチーム酸化
（１０００℃、２時間）することにより、図５に示すよ
うに、素子分離領域のｐ型ウエル２の主面に厚い酸化シ
リコンのフィールド絶縁膜３を形成すると共に、このフ
ィールド絶縁膜３の下部のｐ型ウエル２にｐ型半導体領
域４を形成する。このｐ型半導体領域４は、静電気破壊
防止回路においては前記寄生バイポーラトランジスタの
ベース領域を構成するものであるが、他の回路（静電気
破壊防止回路以外の周辺回路やメモリ回路など）におい
てはｐ型のチャネルストッパ領域を構成する。
【００２５】次に、上記窒化シリコン膜３を熱リン酸で
除去した後、図６に示すように、静電気破壊防止回路を
形成する領域のフィールド絶縁膜３の上部を開孔したフ
ォトレジスト８をマスクにして、このフィールド絶縁膜
３の下部のｐ型半導体領域４にｐ型不純物（Ｂ) をイオ
ン注入（２４０ｋｅＶ、５×１０13/cm -2）する。
除去した後、図６に示すように、静電気破壊防止回路を
形成する領域のフィールド絶縁膜３の上部を開孔したフ
ォトレジスト８をマスクにして、このフィールド絶縁膜
３の下部のｐ型半導体領域４にｐ型不純物（Ｂ) をイオ
ン注入（２４０ｋｅＶ、５×１０13/cm -2）する。
【００２６】このように、本実施例では、ｐ型ウエル２
のフィールド絶縁膜３の下部にチャネルストッパ領域を
形成する工程で静電気破壊防止回路のｐ型半導体領域４
を形成した後、フォトレジスト８をマスクにしてこのｐ
型半導体領域４にｐ型不純物をイオン注入することによ
り、静電気破壊防止回路のｐ型半導体領域４の不純物濃
度をチャネルストッパ領域の不純物濃度よりも高くす
る。
のフィールド絶縁膜３の下部にチャネルストッパ領域を
形成する工程で静電気破壊防止回路のｐ型半導体領域４
を形成した後、フォトレジスト８をマスクにしてこのｐ
型半導体領域４にｐ型不純物をイオン注入することによ
り、静電気破壊防止回路のｐ型半導体領域４の不純物濃
度をチャネルストッパ領域の不純物濃度よりも高くす
る。
【００２７】次に、上記フォトレジスト８を除去した
後、図７に示すように、ｐ型ウエル２の全面にｎ型不純
物（Ｐ) をイオン注入し、その後、このｎ型不純物を拡
散させることにより、前記図１に示す静電気破壊防止回
路のｎ型半導体領域５，６を形成する。また、この工程
でｐ型ウエル２の他の領域にｎチャネル型ＭＩＳＦＥＴ
のソース領域、ドレイン領域を形成する。
後、図７に示すように、ｐ型ウエル２の全面にｎ型不純
物（Ｐ) をイオン注入し、その後、このｎ型不純物を拡
散させることにより、前記図１に示す静電気破壊防止回
路のｎ型半導体領域５，６を形成する。また、この工程
でｐ型ウエル２の他の領域にｎチャネル型ＭＩＳＦＥＴ
のソース領域、ドレイン領域を形成する。
【００２８】図８は、コンピュータ・シミュレーション
によって測定した静電気破壊防止回路のｐ型半導体領域
の不純物濃度プロファイルであり、図中の白丸は本実施
例の方法で製造したｐ型半導体領域４、黒丸は従来方法
で製造したｐ型半導体領域のそれぞれの基板方向に沿っ
た不純物濃度を示している。図示のように、本実施例の
方法で製造したｐ型半導体領域４は、フィールド絶縁膜
直下の不純物濃度が従来技術に比べて高くなっているこ
とが分かる。
によって測定した静電気破壊防止回路のｐ型半導体領域
の不純物濃度プロファイルであり、図中の白丸は本実施
例の方法で製造したｐ型半導体領域４、黒丸は従来方法
で製造したｐ型半導体領域のそれぞれの基板方向に沿っ
た不純物濃度を示している。図示のように、本実施例の
方法で製造したｐ型半導体領域４は、フィールド絶縁膜
直下の不純物濃度が従来技術に比べて高くなっているこ
とが分かる。
【００２９】また、本実施例の方法で製造した静電気破
壊防止回路と従来方法で製造した静電気破壊防止回路の
それぞれのＥＳＤ耐圧を測定した結果を図９に示す。図
示のように、本実施例の方法で製造した静電気破壊防止
回路は、従来方法に比べてＥＳＤ耐圧が大幅に向上した
ことが分かる。
壊防止回路と従来方法で製造した静電気破壊防止回路の
それぞれのＥＳＤ耐圧を測定した結果を図９に示す。図
示のように、本実施例の方法で製造した静電気破壊防止
回路は、従来方法に比べてＥＳＤ耐圧が大幅に向上した
ことが分かる。
【００３０】このように、本実施例によれば、製造工程
を従来よりも一工程増やすだけで静電気破壊防止回路の
ＥＳＤ耐性を大幅に向上させることができる。
を従来よりも一工程増やすだけで静電気破壊防止回路の
ＥＳＤ耐性を大幅に向上させることができる。
【００３１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３２】前記実施例では、ｐ型ウエルの主面にフィ
ールド絶縁膜を形成する際にチャネルストッパ領域を同
時に形成するプロセスに適用した場合を説明したが、例
えば半導体基板の主面にフィールド絶縁膜を形成した
後、ｐ型不純物をイオン注入してｐ型ウエルとｐ型チャ
ネルストッパ領域（および静電気破壊防止回路のｐ型半
導体領域）を同時に形成するプロセスに適用することも
できる。この場合は、チャネルストッパ領域（および静
電気破壊防止回路のｐ型半導体領域）を形成した後、フ
ォトレジストをマスクにしたイオン注入で静電気破壊防
止回路のｐ型半導体領域にｐ型不純物を導入すればよ
い。
ールド絶縁膜を形成する際にチャネルストッパ領域を同
時に形成するプロセスに適用した場合を説明したが、例
えば半導体基板の主面にフィールド絶縁膜を形成した
後、ｐ型不純物をイオン注入してｐ型ウエルとｐ型チャ
ネルストッパ領域（および静電気破壊防止回路のｐ型半
導体領域）を同時に形成するプロセスに適用することも
できる。この場合は、チャネルストッパ領域（および静
電気破壊防止回路のｐ型半導体領域）を形成した後、フ
ォトレジストをマスクにしたイオン注入で静電気破壊防
止回路のｐ型半導体領域にｐ型不純物を導入すればよ
い。
【００３３】また、デバイスによっては、フィールド絶
縁膜（およびｐ型チャネルストッパ領域）を形成した
後、ｐ型ウエルにｐ型の埋込み層を形成する場合があ
る。このようなデバイスに本発明を適用する場合は、ｐ
型ウエルにｐ型の埋込み層を形成する工程を利用して静
電気破壊防止回路のｐ型半導体領域にｐ型不純物を導入
することにより、従来と同じ製造工程で静電気破壊防止
回路のＥＳＤ耐性を大幅に向上させることができる。
縁膜（およびｐ型チャネルストッパ領域）を形成した
後、ｐ型ウエルにｐ型の埋込み層を形成する場合があ
る。このようなデバイスに本発明を適用する場合は、ｐ
型ウエルにｐ型の埋込み層を形成する工程を利用して静
電気破壊防止回路のｐ型半導体領域にｐ型不純物を導入
することにより、従来と同じ製造工程で静電気破壊防止
回路のＥＳＤ耐性を大幅に向上させることができる。
【００３４】前記実施例では、フィールド絶縁膜の下部
のｐ型半導体領域とこれを挟む一対のｎ型半導体領域と
で構成される静電気破壊防止回路に適用した場合を説明
したが、ｎ型ウエルの主面に形成されたフィールド絶縁
膜の下部のｎ型半導体領域とこれを挟む一対のｐ型半導
体領域とで構成される静電気破壊防止回路に適用するこ
ともできる。
のｐ型半導体領域とこれを挟む一対のｎ型半導体領域と
で構成される静電気破壊防止回路に適用した場合を説明
したが、ｎ型ウエルの主面に形成されたフィールド絶縁
膜の下部のｎ型半導体領域とこれを挟む一対のｐ型半導
体領域とで構成される静電気破壊防止回路に適用するこ
ともできる。
【００３５】また、本発明は、活性領域の主面に形成さ
れた第１導電型半導体領域とこれを挟む一対の第２導電
型半導体領域とで構成される静電気破壊防止回路に適用
することもできる。
れた第１導電型半導体領域とこれを挟む一対の第２導電
型半導体領域とで構成される静電気破壊防止回路に適用
することもできる。
【００３６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３７】本発明によれば、静電気破壊防止回路のＥ
ＳＤ耐圧を向上させることができるので、ＬＳＩの信頼
性を向上させることができる。また、これにより、ＬＳ
Ｉの低スタンバイ電力化を促進することができる。
ＳＤ耐圧を向上させることができるので、ＬＳＩの信頼
性を向上させることができる。また、これにより、ＬＳ
Ｉの低スタンバイ電力化を促進することができる。
【図１】本発明の一実施例である静電気破壊防止回路を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２】本発明の一実施例である静電気破壊防止回路の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である静電気破壊防止回路の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である静電気破壊防止回路の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である静電気破壊防止回路の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である静電気破壊防止回路の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例である静電気破壊防止回路の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図８】コンピュータ・シミュレーションによって測定
した本発明および従来の静電気破壊防止回路の不純物濃
度プロファイルを示すグラフである。
した本発明および従来の静電気破壊防止回路の不純物濃
度プロファイルを示すグラフである。
【図９】本発明および従来の静電気破壊防止回路のＥＳ
Ｄ耐圧の測定結果を示すグラフである。
Ｄ耐圧の測定結果を示すグラフである。
【図１０】従来の静電気破壊防止回路のフィールド絶縁
膜下部の不純物濃度プロファイルを示すグラフである。
膜下部の不純物濃度プロファイルを示すグラフである。
【符号の説明】 １ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ ｐ型半導体領域 ５ ｎ型半導体領域 ６ ｎ型半導体領域 ７ 窒化シリコン膜 ８ フォトレジスト ＢＰ 外部端子（ボンディングパッド） Ｉ 入力回路
フロントページの続き (72)発明者 橋本 ちえみ 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 奥山 幸祐 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 石塚 裕康 山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内
Claims (4)
- 【請求項１】 第１導電型半導体基板のフィールド絶縁
膜の下部に形成された第１導電型半導体領域と、前記第
１導電型半導体領域を挟む一対の第２導電型半導体領域
とで構成される静電気破壊防止回路を備えた半導体集積
回路装置であって、前記フィールド絶縁膜の直下の前記
第１導電型半導体領域の不純物濃度を、前記静電気破壊
防止回路の周囲のフィールド絶縁膜の下部に形成された
チャネルストッパ領域の不純物濃度よりも高くしたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 前記静電気破壊防止回路は、外部端子と
入出力回路との間に配置されることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項３】 請求項１または２記載の静電気破壊防止
回路を備えた半導体集積回路装置の製造方法であって、
次の工程(a) 〜(d) を含むことを特徴とする半導体集積
回路装置の製造方法。 (a) 第１導電型半導体基板の主面に酸化のマスクとなる
絶縁膜を堆積し、素子分離領域の前記絶縁膜を除去した
後、前記素子分離領域の前記半導体基板に第１導電型不
純物をイオン注入する工程、(b) 前記半導体基板を熱酸
化することにより、前記素子分離領域の前記半導体基板
の主面にフィールド絶縁膜を形成すると共に、前記フィ
ールド絶縁膜の下部の前記半導体基板に第１導電型半導
体領域を形成する工程、(c) 静電気破壊防止回路を形成
する領域の前記フィールド絶縁膜の上部を開孔したフォ
トレジストをマスクにして、前記フィールド絶縁膜の下
部の前記第１導電型半導体領域に第１導電型不純物をイ
オン注入する工程、(d) 前記半導体基板に第２導電型不
純物をイオン注入した後、前記第２導電型不純物を熱拡
散させることにより、前記第１導電型半導体領域を挟む
一対の第２導電型半導体領域を形成する工程。 - 【請求項４】 ＭＩＳＦＥＴのソース領域、ドレイン領
域を構成する第２導電型半導体領域を前記工程(d) で形
成することを特徴とする請求項３記載の半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18571594A JPH0851188A (ja) | 1994-08-08 | 1994-08-08 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18571594A JPH0851188A (ja) | 1994-08-08 | 1994-08-08 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851188A true JPH0851188A (ja) | 1996-02-20 |
Family
ID=16175590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18571594A Withdrawn JPH0851188A (ja) | 1994-08-08 | 1994-08-08 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851188A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445040B1 (en) | 1999-02-10 | 2002-09-03 | Nec Corporation | Lateral bipolar type input/output protection device |
| US6759716B1 (en) | 1999-07-19 | 2004-07-06 | Nec Electronics Corporation | Input/output protection device for a semiconductor integrated circuit |
-
1994
- 1994-08-08 JP JP18571594A patent/JPH0851188A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445040B1 (en) | 1999-02-10 | 2002-09-03 | Nec Corporation | Lateral bipolar type input/output protection device |
| US6759716B1 (en) | 1999-07-19 | 2004-07-06 | Nec Electronics Corporation | Input/output protection device for a semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |