JPH08512440A - 改善された輝度信号対雑音比を有する双方向のテレビジョンフォーマットデジタル信号コンバータ - Google Patents

Abstract

(57)【要約】 テレビジョン信号フォーマットコンバータは画像情報の損失無しにテレビジョンフオーマットを所定のレコーダ／プレーヤフォーマットへあるいは所定のレコーダ／プレーヤフォーマットからテレビジョンフォーマットに変換すべく提供される。インタフェースはＲＧＢと輝度／クロミナンス入力間で、かつアナログとデジタル入力間で変換する。前記インタフェースはソーステレビジョンフォーマットを複数の対のメモリ（２４０）に結合する。クロック及び制御回路２３０は読み出し及び書き込みに関するメモリのアドレシングを制御する。これによって、ソーステレビジョンフォーマットと、所定の高精細度ビデオテープレコーダ（１５０）あるいは他の比較され得るレコーダで要求されるフォーマットとの間の変換が改善された輝度対雑音比で実行される。

Description

【発明の詳細な説明】 改善された輝度信号対雑音比を有する双方向の テレビジョンフォーマットデジタル信号コンバータ 本出願に対する関連事項 この出願は同時係属中の出願（出願番号：０７／４０４１９０、出願日：１９ ８９年９月７日）の一部継続出願である。本発明の背景 １．技術分野 この発明は高精細度テレビジョンに関し、特に、画像情報の損失なしにテレビ ジョンフォーマットを所定のレコーダ／プレーヤフォーマットに変換したり、レ コーダ／プレーヤフォーマットをテレビジョンフォーマットに変換する方法及び 装置に関する。より詳細には、改善された輝度信号対雑音比で、第１テレビジョ ンフォーマットを第２テレビジョンフォーマットに変換したり、第２テレビジョ ンフォーマットを第１テレビジョンフォーマットに変換する方法及び装置に関す る。 ２．関連情報 現在のＮＴＳＣ標準テレビジョン信号フォーマットが米国及び日本に、あるい はＰＡＬ及びＳＥＣＡＭフォーマットが欧州に導入されるに先だって、どの放送 用黒／白フォーマッ トを選択するかについてかなりの議論がなされた。ある放送用フォーマットは伝 送時にＲＦ干渉が少ないという理由で望ましく、ある放送用フォーマットはより 鋭利でむらがないという理由で望ましいと考えられた。そして、カラーテレビジ ョンが導入されたとき、どのカラー信号放送フォーマットを選択すべきか、選択 されたカラーフォーマットは放送用白／黒テレビジョンフォーマットと両立性を もたせるべきかについての議論が再びなされた。現在、米国では、高精細度テレ ビジョン（ＨＤＴＶ）またはアドバンストテレビジョン（ＡＴＶ）として知られ る第２世代テレビジョンフォーマットの選択についての議論が再び持ち上がって いる。最近の話題は、どのフォーマットが従来の空中放送に適しているか、かつ 、どのフォーマットが光ファイバケーブル、同軸ケーブル、電話、放送衛星、あ らかじめ記録された媒体などの新たな媒体を介しての伝送のために最適であるか についての議論を含んでいる。また、新たなＨＤＴＶフォーマットが現在のＮＴ ＳＣフォーマットと両立性を持つべきかどうかについての議論を含む。米国の連 邦通信委員会は新たなフォーマットがＮＴＳＣ両立性であることを望んでいるが 、新たな標準を採用すべきであるとの強い議論も現れている。さらに、提案され たフォーマットが新たな媒体を介しての放送または伝送中に悪影響を及ぼすかど うか、あるいはそのようなフォーマットが実際に十分な画像を提供するかどうか についての危惧もある。採用すべき多くのフォーマットが米国内及び米国外の賛 同者によって提案された。 アドバンストテレビジョンテストセンターが、提案されたＨＤＴＶフォーマッ トの評価及び比較のための中立のテストセンターとしてバージニア州、アレグザ ンドリアに設立された。提案されたＨＤＴＶフォーマットが電気的干渉及び他の 傷害の影響を受けないかどうか、あるいはＮＴＳＣ両立性であるかどうかについ てのテストの他に、視聴者による客観的評価がなされた。視聴者は心理的物理的 テストによって、提案されたＨＤＴＶフォーマットを比較し、伝送傷害がある場 合とない場合における特性について採点した。すべての提案フォーマットをテス トするために、テレビジョンテストセンターはすべての提案ソースフォーマット を記録できる一様なビデオテープレコーダを用意する必要がある。 このような一様なビデオソースはすべての提案ＨＤＴＶフォーマットのうち任 意に選択した１つを記録して、記録されたＨＤＴＶフォーマットで再生できるビ デオテープレコーダによって提供される。いくつかのデジタルビデオテープレコ ーダ（ＤＶＴＲ）例えば、ソニー製のＨＤＤ−１０００や、日立製のＤＶＴＲは ＨＤＴＶ信号を記録して再生することができる。ソニーあるいは日立製のビデオ テープレコーダは１秒あたり７４．２５メガバイトで１９２０バイトの輝度デー タと、データパケットとして１秒あたり７４．２５メガバイトで１ラインあたり 他の１９２０バイトからなる２つの輝度データ成分とを記録することができる。 デジタルデータパケットは１フレームが２フィールドからなるとして、フレーム あたり１０３５ラインの割合で記録される。ＨＤＤ−１００ ０は前記したように１秒あたり７４．２５メガバイトが記録されるとして、６０ Ｈｚのフィールドレートを有している。また、ＨＤＤ−１０００は１秒あたり７ ４．１７５メガバイトが記録される場合は、５９．９４Ｈｚのフィールドレート で使用することもできる。５９．９４Ｈｚは実際は６０×（１０００／１００１ ）Ｈｚである。ＤＶＴＲは上記した入力／出力仕様に従って記録及び再生が可能 であるが、そのようなレコーダが損失なしに他のソースフォーマットを一様に記 録できるインタフェースを提供することに対する要件が残されている。 単一のビデオテープレコーダに関する少なくとも１つのフォーマットを記録す るためのシステムが過去に提案された。例えば、米国特許４５４９２２４（Naka mura,et al）は、ＮＴＳＣまたはＰＡＬ／ＳＥＣＡＭフォーマットを認識して、 認識されたフォーマットに依存した適当な記録周波数を発生する装置を提供して いる。Nakamuraシステムは、提案された高精細度テレビジョンフォーマットを記 録することができる。また、Nakamuraシステムは所望のフォーマットで記録ある いは再生のための信号変換を行わない。 テレビジョンフォーマット間での変換を提供するシステムが知られている。し かしながら、多くは損失または画質の変化なしにはテレビジョンフォーマットの 変換を行なうことができない。アドバンストテレビジョンテストセンターでは、 フォーマット間の変換が画質の変化あるいは情報の損失が発生することなしに行 われる必要がある。記録再生装置の変換 システムはすべて、補間技術及び近似アルゴリズムを使用してこの種の変換を行 っている。例えば、米国特許４５８７５５６（Collins）は重み付けファクタと 補間法を使用して従来のＰＡＬ及びＮＴＳＣ信号を変換するテレビジョン標準コ ンバータを開示している。また、米国特許４２７６５６５（Dalton et al）は補 間法を使用して従来のテレビジョンフォーマットを変換するものである。米国特 許４６５８２８４（Kawamura et al）はカラープリンタに印刷するために、６２ ５ラインのＰＡＬフォーマットを５２５ラインのフォーマットに変換することが できる。この変換を行うために補間法が使用される。従来のフォーマット間の変 換を行なうものとしてさらに、データの縮小を削除によって行なう米国特許４６ ６１８６２（Thompson）と、変換が情報を破棄または反復することで行われる米 国特許４２８３７３６（Morio et al）がある。しかしながら、上記した方法は 画質及び内容の損失を発生する。補間法自身はフィルタリング機能であるので情 報の損失が発生する。したがって、そのような方法は真に双方向であるとはいえ ない。 他の米国特許４７４３９５８（Bannister el al）は特殊効果装置へ入力する ために輝度及び色信号を分離すべく、従来の符号化されたＮＴＳＣ、ＰＡＬ、Ｓ ＥＣＡＭ及びアナログＲＧＢ、ＹＵＶを変換している。Bannister et alは信号 を処理するためのフィルタを使用して変換する。米国特許４４６３３８７（Hash imoto et al）は品質を改善するために記録前及び再生後にビデオデータを処理 するが、変換は行われない。 ＶＣＲへの入力を行なうシステムとして米国特許４５９７０２０（Wilkinson ）がある。この特許では、ビデオ信号が記録前にシャッフルされ、かつ、エラー バーストを分散するために再生時にアンシャッフルされる。米国特許４５３００ ４８（Proper）はコンピュータメモリバックアップ記憶のためのＶＣＲを採用し ている。ProperはＶＣＲ情報の欠落を防ぐためにＶＣＲをインタフェースするこ とを考慮しているが、デジタルビデオ記録時の問題についてはふれていない。米 国特許４６３８３８０（Wilkinson et al）は欠落したヘッドの影響を除去する ために、スイッチング及び補間機能を有する多数ヘッドビデオテープレコーダを 開示している。 他の米国特許４７９７７４６（Ashcraft）は記録フォーマットのデジタル画像 情報をデジタルスキャンコンバータフォーマットあるいは標準テレビジョンフォ ーマットに変換するシステムを開示している。このシステムは、入力コントロー ラ、画像バッファＲＡＭ、出力コントローラ、システムコントローラを具備する 高ビットレートインタフェースユニット（ＨＢＲＩ）を含む。ＨＢＲＩは、テー プユニットや光ディスクなどの記憶装置から記憶データを受け取り、システムコ ントローラからのコマンド出力に基づいて、受信したデータを他のフォーマット に変換している。システムコントローラのコマンドは、各データポイントまたは ビットが読み出される画像バッファＲＡＭの位置に関して入力コントローラを制 御するものである。出力コントローラはシステムコントローラからのコマンドに 応答して、画像バッファＲＡＭからの各 データポイントを読み出し、これによって、標準デジタルスキャンコンバータフ ォーマットまたはテレビジョンフォーマットが生成される。 米国特許４５７７２４０（Hedberg et al）はラジオグラフのオンライン獲得 、処理及び表示と、オフライン記録、検索、画像処理及び画像の蓄積を可能にす るシステムに関している。このシステムは６ないし１０ビットの幅を有する到来 デジタルデータを中央管理された図書館に記録するために一連の５つの個々のデ ータストリームに変換するワードフォーマット回路を含む。このワードフォーマ ット回路は、フィルム品質の画像を生成するためにＨＤＴＶ直接画像または蛍光 透視法によって表示するための記録データを変換するために再生時に使用される 。 米国特許４６５１２０８（Charles Rhodes：本願の発明者、この特許は本願の 譲り受け人以外の譲り受け人に譲渡された）は、ラインメモリ対におけるライン 変換のための入力／出力マルチプレクサを使用して、ワイドスクリーンと非ワイ ドスクリーンのテレビジョン伝送間の変換について開示している。画像のアクペ クト比を大きいアスペクト比から小さいアスペクト比に変更するために、画像ラ インはメモリの内部及び外部で計測される。１６：９などの幅広いアスペクト比 が、４：３などのより幅の狭いアスペクト比に変換されるとき、サイドパネル画 素が棄却されるので、このプロセスは双方向ではない。縮小されたアスペクト比 の画像は元の幅広のアスペクト比の画像に復元できない。 上記したシステムはいずれも、提案された高精細度テレビジョンフォーマット を均等に比較するための一様なビデオソースを提供していない。既知の補間装置 及びフィルタでは高精細度のテレビジョン信号を再生、変換したときに画像情報 に損失が発生してしまう。前記した米国特許４６５１２０８に開示された発明は 幅の狭いテレビジョンディスプレイに関する表示のための幅広のスクリーンテレ ビジョン信号を変換する方法及び装置に関しており、このプロセスは元に戻すこ とができず、ビデオ信号の記録に適していない。発明の要約 本発明の主な目的は画像情報の損失なしにテレビジョンフォーマットを記録す るためのレコーダを提供することにある。 本発明の他の目的は画像情報の損失なしにテレビジョンフォーマットを再生す るためのプレーヤを提供することにある。 本発明の他の目的は画像情報の損失なしにテレビジョンフォーマットを再生す るためのレコーダ／プレーヤを提供することにある。 本発明の他の目的は画像情報の損失なしにテレビジョンフォーマットをデジタ ル輝度及びクロミナンスデータ信号に変換するためのコンバータを提供すること にある。 本発明の他の目的は画像情報の損失なしに所望のテレビジョンフォーマットに おけるデジタル輝度及びクロミナンス信号の再生のための変換回路を提供するこ とにある。 本発明の他の目的は商用デジタルビデオテープレコーダが テレビジョンフォーマットを記録及び再生可能にするためのコンバータを提供す ることにある。 本発明の他の目的はソースフォーマットのフレームレートと同期してメモリの ソーステレビジョンフォーマットからのデータを記憶するとともに、目的のフォ ーマットのフレームレートに同期してメモリからデータを読み出すためのコンバ ータを提供することにある。 本発明の他の目的は完全な１フィールドのテレビジョン信号フォーマットを生 成するために、メモリから読み出したラインデータとともに複数のスペアライン データを含むコンバータを提供することにある。 本発明の他の目的は輝度信号対雑音比を改善しつつ、テレビジョン信号を第１ テレビジョン信号フォーマットと第２テレビジョン信号フォーマットとの間で双 方向に変換するためのコンバータを提供することにある。 本発明は高精細度テレビジョンフォーマットを所定のレコーダ／プレーヤフォ ーマットにかつ、このフォーマットを高精細度テレビジョンフォーマットに画像 信号の損失なしに変換するためのコンバータを提供することによって、上記の問 題を解決するものである。 本発明のフォーマットコンバータは、ＲＧＢ及び輝度／クロミナンス入力間で 、かつ、アナログ及びデジタル入力間で変換するためのインタフェースを提供す る。このインタフェースは高精細度テレビジョンフォーマットを複数のメモリ対 に結合する。クロック及び制御回路は読み出し及び書き込み のためのメモリのアドレシングを制御し、これによって高精細度テレビジョンフ ォーマットとソニー製のＨＤＤ−１０００または日立製のデジタルビデオテープ レコーダさらには他のレコーダとの間での変換が実行される。 特に、本発明のコンバータとデジタルビデオレコーダの両方が関連する記録モ ード時、当該コンバータはソースフォーマットによって提供された水平及び垂直 駆動同期信号に応答する。ソースフォーマット信号はデジタル化されて１つのレ ートでメモリに記憶されるとともに、ＤＶＴＲの動作するレートでメモリから読 み出される。本発明の利点は、メモリのサイズが同時に縮小され、コンバータメ モリの計測及び制御が入力信号フォーマットとは無関係にプロポーネント（prop onent）の信号の損失なしに行われる。さらに、コンバータメモリからの読み出 しとＤＶＴＲへのデータの書き込みはソースフォーマットによって提供された制 御信号によって制御かつ同期化される。 また、再生モード時、本発明のコンバータはＤＶＴＲを制御するソースとなる とともに、放送者への出力となる。しかしながら、同様の縮小されたサイズのメ モリが記録モード時においても同じ利点をもって使用される。 商用のレコーダを設計するためのフォーマットに基づいたフォーマット以外の 提案されたＨＤＴＶフォーマットの１つが米国の連邦通信委員会によって採用さ れる場合は、放送者は、その採用されたフォーマット用に構成された新たなＨＤ ＴＶ ＤＶＴＲが開発されるまで待つことなしに、また、そ のためのコストの増大を招くことなしに、ＨＤＴＶ画像及び音声信号を記録及び 再生するために、現在使用可能な商用のＤＶＴＲ（ソニー製のＨＤＤ−１０００ または日立製のＤＶＴＲなど）とともに、本発明のコンバータを利用することが できる。 本発明の上記した目的及び他の目的及び特徴は、本発明に関する次の詳細な説 明を図面を参照して読むことによって明らかになる。図面の簡単な説明 図１は提案されたＨＤＴＶソースフォーマットをテスト及び比較するためのテ レビジョンテストセンターのブロック図である。 図２は所定のデジタルビデオレコーダに関するテレビジョン信号フォーマット を記録するための構成要素のブロック図である。 図３はテレビジョン信号フォーマットにおけるデジタルビデオプレーヤに関す る信号を再生するための構成要素のブロック図である。 図４はＲＧＢテレビジョン信号を所定のデジタルテープレコーダのためのデジ タル輝度及びクロミナンス入力に変換するための回路のブロック図である。 図５は所定のデジタルテーププレーヤからのデジタル輝度及びクロミナンス出 力をＲＧＢ信号に変換するための構成要 素のブロック図である。 図６（ａ）及び（ｂ）はそれぞれ、クロック、制御発振器のための記録モード 、再生モードのブロック図である。 図７はデジタルレコーダに記録するためのデジタル輝度信号の５ラインに含ま れる第１のソーステレビジョンフォーマットの７つのラインを示す図である。 図８はデジタルレコーダのデジタルクロミナンス信号の５つのラインに含まれ る第１のソーステレビジョンフォーマットの７つのラインを示す図である。 図９は第１のテレビジョンフォーマットのフィールドラインがどのようにして デジタルビデオレコーダのフィールドラインに配置されるかを示す図である。 図１０は第２のソーステレビジョンフォーマットのフィールドラインがどのよ うにしてデジタルビデオレコーダのフィールドラインに配置されるかを示す図で ある。 図１１（ａ）及び（ｂ）はソースフォーマットのためのコンバータパラメータ の構成を示すフローチャートである。 図１２（ａ）及び（ｂ）は第１のソースフォーマットのための、それぞれ、ク ロック、制御発振器のための記録モード、再生モードのブロック図である。 図１３（ａ）、（ｂ）は第２のソースフォーマットのための、それぞれ、クロ ック、制御発振器のための記録モード、再生モードのブロツク図である。 図１４（ａ）、（ｂ）は第３のソースフォーマットのための、それぞれ、クロ ック、制御発振器のための記録モード、 再生モードのブロック図である。 図１５は第４のソースフォーマットのフィールドラインがどのようにしてデジ タルビデオレコーダのフィールドラインに配置されるかを示す図である。 図１６は改善された輝度Ｓ／Ｎ比で、所定のデジタルビデオレコーダに関する 第４のソースフォーマットを記録するための構成要素のブロック図である。 図１７は図１６のマルチプレクサ回路４４２のための回路の１つの構成要素の ブロック図である。 図１８は改善された輝度Ｓ／Ｎ比で、所定のデジタルビデオレコーダに関する 第４のソースフォーマットを記憶すべく構成されたフィールドプロセッサのため の回路の１つの構成要素のブロック図である。 図１９は第４のソースフォーマットにおいて改善された輝度Ｓ／Ｎ比を有する デジタルビデオレコーダに関する信号を再生するための構成要素のブロック図で ある。 図２０は第４のソースフォーマットにおいて、改善された輝度Ｓ／Ｎ比を有す るデジタルビデオレコーダに関する信号を再生すべく構成されたフィールドプロ セッサのための回路１実施形態のブロック図である。 図２１は図２０のフィールドマルチプレクス回路５９０のための回路の１実施 形態のブロック図である。 図２２（ａ）、（ｂ）は第４のソースフォーマットのための、それぞれ、クロ ック及び制御発振器のための記録モード、再生モードのブロック図である。発明の詳細な説明 図１は本発明のコンバータ１６０を含む、多数のＨＤＴＶフォーマット／レコ ーダプレーヤ１１０、１５０を使用するテレビジョンテストセンターを示す。高 精細度テレビジョンのための信号源は高精細度デジタルビデオテープレコーダ（ ＤＶＴＲ）１１０、ＰＩＸＡＲ１１１及びテスト信号ブロック１１２によって提 供される。テストオーディオ信号のための信号源はプログラムオーディオブロッ ク１１３とテスト信号オーディオブロック１１４によって提供される。従来のＮ ＴＳＣフォーマットのための信号源はプログラムソースブロック１１５、ビデオ テスト信号ブロック１１６、オーディオテスト信号ブロック１１７によって提供 される。信号源の出力はＲＦテストベッド１２１、衛星及びマイクロ波テストベ ッド１２２、ケーブルテストベッド１２３を含むテストベッド１２０に供給され る。テストベッド１２０において、テレビジョン信号は雑音条件、マルチパス、 飛行機フラッタ、２つのチャンネルレベル、時間差及び干渉を含む損傷を受ける 。損傷を受けたテレビジョン信号はテストベッド１２０から視聴者１３１による 心理的物理的テストのために表示部１３０に送られる。テストベッド１２０から 出力された実際のあるいは損傷を受けた信号はＮＴＳＣ両立性のテストのために 処理装置１４０に送られる。テストベッドから出力された実際あるいは損傷を受 けた信号は高精細度テレビジョンデジ タルビデオテープレコーダ（ＤＶＴＲ）１５０に記録される。ＨＤＴＶ信号の測 定がスペクトラムアナライザ１４１、アドバンストテレビジョンオーディオ及び 視覚的測定装置１４２によってなされる。デジタルビデオテープレコーダ１５０ は心理的物理的テストのために高精細度テレビジョン表示部１３０に対して直接 再生される。 本発明は高精細度デジタルビデオテープレコーダ（ＤＶＴＲ）１１０、１５０ とともに使用されるコンバータ１６０を提供する。ただ１つのアドバンストテレ ビジョンフォーマットにおいてのみ、ＤＶＴＲ１１０は再生し、ＤＶＴＲ１５０ は記録を行なう。ＤＶＴＲ１１０は好ましくは、日本の高精細度放送基準に実質 的に即した所定の入力／出力仕様を有するソニー製のＨＤＤ−１０００または日 立製のデジタルレコーダ／プレーヤである。しかしながら、本発明の原理は他の 入力／出力仕様を有する他のデジタル信号レコーダにも適用される。ソニー製の ＨＤＤ−１０００の主な仕様が表Ｉに示されている。表IIは日立製のＤＶＴＲの 主な仕様である。 本発明によるコンバータ１６０はＤＶＴＲ１１０、１５０に関して記録、再生 を行なうためにアドバンストテレビジョンまたは高精細度テレビジョン信号を変 換する。コンバータ１６０については図２及び図３、さらには、図４乃至図１０ によって詳細に説明される。 図２はデジタルビデオレコーダ１５０に関するＨＤＴＶソース２１０からのテ レビジョンフォーマットを記録するのに適している。ＨＤＴＶソース２１０は高 精細度テレビジョンカメラまたは専用の高精細度テレビジョンビデオプレーヤな どの既知のソースである。好ましくは、ＲＧＢ（赤、緑、青）信号、フォーマッ トＶドライブイン垂直）同期信号、フォーマットＨドライブイン（水平）同期信 号はＨＤＴＶソース２１０（図６（ａ））によって提供される。マトリックス２ １１はＲＧＢ信号を輝度信号とクロミナンス信号（色差信号Ｒ−Ｙ、Ｂ−Ｙ）に 変換する。マトリックス２１１は好ましくはＲＧＢ信号を以下の式に応じて合成 する抵抗を使用して構成される。 Ｙ＝０．７３１Ｇ＋０．２１２Ｒ＋０．０８７Ｂ クロミナンス信号は抵抗及び位相反転器を使用してＲ−Ｙ及びＢ−Ｙとして実 現される。他のクロミナンス信号はビデオ信号に関してＩ及びＱなどに交互に変 換される。クロック及び制御回路２３０は周波数ｆ、０．５ｆ（ここでｆはサン プリングクロック周波数である）でアナログ／デジタルコンバータ２１２を計時 する。輝度信号はサンプリング周波数ｆでデジタル化され、クロミナンス信号は サンプリング周波数 ０．５ｆでデジタル化される。２つのクロミナンス信号は後で１つのクロミナン ス信号に合成されるので、クロミナンス信号は輝度信号の半分のレートでデジタ ル化される。 ここで、ＨＤＴＶソース２１０はアナログあるいはデジタル、ＲＧＢあるいは 輝度及びクロミナンス成分のどの形態の信号でも提供することができる。すなわ ち、ＨＤＴＶソースの特定の出力によっては、マトリックス２１１、アナログ／ デジタルコンバータ２１２は不要である。 クロック及び制御回路２３０は変換メモリ２４０に制御信号を供給する。デジ タルビデオレコーダ１５０に記録するためにＨＤＴＶ２１０によって入力される 高精細度テレビジョンフォーマットを示すデータはクロック及び制御回路２３０ に入力されて、入力されたＨＤＴＶフォーマットのための制御信号を提供すべく コンバータをプログラムする。このデータは使用されるフォーマットを操作者が 手動で選択することによって入力されるかあるいは、フォーマットコンバータが 特定のフォーマット例えば、米国で採用されたフォーマット用に構成される。入 力されたＨＤＴＶフォーマットタイプ及びフォーマットＨドライブイン及びフォ ーマットＶドライブイン同期信号によって、クロック及び制御回路２３０は読み 出し、書き込み、タイミング信号を変換メモリ２４０に出力して、ＨＤＴＶ入力 フォーマットをデジタルビデオレコーダ１５０に記録するのに適したフォーマッ トに変換すべく指令する。変換メモリ制御回路２３０はデータをメモリ２４０に マッピングする図９及び図１０に応じて、入力ＨＤＴＶフォ ーマットの輝度及びクロミナンスデータ信号への変換を制御する。 図３は再生モードにおいて、ＤＶＴＲ１１０の出力を、例えば表示モニタ１３ ０に表示されたＨＤＴＶフォーマットに変換するためのコンバータ１６０を示し ている。再生モードにおいて、コンバータ１６０はＤＶＴＲの動作を制御し、変 換されたビデオ信号の出力に同期する同期信号を提供する。表示部１３０はモニ タ、陰極線管、液晶表示器、投影スクリーン、ビデオカセットレコーダ、他の出 力、記憶、変換または伝送装置などの出力装置である。変換メモリ３４０はクロ ック及び制御回路２３０からの制御信号に従ってデジタル信号を変換する。デジ タル／アナログコンバータ３１２及びマトリックス３１１はマトリックス２１１ 及びアナログ／デジタルコンバータ２１２の動作と逆の動作をする。変換メモリ ３４０及びデジタル／アナログコンバータ３１２についてのさらなる説明は図５ を参照して行われる。クロック及び制御回路２３０についてのさらなる説明は図 ８を参照して行われる。 図４は図２の詳細な構成を示す。図４は特に記録モード時における、マトリッ クス４１１、アンチエイリアシングフィルタ４２１乃至４２３、アナログ／デジ タルコンバータ４２４乃至４２６の個々の構成要素、メモリ４３１乃至４３６、 及びマルチプレクサ４４０を示している。マトリックス回路４１１はアナログＲ ＧＢ入力信号を輝度及び色差信号出力に変換する。アンチエイリアシングローパ スフィルタ４２１、 ４２２、４２３及びアナログ／デジタルコンバータ４２４、４２５、４２６はマ トリックス４１１のＢ−Ｙ、Ｒ−Ｙ、Ｙ端子に接続されている。コントローラ２ ３０からの書き込みクロック制御信号４０１はｆで輝度アナログ／デジタルコン バータ４２６及び、０．５ｆでクロミナンスアナログ／デジタルコンバータ４２ ４、４２５を１／２分周フリップフロップ４０２を介して計時する。 ２つのメモリが各アナログ／デジタルコンバータの出力に接続されている。メ モリ４３１、４３２はコントローラ２３０によるリード／ライト制御４０３によ って制御されるＢ−Ｙクロミナンスアナログ／デジタルコンバータ４２４の出力 に接続されている。同様にして、メモリ４３３、４３４はＲ−Ｙクロミナンスア ナログ／デジタルコンバータ４２５の出力に接続され、メモリ４３５、４３６は コントローラ２３０によるリード／ライト制御４０３によって制御される輝度ア ナログ／デジタルコンバータ４２６の出力に接続され、コントローラ２３０から のリード／ライトコントロール４０３は各アナログ／デジタルコンバータに接続 された第１、第２のメモリのためのリード及びライト機能を交互に制御する。例 えば、メモリ４３１はリード／ライト制御信号４０３の制御のもとにメモリ４３ ２に関して交互にリード及びライトを行なう。リード／ライト制御信号４０３は 、例えば第１のメモリに直接接続し、インバータ４０４によって反転されたリー ド／ライト制御信号４０３は第２のメモリに接続される。したがって、コントロ ーラ２３０からのリード／ライト制御信 号４０３の制御のもとに、デジタルビデオ情報は１つのメモリに書き込まれ、同 時に他のメモリから読み出される。コントローラ２３０はメモリへの書き込み及 びメモリからの読み出しに関してビデオデータのアドレシングを制御し、これに よって図７、８、９、１０によって示される変換などのフォーマット間の所望の 変換を行なう。リード／ライトクロック計時及び制御のさらなる詳細な説明は後 で図６（ａ）、図６（ｂ）を参照して行われる。 マルチプレクサ４４０はメモリ４３１、４３２、４３３、４３４の出力を合成 して単一のクロミナンス信号を得る。特に、ソニー製のＨＤＤ−１０００または 日立製のＤＶＴＲにおいては、マルチプレクサ４４０の出力は８ビットかつバイ トインタリーブされ、５９．９４Ｈｚのフィールドレートで１ラインあたり１９ ２０バイトのＢ−Ｙ／Ｒ−Ｙクロミナンスデータビットストリームである。５９ ．９４Ｈｚのフィールドレートは実際は６０×（１０００／１００１）Ｈｚであ る。５９．９４Ｈｚのフィールドレートで秒あたり７４．１７５メガバイトのデ ータレートを有するＨＤＤ−１０００に整合させるために、マルチプレクサ４４ ０は７４．１７５ＭＨｚの制御信号を使用してコントローラ２３０によって制御 される。クロミナンスメモリ出力はマルチプレックスされるので、各クロミナン スメモリは各輝度メモリの半分のサイズのメモリのみを必要とする。すなわちメ モリ４３５、４３６の出力は順次読み出されて、５９．９４Ｈｚのフィールドレ ートで、ラインあたり１９２０バイトの８ビット輝度データ ビットストリームを提供する。 ナイキスト基準によれば、どのような信号のスペクトル成分も輝度に対しては デジタル化クロック周波数ｆ、クロミナンスに対しては０．５ｆを越えてはなら ない。したがって、図４に示すローパスフィルタ４２１乃至４２３がアナログ／ デジタルコンバータ４２４乃至４２６に関連してそれぞれ使用される。このロー パスフィルタはアンチエイリアシングフィルタとも呼ばれる。輝度成分のローパ スフィルタ４２３は好ましくは約０．４ｆにおいて−３ｄＢの減少（傾斜）を有 し、２つのクロミナンス成分のローパスフィルタ４２１、４２２は約０．２ｆに おいて−３ｄＢの減少（傾斜）を有する。これらのフィルタはそれぞれ、０．５ ｆ、０．２５ｆのナイキスト周波数で極度に急激にはカットオフしない。 図５は図３の構成要素の詳細を示す図である。図５は特に変換メモリ３４０（ メモリ５３１乃至５３６）（再生モードに対してデジタル）を示している。コン トローラ２３０からのリード／ライト制御５０３はリード、ライトを交互に行な うためのメモリ対を制御する。例えばデジタルビデオプレーヤ１１０からの輝度 データは交互にメモリ５３５及び５３６に書き込まれる。デジタルビデオプレー ヤ１１０からのクロミナンス信号は５９．９４Ｈｚに対して制御回路２３０から の７４．１７５ＭＨｚの制御信号を使用してデマルチプレクサ５４０によって分 離される。デマルチプレクサ５４０はクロミナンス信号を、メモリ５３１、５３ ２に記憶されたＢ−Ｙ信号とメモリ５３３、５３４に記憶されたＲ−Ｙ信号に分 離する。コントローラ２３０はもとのＨＤＴＶフォーマットに変換すべく、メモ リからの読み出し及び書き込みを制御する。コントローラ２３０によって制御さ れる変換動作は図４に関して上記した制御と同様にしてコントローラにプログラ ムされた所望の入力ＨＤＴＶフォーマットに応答して実行される。 デジタルＨＤＴＶフォーマットに変換された後、メモリの出力はそれぞれデジ タル／アナログコンバータ５２４、５２５、５２６に供給される。上記したデジ タル／アナログコンバータの出力はそれぞれ、０．５ｆ（約３８ＭＨｚ）で許容 され得る応答を有するローパスフィルタ５２３と、０．２５ｆ（約１９ＭＨｚ） で許容され得る応答を有するローパスフィルタ５２２、５２１とに接続されてい る。ローパスフィルタ５２１、５２２、５２３の出力はＲＧＢの高精細度テレビ ジョン出力を生成すべくマトリックス５１１を介して供給される。 図６（ａ）、図６（ｂ）は読み出し制御、読み出しメモリリセット、書き込み 制御、書き込みメモリリセット、ＤＶＴＲ出力の同期制御信号を引き出すための クロック及び制御回路２３０を示している。図６（ａ）は放送者または提案され たフォーマットソースからのＨ−ドライブイン及びＶ−ドライブインに基づいて 記録のための信号を引き出す。記録モードにおいて、提案されたフォーマットサ ンプリングレートｆ_sの発振器９３１は位相同期ループＰＬＬ２（９４０）を介 して放送者または提案されたフォーマットソースにロックされ る。ＤＶＴＲは、位相同期ループＰＬＬ１（９４１）を介して発振器９３１にロ ックされた発振器９３０によってＨＤＤ−１０００に対する７４．１７５ＭＨｚ のＤＶＴＲ周波数でロックされる。図６（ｂ）は、ＤＶＴＲ発振器９３０が放送 者のような全体のシステムを駆動する再生モードでの信号を引き出すかあるいは 、記録モードで提案されたフォーマットソースが全体のシステムを駆動する信号 を引き出す。ＤＶＴＲ発振器９３０はＨＤＤ−１０００に対して７４．１７５Ｍ ＨｚでＤＶＴＲ出力を介してＤＶＴＲを駆動する。ＤＶＴＲ発振器９３０はまた 、サンプリング周波数ｆの発振器９３１を位相同期ループＰＬＬ３（９４４）を 介して制御する。 図６（ａ）は記録モードにおける制御のための通常の構成要素を示す図である 。発振器９３１は位相同期ループＰＬＬ２（９４０）を介してフォーマットＨ− ドライブインにロックされている。割り算器９６７は発振器９３１の出力をｐで 割り算して、位相同期ループ比較器９４０においてフォーマットＨ−ドライブイ ン信号と比較する。ＰＬＬ２比較器９４０の出力は水晶発振器ＶＣＸＯ９３１の 周波数を除去する。水晶発振器ＶＣＸＯ９３１の出力及びＤＶＴＲ水晶発振器Ｖ ＣＸＯの出力とが位相同期ループＰＬＬ１比較器９４１において比較される。位 相同期ループＰＬＬ１比較器９４１の出力は水晶発振器ＶＣＸＯ９３０の周波数 を除去する。発振器９３１の出力は割り算器９６６においてｑで割り算され、発 振器９３０の出力は割り算器９６０においてｒで割り算された後、位相同期ルー プＰＬＬ１比較器９４１において比較さ れる。 割り算器９７２においてｔで割り算され、割り算器９７３においてｓで割り算 された水晶発振器ＶＣＸＯの出力はＮＡＮＤゲート９７０で合成されてリードメ モリリセット同期制御信号を得るためにフリップフロップ９８０にセットされる 。フォーマットＨ−ドライブイン及びフォーマットＶ−ドライブインはＮＡＮＤ ゲート９７１によって合成されてライトメモリリセット同期制御信号を得るため にフリップフロツプ９８１によってセットされる。 図６（ａ）のＤＶＴＲ出力同期制御信号はＤＶＴＲを駆動する。リードコント ロール及びライトコントロール同期制御信号はそれぞれ、輝度読み出しメモリ４ ３５と輝度書き込みメモリ４３６に対するアドレスを計時する。メモリ４３１乃 至４３６はアドレスカウンタ（図示せず）によってアドレス制御される。アドレ スカウンタは変換に要する記憶空間に達するまで計数すべくプログラムされてい る。リードメモリリセット及びライトメモリリセット同期制御信号はそれぞれ輝 度読み出しメモリ４３５とルミナンス書き込みメモリ４３６とをリセットする。 メモリがリードまたはライトメモリリセット同期制御信号によってリセットされ たとき、信号の関連するメモリはフレームの左上などの基準記憶空間にリセット される。 ＶＣＸＯ発振器９３１、９３０は好ましくは水晶発振器である。水晶発振器は 安定した正確な周波数を生成すべく水晶グランド（ground）を有している。水晶 の発振周波数は電圧 制御キャパシタ（バリキャップ）または類似のリアクテイブ手段によって制御さ れる。このような正確な水晶発振器は正確な位相同期ループ（ＰＬＬ）周波数制 御のための理想的な発振器である。水晶発振器ＶＣＸＯに代わる装置として、マ イクロプロセッサ制御発振器が水晶発振器ＶＣＸＯに比較し得る安定した周波数 を提供するものとして使用可能である。 図６（ｂ）は再生モードにおける制御のための通常の構成を示す図である。サ ンプリング周波数ｆの水晶発振器ＶＣＸＯ９３１とＤＶＴＲ水晶発振器ＶＣＸＯ ９３０とが位相同期ループ比較器ＰＬＬ３（９４４）において発振器９３１の周 波数を制御すべく比較される。位相同期ループＰＬＬ３比較器９４４の出力は発 振器９３１の周波数を除去する。発振器９３１の出力は割り算器９６６において ｑで割り算され、発振器９３０の出力は割り算器９６０においてｒで割り算され た後、位相同期ループ比較器９４４において比較される。 ＤＶＴＲ Ｈ−ドライブインとＤＶＴＲＶ−ドライブインとはＮＡＮＤゲート ９７４で合成され、ライトメモリリセット同期制御信号を得るためにフリップフ ロップ９８２によってセットされる。割り算器９７６において２ｐで割り算され 、割り算器９７７においてｎで割り算された水晶発振器ＶＣＸＯ９３１の出力は ＮＡＮＤゲート９７５で合成され、リードメモリリセット同期制御信号を得るた めにフリップフロップ９８３によってセットされる。 図６（ｂ）のＤＶＴＲアウト同期制御信号はＤＶＴＲを駆動する。リードコン トロール及びライトコントロール同期制 御信号はそれぞれ輝度読み出しメモリ５３５とルミナンス書き込みメモリ５３６ に対するメモリアドレスを計時する。メモリ５３１乃至５３６はアドレスカウン タでアドレス制御される。アドレスカウンタは変換に要する記憶空間の数まで計 数すべくプログラムされている。リードメモリリセット及びライトメモリリセッ ト同期制御信号はそれぞれ輝度読み出しメモリ５３５と輝度書き込みメモリ５３ ６とをリセットする。メモリがリードまたはライトメモリリセット同期制御信号 によってリセットされるとき、信号の関連するメモリはフレームの左上などの基 準記憶空間にリセットされる。 前記したアドレシングされたメモリはクロミナンス及び輝度ラインの完全なシ ーケンスに要するＤＶＴＲラインの数に依存するサイズのランダムアクセスメモ リである。ランダムアクセスメモリの代わりにシーケンシャルアドレスメモリで あってもよい。ＮＡＮＤゲートからのリード及びライトメモリリセットパルスは シーケンシャルアドレスメモリを最初のメモリ位置にリセットするために使用さ れる。シーケンシャルアクセスメモリを使用するときは、図７及び図８に示すよ うなダミーサンプルが好ましくは水平インターバルの時間の間、ライン間に挿入 される。すなわち、図７において、ダミーサンプル６１２は６１２ａの場合はラ イン６１０と６１１との間に挿入され、ダミーサンプル６１４は６１４ａの場合 はライン６１１と６１３との間に挿入される。また、ダミーサンプル６１７は６ １７ａの場合はライン６１３と６１５との間に、６１７ｂの場合はライン６１５ と６１６の間に挿入 される。ダミーサンプル６１９は６１９ａの場合はライン６１６と６１８との間 に挿入される。タミーサンプル６２１は６２１ａの場合はダミーサンプル６１８ と６２０との間に挿入される。ライン間にダミーサンプルを挿入することによっ てダミーサンプルは水平インターバルの間シーケンシャルメモリに記憶される。 ランダムアクセスメモリを使用するときは時間の適当な時点で回路をアドレシン グすることによってランダムにアクセスされるかあるいはスキップされるので、 ダミーサンプルをラインの端部に配置する必要はない。 提案されたＨＤＴＶフォーマットのうち４つのソースフォーマットについて説 明する。これらの例は本発明をよりよく説明するための例である。これらのうち 特定のものが他に比べて好ましいというものではない。またこれら以外の他のソ ースフォーマットよりもより好ましいということはない。第１のソースフォーマ ットは１ラインのビデオ信号あたり１３７０の輝度（Ｙ）サンプルと、１ライン のビデオ信号あたり６８５のクロミナンス（Ｒ−Ｙ及びＢ−Ｙ）サンプルで表さ れる。第１のソースフォーマットに対する適切なデジタル表示は１３７０サンプ ルを要する。このフォーマットは約１７．８マイクロ秒のアクティブライン時間 を有し、ＲＧＢ信号の帯域は２８．９ＭＨｚである。したがって、輝度信号を正 確に再生するためには要するアクティブラインあたりの最小サンプル数は２．５ ×２８．９×１７．８または１２８６サンプルである。２．５の因数は実際のナ イキスト周波数のフィルタロールオフを可能にするものであり、このテストにお け る１／４因数に対応する。 図７、図８において、第１ソースＨＤＴＶフォーマットに対して、ＨＤＤ−１ ０００ ＤＶＴＲによって許可されたラインあたり１９２０サンプルに対応する 方法でメモリ４３５及び４３６が書き込まれるとともに読み出される。１３７０ のサンプルの第１の輝度ライン６１０の全体と５４８のサンプルの第２輝度ライ ン６１１の第１部と２つのダミーサンプル６１２とはメモリ４３５または４３６ に記憶されるＤＶＴＲライン＃１を構成する。８２２のサンプルの第２輝度ライ ン６１１の第２部と１０９６のサンプルの第３輝度ライン６１３の第１部と２つ のダミーサンプル６１４とはＤＶＴＲライン＃２を構成する。２７４のサンプル の第３輝度ライン６１３の第２部と１３７０のサンプルの第４輝度ライン６１５ の全体と２７４のサンプルの第５輝度ライン６１６の第１部と２つのダミーサン プルとはＤＶＴＲライン＃３を構成する。１０９６のサンプルの第５輝度ライン ６１６の第２部と８２２のサンプルの第６輝度ライン６２０の第１部と２つのダ ミーサンプルとはＤＶＴＲライン＃４を構成する。５４８のサンプルの第６輝度 ライン６１８の第２部と１３７０のサンプルの第７輝度ラインの全体と２つのダ ミーサンプルはＤＶＴＲライン＃５を構成する。ＤＶＴＲライン＃６は次のすべ ての１３７０のサンプルラインから始まり、５つのＤＶＴＲラインごとに７つの 輝度ラインの上記したシーケンスを反復する。輝度ラインの分割とダミーサンプ ルの数とは、所定数の輝度ラインが所定数のＤＶＴＲラインに適応するように選 択 することによって反復パターンが予測できるようにしてメモリサイズを最小にし ている。 他方、ダミーサンプルは特にシーケンシャルアクセスメモリを使用した場合は ライン間に配置される。すなわち、水平ブランキングインターバルの間、例えば ダミーサンプル６１２は位置６１２ａに配置され、ダミーサンプル６１４は位置 ６１４ａに配置される。 図８は６８５のサンプルＲ−ＹまたはＢ−Ｙ輝度ライン７１０を示しており、 図７に示す第１ソースフォーマットの１３７０のサンプル輝度ライン６１０に対 応する。図８はソースラインのＤＶＴＲライン（Ｂ−Ｙ輝度ラインについてはメ モリ４３３及び４３４の出力、Ｒ−Ｙ輝度ラインについてはメモリ４３１及び４ ３２の出力）への変換を示している。Ｒ−Ｙ及びＢ−Ｙ輝度ラインは共にマルチ プレクサ４４０によってマルチプレクスされるので各輝度ソースライン（６８５ サンプル）のサンプル数は各輝度ソースライン（１３７０サンプル）の半分であ る。すなわち、輝度ソースラインの分割と図８に示すダミーサンプルの使用とは 図７と同様である。 図７に関して説明したように、ダミーサンプルは７１２ａ，７１４ａ，７１７ ａ，７１７ｂ，７１９ａ，７２１ａなどの位置におけるライン間に配置される。 記録されるソースフォーマットによって、ラインあたりのゼロダミーサンプルを 含むダミーサンプルの数はソースラインの分割が選択されるときに任意に設定で きる。ダミーサンプルは情報を伝達するには必要ではないが、付加的な輝度及び クロミナンスデータ、 パリティビット、同期ビット、メモリ列識別ビットなどの有効な情報を伝達する のに使用できる。例えばダミーサンプルは各新たなフレームの初めを示すのに使 われる。ＤＶＴＲがデータを欠落あるいは同期信号を損失した場合、ダミーサン プルはエラーをすぐに補正することができる。また、ダミーサンプルは、例えば エラーを補正するために変換されたフォーマットがｉ＝２でインタレースされた とき、新たなフレームの初めを示すのに使用される。 図９は第１ソースフォーマットに対する７つの輝度またはクロミナンスソース ラインがどのようにして５つのＤＶＴＲラインに配置されるかを示している。例 えば図３のＤＶＴＲ１１０はＤＶＴＲラインを示し、表示部１３０は例えばソー スラインを示している。所定数のソースまたはＤＶＴＲラインの後はソース及び ＤＶＴＲラインのパターンは反復される。 図１０はラインあたり２０５５サンプルを有する第２のソースフォーマットを 示す。所定数の１４のソースライン及び１５のＤＶＴＲラインの後は同じパター ンが反復される。図１０のソースフォーマットはＤＶＴＲテープラインあたり２ つのダミーサンプルを使用する。 図１１（ａ）は第１実施形態による次のステップ１乃至１１を示すフローチャ ートであり、図１１（ｂ）は第２実施形態によるステップ１乃至１１を示すフロ ーチャートである。以下に述べるプログラム可能なコンバータによってどのよう な提案フォーマットをも実現可能である。デジタルビデオテープレコーダ（ＤＶＴＲ）変数 ＤＶＴＲに対して与えられる。 １） フレームあたりの全ライン数（Ｎ_DT） ２） フレームあたりのアクティブラインの数（Ｎ_Da） ３） ラインあたりの全輝度サンプル（バイト）の数（Ｎ_DTL） ４） ラインあたりのアクティブ輝度サンプル（バイト）の数（Ｎ_DL） ５） 提案されたフォーマットフィールドレートに等しいＤＶＴＲフィールドレ ート（秒あたりのフィールド）（ｆ_vd＝ｆ_v） ６） ＤＶＴＲのインタレース特性（ｉ_D １：１＝１フィールド／フレーム １：２＝２フィールド／フレーム １：３＝３フィールド／フレーム…） ７） 秒あたりのアクティブ輝度サンプルの数ｆ_aD ソースフォーマット変数 ソースフォーマットに対して与えられる。 ａ） フレームあたりの全ライン数（Ｎ_T） ｂ） フレームあたりのアクティブライン数（Ｎ_a） ｃ） ＤＶＴＲフィールドレートに等しいソースフォーマットフィールドレー ト（秒あたりのフィールド）（ｆ_v＝ｆ_vd） ｄ） ソースフォーマットのインタレース特性（ｉ １：１＝１フィールド／ フレーム １：２＝２フィールド／フレーム １：３＝３フィールド／フレーム …） ｅ） ラインあたりの輝度サンプル（バイト）の最小数（Ｎ_L）第１実施形態にしたがってダミーサンプルの数を引き出すための工程 ステップ＃１ ＤＶＴＲの１フィールドにおけるアクティブラインの数と、ソースフォーマッ トの１フィールドにおけるアクティブラインの数を決定する。 ステップ＃２ ＤＶＴＲに対するフィールドあたりのアクティブ輝度サンプル（バイト）の数 を決定する。 Ｂ：Ｎ_DLＮ_{Da field} ステップ＃３ ＤＶＴＲアクティブライン上に配置するためにソースフォ ーマットサンプル（バイト）のアクティブ輝度サンプルの数（Ｎ_c）を決定する 。 結果Ｎ_cは常に整数とは限らない。デジタルサンプル（バイト）が整数のみで あるときＮｃは整数でなければならない。 ステップ＃４ もしＮ_cが整数でないときは、Ｎ_DLを１だけ減算してステップ＃２に移行する 。 Ｎ_cが整数になるとき、Ｎ_DLが減算される回数ｎ_decは各ラインに関して使用さ れるダミーサンプルの数に等しくなる。 Ｎ_c／２が好ましくは整数であるクロミナンスサンプルの数であるので、整数 Ｎ_cは好ましくは偶数である。０．５ｆ_s（輝度アナログ／デジタル及びデジタル ／アナログコンバータ）を計時するために偶数を２で割ることは容易である。し かしながら、奇数Ｎ_cが用いられた場合は１ラインおきのエッジで１つのサンプ ルが欠落するものと思われる。アンチエイリアシングフィルタ４２１、４２２、 ５２１、５２２は欠落した半サイクルの影響を最小にする。 すなわちＮ_cはＤＶＴＲライン上に配置されたソースアクティブフォーマット 輝度（Ｙ）ラインのアクティブ輝度サンプル（バイト）６１０の数に等しい。す なわち、ＤＶＴＲライ ン上に配置されたソーススクティブフォーマット輝度（Ｒ−Ｙ）ラインまたは（ Ｂ−Ｙ）ラインのアクティブサンプル（バイト）の数は＞Ｎ_cに等しい。これは クロミナンス成分はクロミナンスラインに対するマルチプレクサ４４０、５４０ によって半分に分割されるからである。すなわち図７、８のライン構成は反復ラ イン間に配置されたＮ_cサンプル（バイト）から決定される。Ｎ_cサンプルはライ ンの間に配置され、ｎ_dccダミーサンプルは各ラインの終わりに配置される。多 数のライン（第１のソースフォーマットについては５つのライン、第２のソース フォーマットについては１４のライン、第３のソースフォーマットについては５ つのライン）の後はあるパターンが何度も繰り返される。ダミーサンプルの数を引き出すためのステップ 第２実施形態による ステップ＃１ ＤＶＴＲの１フィールドにおけるアクティブラインの数と、ソースフォーマッ トの１フィールドにおけるアクティブラインの数を決定する。 ステップ１Ａ ソースフォーマットのフィールドにおけるアクティブラインに対するＤＶＴＲ のフィールドにおけるアクティブラインの比（Ｒ）を決定する。 ステップ＃２ Ｒに十分近いがそれを越えない整数の比（ｊ／ｋ）を見出だす。この比は記憶 されたラインの数ｊが管理できるように選択される。 ソースアクティブフォーマットラインはメモリのｊラインに記憶され、メモリ の各ラインは長さがＮ_DLサンプル（バイト）である。ｊはそのままメモリのサイ ズを表すので、ｊの値を最小にすることが望ましい。比ｊ／ｋが小さいほどメモ リのコストが低くなる。より安価なデジタル構成を実現するためにｊは少なくと も約１６の値であることが望ましい。 ステップ＃３ アクティブＤＶＴＲラインあたりアクティブ輝度サンプル（バイト）の数を決 定する。 Ｎ_cが整数でない場合は、ダミーサンプルのいくつかの数を実際のアクティブ 輝度バイトに加算して記録すべきアクティブラインあたりの全Ｎ_DLアクティブ輝 度サンプル（バイト）を得る。 ステップ＃４ Ｎ_cが整数でない場合は、ｋ／ｊを乗算したときに整数ｊを得るような（ｂよ りも小さい）最大の整数を見つけるべく四捨五入される。 Ｎ_cが整数になるとき、各ライン上に使用されるダミーサンプルｄの数はｄ＝ Ｎ_DL−ｉとなる。 このようにしてメモリ配置と各ＤＶＴＲに対するダミーサンプルの数が上記い ずれかの実施形態によって決定されたので、以下にクロック及び制御信号を発生 するための発振器がどのようにして提供されるか及びどのようにして発振器を制 御するかについて説明する。ｆ．ｐ．ｑ及びｒを引き出すための工程 テレビジョンラインのアクティブ部は全ライン時間の約８ ５％である。 ステップ＃５ ＤＶＴＲラインあたり記憶すべきソースフォーマット輝度サンプル全体の数を 決定する。 結果Ｎは常に整数であるとは限らない。デジタル生成のためにはＮは整数でな ければならない。 ステップ＃６ Ｎを最も近い整数に四捨五入する。 その結果、四捨五入することによって近似された８５％のブランキングタイム はＮに対して最も近い整数になるまでわずかに上下に変化する。 ＰＬＬ発振器制御を正確にするために、ＰＬＬ比較器における比較に先立って 、少数の低い素数によって発振器出力を割り算することが望ましい。選択された 整数は上記した分割されたＮから及びラインＮ_DTLあたりの全輝度サンプル数か ら引き出された残りの因数である。 ステップ＃７ Ｎ_DTLを因数分解する。 ステップ＃８ Ｎを因数分解する。Ｎ_DTLとＮとの共通因数を見つける。 ステップ＃９ Ｎを増大あるいは減少してＮ_DTLとＮの共通因数が最大になるまでステップ＃ ７に移行する。 代わりに、Ｎ、Ｎ_T、Ｎ_DTL、Ｎ_DTを因数分解してもよい。この場合ＮはＮ、Ｎ_T 、Ｎ_DTL、Ｎ_DTの共通因数が最大となるまで増大あるいは減少される。 ステップ＃１０ 秒あたりのサンプルのサンプリング周波数発振レート（ｆs）を計算する。 ｆ_s＝Ｎ・Ｎ_T・ｆ_v 多くの未知の因数の分割によって駆動された発振器ＰＬＬよりも少ないエラー が得られるＰＬＬ比較のための周波数を提供するために、Ｎの増大及び減少は適 当な範囲でのみ行なわれる。Ｎ＝Ｎ_DTLである場合、２つの発振器は同じ周波数 となり、ＰＬＬは不要となる（すなわち、９００ライン、５９．９４、１：１、 ｎ＝１２００）。Ｎに対する値を選択する動作は設計された回路が許容できるコ ストと正確さとのトレードオフを見いだすまで反復して実行される。 ステップ＃１１ 共通因数を削除することによってｑ及びｒに対する次の方 程式を解く。 次にｑを（ＮＮ_T／ｉ）の剰余因数とし、かつｒを（Ｎ_DTLＮ_DT／ｉ_D）の剰余 因数とする。 Ｎそれ自身は図６（ａ）、６（ｂ）、１２（ａ）乃至１４（ｂ）、１６（ａ） 、１６（ｂ）ではｐが指定される。図６（ａ）、１６（ｂ）、１２（ａ）乃至１ ４（ｂ）、１６（ａ）、１６（ｂ）に関して説明したように、Ｎ_DTL及びＮから 引き出された剰余因数は位相同期ループで周波数の比較を正確に行なうために因 数ｐ，ｑ，ｒによる割る数として使用される。 また、図６（ａ）、６（ｂ）、１２（ａ）乃至１４（ｂ）、１６（ａ）、１６ （ｂ）ではｔ＝Ｎ_DTL、ｓ＝ｆ_sD／ｆ_v、ｎ＝２（Ｎ_T）（ｐ）定義されたＤＶＴＲ変数 ソニー製のＨＤＤ−１０００ＤＶＴＲ及び日立製のＤＶＴＲは次のパラメータ を有している。 １） フレームあたりＮ_DT＝１１２５の全ライン ２） フレームあたりＮ_Da＝１０３５のアクティブライン ３） ラインあたりＮ_DTL＝２２００の全輝度サンプル（バイト） ４） ラインあたりＮ_DL＝１９２０のアクティブ輝度サンプル（バイト） ５） 秒あたりｆ_v＝５９．９４のフィールド（または６０、操作者が選択可能 ） ６） フレームあたりｉ_D＝２つのフィールド ７） ｆ_sD＝７４．１２５ＭＨｚ さらに他のＤＶＴＲが使用される。第１実施形態にしたがって第１ソースフォーマットに対するコンバータパラメー タを構成すること 第１のソースフォーマットは次のパラメータを有する。 ａ） フレームあたりＮ_T＝７８７．５の全ライン ｂ） フレームあたりＮ_a＝７２０のアクティブライン ｃ） 秒あたりｆ_v＝５９．９４のフィールド ｄ） フレームあたりｉ＝１のフィールド ステップ＃１、 フレーマあたりＮ_{Da field}＝Ｎ_Da／ｉ_D=１０３５のアクティブライン／フレー ムあたり２つのフィールド＝フィールドあたり５１７．５のアクティブライン、 フィールドあたりＮ_{a field}＝Ｎ_a／ｉ＝７２０のアクティブライン/フレームあ たり１フィールド＝フィールドあたり７２０のアクティブライン ＨＤＤ−１０００ＤＶＴＲは第１フィールドにおける５１７のアクティブライ ンとしてかつ第２フィールドにおける５１８のアクティブラインとして、フレー ムあたり１０３５のアクティブラインを記録する。しかしながら、本発明による コンバータパラメータを決定するために、Ｎ_Daはフィールド あたり５１７．５のアクティブラインとして計算される。その後はＨＤＤ−１０ ００ＤＶＴＲにおいて要求されているように、既知の制御回路が適当なＤＶＴＲ フィールドにおけるアクティブラインの正しい数を記憶する。 ステップ＃２、 Ｂ＝Ｎ_DLＮ_{Da field}＝（ラインあたり１９２０のアクティブ輝度サンプル（バ イト））（フィールドあたり５１７．５のアクティブライン）＝フィールドあた り９９３６００のアクティブ輝度サンプル（バイト） ステップ＃３ Ｎ_c＝Ｂ／Ｎ_{a field}＝フィールドあたり９９３６００のアクティブ輝度サンプ ル（バイト））（フィールドあたり７２０のアクティブライン）＝アクティブラ インあたり１３８０のアクティブ輝度サンプル（バイト） ステップ＃４ Ｎ_cは整数であり、ｎ_dcc＝０ダミーサンプル ステップ＃５ Ｎ＝Ｎ_c／０．８５＝（アクティブラインあたり１３８０のアクティブ輝度サ ンプル（バイト）／０．８５＝アクティブＤＶＴＲラインあたり１６２３．５２ ９４１２の全輝度サンプル（バイト） ステップ＃６ Ｎ＝アクティブＤＶＴＲラインあたり１６２４の全輝度サンプル（バイト）。 一番近い整数に四捨五入されている。 ステップ＃７ Ｎ_DTL＝２２００＝２×２×２×５×５×１１ ステップ＃８ Ｎ＝１６２４＝２×２×２×７×２９。１６２４は良好に因数分解できずした がってＮ_DTLとの共通因数がほとんどない。 ステップＳ＃９ Ｎ_DTLとＮとの共通因数が最大になるまでＮを増大および減少する。２２００ 、ライン１１、５、２のより大きい因数をとる。１１、５、５及び２を有する因 数を有する１６２４（１６２４ではない）に近い数を探す。５５０＝１１×５× ５×２、２２００／５５０＝４、４−１＝３、１１×５×５×２×３＝１６５０ 。従って、１６５０のＮが機能する。１１、５及び５を有する因数が再度使用さ れたときは、代わりに２７５＝１１×５×５、２２００／２７５＝８、８−１＝ ７（７はまだ解くための最も低い素数ではない）、８−２＝６＝３×２、１１× ５×２×３＝１６５０。したがって、Ｎ＝１６５０が使用される。 ステップ＃１０ ｆ_s＝ＮＮ_Tｆ_v＝（ＤＶＴＲラインあたり１６５０の全サン プル（バイト））（フレームあたり７８７．５の全ライン）（秒あたり５９．９ ４フィールド）＝７７．８８４６１５３８ＭＨｚ ステップ＃１１ （Ｎ_DTLＮ_DT／ｉ_D）の剰余因数、５、２及び２の積は２０に等しく、ｒで表さ れる。Ｎの非共通因数、３及び７の積は２１に等しく、ｑで表される。Ｎ、１６ ５０それ自身はｐで表される。図６（ａ）、６（ｂ）の回路を情報記録再生装置 の計算変数に一致させることによって第１ソースフォーマットに対する制御回路 が設計される。図１２（ａ）、１２（ｂ）に示すように、第１ソースフォーマッ トに対する望ましい実施形態の制御回路は以下の第２実施形態の計算にしたがっ て設計される。第２実施形態において２３／３２の代わりにｊ／ｋとして５／７ が選択された場合は２つのダミーサンプルを有する小さなメモリが得られる。ダ ミーサンプルはインタレースされたフォーマットを変換するとき及び／またはデ ータエラーを小さくするときに必要となる。高データ量の商用のシステムに適用 するときは、第１及び第２実施形態で決定された変数は、コンバータあたり最低 のコストにすべく最も小さいメモリ容量を得るために不変としてもよい。このよ うなコンバータを設計するときは、第１及び第２実施形態を使用した反復設計方 法が最善のトレードオフを得るために必要である。第２実施形態にしたがって第１のソースフォーマットのため のコンバータパラメータを構成すること ステツプ＃１、 フレームあたりＮ_{Da field}＝Ｎ_Da／ｉ_D＝１０３５のアクティブライン／フレ ームあたり２つのフィールド＝フィールドあたり５１７．５のアクティブライン 、フィールドあたりＮ_{a field}＝Ｎ_a／ｉ＝７２０のアクティブライン/フレーム あたり１フィールド＝フィールドあたり７２０のライン ステップ＃１Ａ Ｒ＝ｊ／ｋ：Ｎ_{Da field}／Ｎ_{a field}＝５１７．５／７２０＝０．７１８７５ ステップ＃２、 ｊ／ｋ＝２３／３２、２３／３２に近似するより小さい比ｊ／ｋを選択してメ モリサイズｊが多くて１６にする（この場合の設計上の選択）。ｊ／ｋ＝５／７ とする。 ステップ＃３ Ｎ_c＝（ｊ／ｋ）Ｎ_DL＝（５／７）（ラインあたり１９２０のアクティブ輝度 サンプル（バイト）＝ラインあたり１３７１．４２８５７１のアクティブ輝度サ ンプル（バイト） ステップ＃４ Ｎ_cは整数ではないので、１３７１に対してＮ_cを四捨五入 する。（７／５）（１３７１）＝１９１９．４。これは整数ではないので１３７ ０に対してＮ_cを四捨五入する。（７／５）（１３７０）＝１９１８（これは整 数である）。したがって、Ｎ_c＝１３７０かつｄ＝１９２０−１９１８＝ライン あたり２つのダミーバイト。 ステップ＃５ Ｎ＝Ｎ_c／０．８５＝（ラインあたり１３７０のアクティブ輝度サンプル（バ イト）／０．８５＝ＤＶＴＲラインあたり１６１１．７６４７０６の全輝度サン プル（バイト） ステップ＃６ ＤＶＴＲラインあたりＮ＝１６１２の全サンプル（バイト）、これは一番近い 整数に四捨五入されている。 ステップ＃７ Ｎ_DTL＝２２０＝２×２×２×５×５×１１ ステップ＃８ Ｎ＝１６１２＝２×２×１３×３1。１６２４は良好に因数分解できず、Ｎ_DTL との共通因数がほとんどない。 ステップ＃９ Ｎ_DTLとＮとの共通因数が最大になるまでＮを増大および減少する。１１、５ 及び２のように、２２００のより大きい因 数をとる。１１、５、５及び２を有する因数を有する１６２４（１６２４ではな い）に近い数を探す。５５０＝１１×５×５×２。１６１２／５５０＝２．９３ 。１１×５×５×２×３＝１６５０。１６５０は一番近い数ではない。５×２× ２を有する数を使う。５×２×２＝２０。２２００／２０＝１００。１６１２／ ２０＝８０．６。５×２×２×８１＝１６２０。したがって、Ｎ＝１６２０が使 用される。 ステップ＃１０ ｆ_s＝ＮＮ_Tｆ_v＝（ＤＶＴＲラインあたり１６２０の全サンプル（バイト）） （フレームあたり７８７．５の全ライン）（秒あたり５９．９４フィールド）＝ ７６．４６８４５５ＭＨｚ。 ステップ＃１１ （Ｎ_DTLＮ_DT／ｉD）の剰余因数、５、５、２及び１１の積は５５０に等しく、 ｒで表される。Ｎの非共通因数、３、３、３、３及び７の積は５６７に等しく、 ｑで表される。Ｎ、１６５０それ自身はｐで表される。ｔ＝Ｎ_DTL＝２２００、 ｓ＝ｆ_sD／ｆ_v＝１２３７４８７、２ｐ＝３２４０、ｎ＝２（Ｎ_T）（ｐ）＝２（ ７８７．５）（１６２０）＝２５５１５００。図６（ａ）、６（ｂ）の回路を情 報記録再生装置計算された変数に一致させることによって第１ソースフォーマッ トに対する制御回路が設計される。図１２（ａ）、１２（ｂ）は上記計算された 値ごとに接続された回路を示している。第１実施形態にしたがって第２のソースフォーマットに対するコンバータパラメ ータを構成すること 第２のソースフォーマットは次のパラメータを有する。 ａ） フレームあたりＮ_T＝５２５の全ライン ｂ） フレームあたりＮ_a＝４８３のアクティブライン ｃ） 秒あたりｆ_v＝５９．９４のフィールド ｄ） フレームあたりｉ＝１フィールド ステップ＃１、 フレームあたりＮ_{Da fild}＝Ｎ_Da／ｉ_D＝１０３５のアクティブライン／フレー ムあたり２つのフィールド＝フィールドあたり５１７．５のアクティブライン、 フィールドあたりＮ_{a field}＝Ｎ_a／ｉ＝４８３のアクティブライン/フレームあ たり１フィールド＝フィールドあたり４８３のアクティブライン ステップ＃２、 Ｂ＝Ｎ_DLＮ_{a field}＝（アクティブラインあたり１９２０のアクティブ輝度サ ンプル（バイト））（フィールドあたり５１７．５のアクティブライン）＝フィ ールドあたり９９３６００のアクティブ輝度サンプル（バイト） ステップ＃３ フィールドあたりＮ_c＝Ｂ／Ｎ_{a field}＝（９９３６００のアクティブ輝度サン プル（バイト））（フィールドあたり４８３のアクティブライン）＝アクティブ ラインあたり２０５７．１４２８５７のアクティブ輝度サンプル（バイト） ステップ＃４ Ｎ_cは整数ではない。Ｎ_DLを１だけ減少する、Ｎ_DL＝ラインあたり１９１９の アクティブ輝度サンプル（バイト）及びｎd_ec＝１。ステップ＃２に移行。 ステップ＃２、 反復、Ｂ＝Ｎ_DLＮ_{a field}＝（アクティブラインあたり１９１９のアクティブ 輝度サンプル（バイト））（フィールドあたり５１７．５のアクティブライン） ＝フィールドあたり９９３０８２．５のアクティブ輝度サンプル（バイト） ステップ＃３ 反復、フィールドあたりＮ_c＝Ｂ／Ｎ_{a field}＝９９３０８２．５のアクティブ 輝度サンプル（バイト））（フィールドあたり４８３のアクティブライン）＝ア クティブラインあたり２０５６．０７１４２９のアクティブ輝度サンプル（バイ ト） ステップ＃４ 反復、Ｎ_cは整数ではない。再びＮ_DLを１だけ減少する、ア クティブラインあたりＮ_DL＝１９１８のアクティブ輝度サンプル（バイト）及び ｎ_dec＝２。ステップ＃２に移行。 ステップ＃２、 再度反復、Ｂ＝Ｎ_DLＮ_{a field}＝（アクティブラインあたり１９１８のアクテ ィブ輝度サンプル（バイト））（フィールドあたり５１７．５のアクティブライ ン）＝フィールドあたり９９２５６５のアクティブ輝度サンプル（バイト） ステップ＃３ 再度反復、Ｎ_c＝Ｂ／Ｎ_{a field}＝フィールドあたり９９２５６５のアクティブ 輝度サンプル（バイト））（フィールドあたり４８３のアクティブライン）＝ア クティブラインあたり２０３５のアクティブ輝度サンプル（バイト）。したがっ て、ｎ_dec＝２となり、２つのダミーサンプル（バイト）がある。ソースフォー マット輝度（Ｙ）ラインのＮ_c＝２０５５サンプルが、１９２０のアクティブ輝 度サンプルを第１のＤＶＴＲラインに、かつ、２０５５−１９２０＝１３５のア クティブ輝度サンプルを第２のＤＶＴＲラインに配置することによって、Ｎ_DL＝ １９２のサンプルＤＶＴＲラインに配置される。配置されたクロミナンスＲ−Ｙ の数は＞Ｎ_c＝１０２７、かつ、クロミナンスＢ−Ｙは＞Ｎ_c＝１０２７サンプル である（サンプルの１／２が奇数Ｎ_cのために欠落する）。 ステップ＃５ Ｎ＝Ｎ_c／０．８５＝（アクティブラインあたり２０５５のアクティブ輝度サ ンプル（バイト）／０．８５＝ＤＶＴＲラインあたり２４１７． ６４７０５９ の全輝度サンプル（バイト） ステップ＃６ Ｎ＝アクティブＤＶＴＲラインあたり２４１８の全輝度サンプル（バイト）。 一番近い整数に四捨五入されている。 ステップ＃７ Ｎ_DTL＝２２００＝２×２×２×５×５×１１ ステップ＃８ Ｎ＝２４１８＝２×３×１３×３１．２４１８は良好に因数分解できずしたが ってＮ_DTLと共通の因数がほとんどない。 ステップＳ＃９ Ｎ_DTLとＮとの共通因数が最大になるまでＮを増大および減少する。１１、５ 及び２のように、２２００のより大きい因数をとる。因数１１、５、５及び２を 有する２４１８（２４１８ではない）に近い数を探す。５５０＝１１×５×５× ２。２２００／５５０＝４。４＋１＝５。１１×５×５×２×５＝２７５０。従 って、２７５０のＮが機能する。しかしながら、２４１８に近い数が望ましい。 ２×２×２×５×５を有する因数を有する２４００（２４００ではない）に近い 数を 探す。２００＝２×２×２×５×５。２２００／２００＝１１。１１−１＝１０ ＝２×５。２×２×２×５×５×２×５＝２０００。１１＋１＝１２＝３×２× ２。２×２×２×５×５×３×２×２＝２４００。２４００は２４１８に大変近 い。したがって、Ｎ＝２４００。 ステップ＃１０ ｆ_s＝ＮＮ_Tｆ_v＝（ＤＶＴＲラインあたり２４００の全サンプル（バイト）） （フレームあたり５２５の全ライン）（秒あたり５９．９４フィールド）＝７５ ．５２４４７５５２ＭＨｚ。 ステップ＃１１ （Ｎ_DTLＮ_DT／ｉ_D）の非共通の因数、１１及び５の積は５５に等しく、ｒで表 される。（ＮＮ_T／ｉ）の非共通因数、２、２、２及び７の積は５６に等しく、 ｑで表される。Ｎ、２４００それ自身はｐで表される。ｔ＝Ｎ_DTL＝２２００、 ｓ＝ｆ_sD／ｆ_v＝１２３７４８７、２ｐ＝４８００、ｎ＝２（Ｎ_T）（ｐ）＝２（ ５２５）（２４００）＝２５２００００。図６（ａ）、６（ｂ）の回路を上記計 算された値に一致させることによって第２ソースフォーマットに対する制御回路 が設計される。図１３（ａ）、１３（ｂ）は以下の点を除いて上記計算されたよ うに接続された回路を示している。すなわち、好ましい実施形態においてコスト を節約するために、ｑ及びｒの値は１０によって乗算されており、これによって 第１及び第２のソースフォーマットに対してｒ＝５５０となる。しかしながら、 ｑとｒに１０を掛けることはＰＬＬ１（９４１）、ＰＬＬ３（９４４）で比較さ れる周波数を減少させ、周波数制御の安定度を減少させてしまう。第２実施形態にしたがって第２のソースフォーマットのためのコンバータパラメ ータを構成すること ステップ＃１、 フレームあたりＮ_{Da field}＝Ｎ_Da／ｉ_D＝１０３５のアクティブライン／フレ ームあたり２つのフィールド＝フィールドあたり５１７．５のアクティブライン 、フィールドあたりＮ_{a field}＝Ｎ_a／ｉ＝４８３のアクティブライン／フレーム あたり１フィールド＝フィールドあたり４８３のライン ステップ＃１Ａ Ｒ＝Ｎ_{Da field}／Ｎ_{a field}＝５１７．５／４８３＝１．０７１４２８５７１ ステップ＃２ ｊ／ｋ＝１５／１４、ｊ＝１５の記憶ラインは管理できる数である。 ステップ＃３ Ｎ_c＝（ｊ／ｋ）Ｎ_DL＝（１５／１４）（ラインあたり１９２０のアクティブ 輝度サンプル（バイト）＝ラインあたり２０５７．１４２８５７のアクティブ輝 度サンプル（バイト） ステップ＃４ Ｎ_cは整数ではない。２０５７×（１４／１５）＝１９１９． ８６６６６７。２０５６×（１４／１５）＝１９１８．９３３３３３。２０５５ ×（１４／１５）＝１９１８。したがって、ラインあたりＮ_c＝２０５５のアク ティブ輝度サンプル（バイト）及びラインあたりｄ＝１９２０−１９１８＝２つ のダミーサンプル。 ステップ＃５ Ｎ＝Ｎ_c／０．８５＝（ラインあたり１９１８のアクティブ輝度サンプル（バ イト）／０．８５＝ＤＶＴＲラインあたり２４１７．６４７０５９の全輝度サン プル（バイト） ステップ＃６ Ｎ＝ＤＶＴＲラインあたり２４１８の全サンプル（バイト）、これは一番近い 整数に四捨五入されている。 ステップ＃７ Ｎ_DTL＝２２００＝２×２×２×５×５×１１ ステップ＃８ Ｎ＝２４１８＝２×３×１３×３１。２４１８は良好に因数分解できず、Ｎ_{DT L} との共通因数がほとんどない。 ステップ＃９ Ｎ_DTLとＮとの共通因数が最大になるまでＮを増大および減少する。１１、５ 及び２のように、２２００のより大きい因 数をとる。１１、５、５及び２を有する因数を有する２４１８（２４１８ではな い）に近い数を探す。５５０＝１１×５×５×２。２４１８／５５０＝４．３９ ６６。１１×５×５×２×４＝２２００。１１×５×５×２×５＝２７５０。し かしながら、２４１８に近い数が望ましい。また、 １１、５、２及び２を有す る因数が使用されたときは、２２０＝１１×５×２×２、２４１８／２２０＝１ ０．９９０９。１１×５×２×２×１１＝２４２０。１１との共通因数はほとん どない。２、２、２、２、２、３を有する２４１８（２４１８ではない）に近い 数を探す。２×２×２×２×２×３＝９６。２４１８／９６＝２５．１８７５。 ２４＝３×２×２×２、２×２×２×２×２×３×３×２×２×２＝２３０４。 より大きい共通因数を使用する。２４から２５まで。２５＝５×５。５が必要で ある。２×２×２×２×２×３×５×５＝２４００。 ステップ＃１０ ｆ_s＝ＮＮ_Tｆ_v＝（ＤＶＴＲラインあたり２４００の全サンプル（バイト）） （フレームあたり５２５の全ライン）（秒あたり５９．９４フィールド）＝７５ ．５２４４７５５２ＭＨｚ。 ステップ＃１１ （Ｎ_DTLＮ_DT／ｉ_D）の共通因数と、１１及び５の積は５５に等しく、ｒで表さ れる。（ＮＮ_T／ｉ）の非共通因数、２、２、２及び７の積は５６に等しく、ｑ で表される。Ｎ、２４００それ自身はｐで表される。ｔ＝Ｎ_DTL＝２２００、ｓ ＝ｆ_sD／ｆ_v＝１２３７４８７、２ｐ＝４８００，ｎ＝２（ＮＴ）（ｐ）＝２（ ５２５）（２４００）＝２５２００００。上記計算された値ごとに図６（ａ）、 ６（ｂ）の回路を一致させること によって第２ソースフォーマットに対する制御回路が設計される。図１３（ａ） 、１３（ｂ）は以下の点を除いて上記計算されたように接続された回路を示して いる。すなわち、好ましい実施形態においてコストを節約するために、ｑ及びｒ の値は１０によって乗算されており、これによって第１及び第２のソースフォー マットに対してｒ＝５５０となる。しかしながら、ｑとｒに１０を掛けることは ＰＬＬ１（９４１）、ＰＬＬ３（９４４）で比較される周波数を減少させ、周波 数制御の安定度を減少させてしまう。第１実施形態にしたがって第３のソースフォーマットに対するコンバータパラメ ータを構成すること 第３のソースフォーマットは次のパラメータを有する。 ａ） フレームあたりＮ_T＝９００の全ライン ｂ） フレームあたりＮ_a＝８２８のアクティブライン ｃ） 秒あたりｆ_v＝５９．９４のフィールド ｄ） ｉ＝フレームあたり１フィールド ステップ＃１、 フレームあたりＮ_{Da field}＝Ｎ_Da／ｉ_D＝１０３５のアクティブライン／フレ ームあたり２つのフィールド＝フィールドあたり５１７．５のアクティブライン 、フィールドあたりＮ_{a fleld}＝Ｎ_a／ｉ＝８２８のアクティブライン/フレーム あたり１フィールド＝フィールドあたり８２８のライン ステップ＃２、 Ｂ＝Ｎ_DLＮ_{a field}＝（ラインあたり１９２０のアクティブ輝度サンプル（バ イト））（フィールドあたり５１７．５のアクティブライン）＝フィールドあた り９９３６００のアクティブ輝度サンプル（バイト） ステップ＃３ Ｎ_c＝Ｂ／Ｎ_{a field}＝（フィールドあたり９９３６００のアクティブ輝度サン プル（バイト））／（フィールドあたり８２８のアクティブライン）＝アクティ ブラインあたり１２００のアクティブ輝度サンプル（バイト）。 ステップ＃４ Ｎ_cは整数であるので、ｎ_dec＝０となり、ダミーサンプル（バイト）はない。 提案されたフォーマット輝度（Ｙ）ラインのＮ_c＝１２００のアクティブ輝度サ ンプルが、１９２０のアクティブ輝度サンプルＤＶＴＲラインに配置される。配 置されたクロミナンスＲ−Ｙの数は＞Ｎ_c＝６００サンプルであり、かつ、クロ ミナンスＢ−Ｙは＞Ｎ_c＝６００サンプルである。 ステップ＃５ Ｎ＝Ｎ_c／０．８５＝（アクティブラインあたり１２００のアクティブ輝度サ ンプル（バイト）／０．８５＝ＤＶＴＲラ インあたり１４１１．７６４７０６の全輝度サンプル（バイト） ステップ＃６ Ｎ＝ＤＶＴＲラインあたりＮ＝１４１２の全輝度サンプル（バイト）。一番近 い整数に四捨五入されている。 ステップ＃７ Ｎ_DTL＝２２００＝２×２×２×５×５×１１ ステップ＃８ Ｎ＝１４１２＝２×２×３５３。１４１２は良好に因数分解できずしたがって Ｎ_DTLと共通の因数がほとんどない。 ステップ＃９ Ｎ_DTLとＮとの共通因数が最大になるまでＮを増大および減少する。１１、５ 及び２のように、２２００のより大きい因数をとる。因数１１、５、５及び２を 有する因数を有する１４１２（１４１２ではない）に近い数を探す。５５０＝１ １×５×５×２。２２００／５５０＝４。４−１＝３。１１×５×５×２×３＝ １６５０。従って、 １６５０のＮが機能する。しかしながら、１４１２に近い 数が望ましい。代わりに１１、５及び５を有する因数が使用された場合は２７５ ＝１１×５×５、２２００／２７５＝８、８−１＝７（７はまだ解くべき最小の 素数ではない）、８−２＝６＝３×２、１１ ×５×５×３×２＝１６５０。８−３＝５を用いた場合は１１×５×５×５＝１ ３７５となって、１４１２に大変近くなるのでよりよく機能する。したがって、 Ｎ＝１３７５が使用されＤＶＴＲクロックに等しいｆ_sが得られる。すなわち発 振器９３１はこのフォーマットに対しては不要である。このことは回路を簡単に しカスケード構成された２つの位相同期ループに関するジッタを除去することが できる。 ステップ＃１０ ｆ_s＝ＮＮ_Tｆ_v＝（ＤＶＴＲラインあたり１３７５の全サンプル（バイト）） （フレームあたり９００の全ライン）（秒あたり５９．９４フィールド）＝７４ ．１７５８２４１８ＭＨｚ ステップ＃１１ 残余因数が存在しない。すなわちｑ＝ｒ＝１及びｆｓ＝７４．１７５８２４１ ８ＭＨｚであり、これはＤＶＴＲの周波数と同じサンプリング周波数である。発 振器９３０、９３１は同じ発振器である。Ｎそれ自身、１３７５はｐで表される 。t＝Ｎ_DTL＝２２００、ｓ＝ｆ_sD／ｆ_v＝１２３７４８７、２ｐ＝２７５０、ｎ ＝２（Ｎ_T）（ｐ）＝２（９００）（１３７５）＝２４７５０００。上記計算さ れた値ごとに図６（ａ）、６（ｂ）の回路を一致させることによって、第２ソー スフォーマットに対する制御回路が設計される。第２実施形態にしたがって第３のソースフォーマットのためのコンバータパラメ ータを構成すること ステップ＃１、 フレームあたりＮ_{Da field}＝Ｎ_Da／ｉ_D＝１０３５のアクティブライン／フレ ームあたり２つのフィールド＝フィールドあたり５１７．５のアクティブライン 、フィールドあたりＮ_{a field}＝Ｎ_a／ｉ＝８２８のアクティブライン/フレーム あ たり１フィールド＝フィールドあたり８２８のライン ステップ＃１Ａ Ｒ＝Ｎ_{Da field}／Ｎ_{a ileld}＝５１７．５／８２８＝０．６２５ ステップ＃２、 ｊ／ｋ＝５／８、ｊ＝５のラインは管理できる数である。 ステップ＃３ Ｎ_c＝（ｊ／ｋ）Ｎ_DL＝（５／８）（ラインあたり１９２０のアクティブ輝度 サンプル（バイト）＝ラインあたり１２００のアクティブ輝度サンプル（バイト ） ステップ＃４ Ｎ_cは整数である。したがって、Ｎ_c＝インあたり１２００のアクティブ輝度サ ンプル、ｄ＝ラインあたり０のダミーサンプル。 ステップ＃５ Ｎ＝Ｎ_c／０．８５＝（ラインあたり１２００のアクティブ輝度サンプル（バ イト）／０．８５＝ＤＶＴＲラインあたり１４１１．７６４７０６の全輝度サン プル（バイト） ステップ＃６ ＤＶＴＲラインあたりＮ＝１４１２の全サンプル（バイト）、 これは一番近い整数に四捨五入されている。 ステップ＃７ Ｎ_DTL＝２２００＝２×２×２×５×５×１１ ステップ＃８ Ｎ＝１４１２＝２×３×３５３。１４１２は良好に因数分解できず、Ｎ_DTLと の共通因数がほとんどない。 ステップ＃９ Ｎ_DTLとＮとの共通因数が最大になるまでＮを増大および減少する。１１、５ 及び２のように、２２００のより大きい因数をとる。１１、５、５及び２を有す る因数を有する１４１２（１４１２ではない）に近い数を探す。５５０＝１１× ５×５×２。２２００／５５０＝４、４−１＝３、１１×５×５×２×３＝１６ ５０。したがって、 １６５０のＮが機能する。しかしながら、１４１２に近い 数が望ましい。また、１１、５、及び５を有する因数が使用されたときは、２７ ５＝１１×５×５、２２００／２７５＝８、８−１＝７（７はまだ解くべき最小 の素数ではない）、８−２＝６＝３×２、１１×５×５×３×２＝１６５０。８ −３＝５を使用したときは１１×５×５×５＝１３７５となり、これは１４１２ に大変近くなってよりよく機能する。したがって、Ｎ＝１３７５が使用され、Ｄ ＶＴＲクロックに等しいＦ_sが得られ、発振器９３１、９３２はこのフォーマッ トに対して不要となる。 ステップ＃１０ ｆ_s＝ＮＮ_Tｆ_v＝（ＤＶＴＲラインあたり１３７５の全サンプル（バイト）） （フレームあたり９００の全ライン）（秒あたり５９．９４フィールド）＝７４ ．１７５８２４１８ＭＨｚ。 ステップ＃１１ 残余因数が存在しない。すなわちｑ＝ｒ＝１及びｆ_s＝７４．１７５８２４１ ８ＭＨｚであり、これはＤＶＴＲの周波数と同じサンプリング周波数である。発 振器９３０、９３１は同じ発振器である。Ｎそれ自身、１３７５はｐで表される 。t＝Ｎ_DTL＝２２００、ｓ＝ｆ_sD／ｆ_v＝１２３７４８７、２ｐ＝２７５０、ｎ ＝２（ＮT）（ｐ）＝２（９００）（１３７５）＝２４７５０００。上記計算さ れた値ごとに図６（ａ）、６（ｂ）の回路を一致させることによって、第２ソー スフォーマットに対する制御回路が設計される。図１４（ａ）、１４（ｂ）は上 記のように計算されたとおりに接続された回路を示している。 図６（ａ）、６（ｂ）に示す記録モード、再生モード回路は所望のモードにし たがって、複数の構成要素（発振器９３１、９３２、９３３、９３４など）を接 続すべくスイッチを使用して組み合わせることができる。さらに図１２（ａ）、 １２（ｂ）から１４（ａ）、１４（ｂ）の回路は変換すべきフォーマットを選択 すべくスイッチを使用して組み合わせることができる。割り算器はソースフォー マット間の切り替えを補助すべくプログラマブル割り算器である。上記したスイ ッチ及び割り算器は、ソースフォーマットデータが入力され、パラメータが上記 した実施形態のステップによって計算され、制御信号が生成されるプログラム制 御プロセッサと交換することができる。図４、図５の記録／再生回路は共通の構 成要素を使用できる。例えばＤＶＴＲ及びコントローラは同じものが用いられる 。第４のソースフォーマットと輝度Ｓ／Ｎ比の改善 第４のソースフォーマットは次のパラメータを有する。 ａ） フレームあたりＮ_T＝１２５０の全ライン ｂ） フレームあたりＮ_a＝１１５２のアクティブライン ｃ） 秒あたりｆ_v＝５０のフィールド ｄ） ｉ＝フレームあたり２フィールド 第４ソースフォーマットは欧州のＨＤＴＶに対するフォーマットであり、イン タレースされたビデオ信号の秒あたり５０フィールド、フィールドあたり６２５ の全ライン（そのうち５７６はアクティブ）を有する。本発明は上記した変換技 術とはわずかに異なる変換技術を使用してこのフォーマットをＤＶＴＲ上に記憶 する。 一般的に、上記した変換技術は、（ダミーサンプルを有する）完全なＤＶＴＲ ラインを生成すべく、ソースフォーマットライン間でアクティブサンプルのデジ タルボローとキャリーとを使用する。これは図７に示されており、ＤＶＴＲライ ン１は第１のソースフォーマットのライン１からの１３７０のアクティブサンプ ル６１１を記憶するとともに、ソースライン２からの５４８のボローされたサン プル６１１を記憶する。２つのダミーサンプル６１２はＤＶＴＲライン１を完成 するためにアクティブサンプルとともに記憶される。ＤＶＴＲライン２において 、ソースフォーマットライン２からの８ ２２のキャリーされたアクティブサンプル６１１はソースフォーマットライン３ からの１０９６のサンプル６１３（さらに２つのダミーサンプル）とともに記憶 される。ＤＶＴＲライン３はソースフォーマットライン３からの２７４のキャリ ーされたサンプル６１３と、ソースフォーマットライン４の１３７０のすべての サンプル６１５と、ソースフォーマットライン５からの２７４のボローされたサ ンプル６１６（さらに２つのダミーサンプル６１７）とを記憶する。ＤＶＴＲラ イン４はソースフォーマットライン５からの１０９６のキャリーされた６１５と 、ソースフォーマットライン６からの８２２のボローしたサンプル６１８とを２ つのダミーサンプル６１９とともに記憶する。ＤＶＴＲライン５はソースフォー マットライン６からの５４８のボローされたサンプル６１８と、ソースフォーマ ットライン７の１３７０のすべてのサンプル６２０とを２つのダミーサンプル６ ２１とともに記憶する。ＤＶＴＲライン６はＤＶＴＲライン１に記憶されたサン プルの構成と同じ構成を示し、パターンが反復することを意味している。 すなわち、前記した本発明の変換技術は、ボローやキャリーがソースフォーマ ットのフィールド限界を越えて延長していない。すなわち、ＤＶＴＲラインに記 憶すべく選択されたソースフォーマットラインからのサンプル数は、１つの完全 なソースフォーマットフィールドが隣のフィールドからのサンプルのボローある いはキャリーなしに記憶されるように決められている。 本発明の実施形態に使用される変換技術は、サンプルがソースフォーマットの ライン間でボローあるいはキャリーされると同じように、フィールド間でライン をボローあるいはキャリーする。この方法によれば、特定のソースフォーマット の５つのフィールドがＤＶＴＲフォーマットの６フィールド以内で記憶される。 これを実行するために、このフォーマットのフィールドあたりの１つのインアク ティブ（アクティブでない）ラインがアクティブビデオとして処理されて記録さ れる。ＤＶＴＲのフィールドレートはソースフォーマットのフィールドレートの １．２倍であるから、ＤＶＴＲの６つのフィールドにおけるテレビジョンフォー マットの５つを記憶するために、（ソースフィールドあたり５７６のアクティブ ライン）／（ソースフィールドあたり１．２のＤＶＴＲフィールド）、テレビジ ョンフォーマットの４８０のアクティブラインを各ＤＶＴＲフィールドに記憶し なければならない。図１５は６つの連続するＤＶＴＲフィールドに記憶される５ つの連続するテレビジョンフォーマットからの一連の４８０のラインを示してい る。 前記したように、ＤＶＴＲの１つのフレームは、５１７のアクティブラインの 第１フィールド及び５１８のアクティブラインの第２フィールドとして記憶され るフレームあたり１０３５のアクティブラインを有する。第４に提案されたフォ ーマットの第１の４８０のラインが第１のＤＶＴＲフィールドに記憶されたとき 、ＤＶＴＲフィールドの３７のラインが未使用となる。第４の提案されたフォー マットの次の４８０ のライン、すなわち第１のフォーマットフィールドの残りの９６ラインと、第２ フィールドの第１の３８４のラインは未使用の３８のラインとともに、第２のＤ ＶＴＲフィールドに記憶される。図１５はこのシーケンスが継続された場合に、 第２フィールドからの１９２のラインと第４に提案されたフォーマットの第３フ ィールドからの２８８のラインとは第３のＤＶＴＲフィールドに記憶されること を示している。第４のＤＶＴＲフィールドは第３フィールドからの最後の２８８ のラインと、第４に提案されたフォーマットの第４フィールドからの最初の１９ ２のラインとを保持する。第５のＤＶＴＲフィールドは、第４フィールドからの 最後の３８４のラインと、ソースフォーマットの第５フィールドからの最初の９ ６のラインを保持する。最後に、第６のＤＶＴＲフィールドはソースフォーマッ トの第５フィールドの残りの４８０のラインを保持する。 各ＤＶＴＲフィールドの未使用のラインは、記憶されたソースフォーマットを 識別するための情報として使用することができ、これによってソースフォーマッ トが再生時に適切に再構成される。しかしながら、これらの未使用のラインのデ ータ容量はソースフィールドを識別するための要件を越えるものであり、しがた って、利用できる未使用のラインは輝度データの信号対雑音（Ｓ／Ｎ）比を改善 するために使用することができる。例えば、９ビットに量子化された輝度データ では、８ビットの輝度データに対して６ｄＢほどＳ／Ｎ比が改善される。 この利点を生かすため、未使用のＤＶＴＲラインにおける利用可能な記憶につ いて考慮すべきである。ＤＶＴＲはラインあたり３８４０の全バイトに対してラ インあたり１９２０の輝度及び１９２０のクロミナンスサンプル（バイト）を記 録する。各ＤＶＴＲフィールドあたり３７の未使用ライン（ＤＶＴＲフィールド によっては３８）があるので、ＤＶＴＲフィールドあたり１４２０００バイトの 利用できる未使用バイトがある。（輝度の第９ビットに対する利用可能な記憶に 対する計算は１つおきのＤＶＴＲフィールドは実際上３８の未使用ラインを有し ている事実を無視するならば簡略化することができる）。これよりソースフォー マットフィールドあたり１７０４９６の未使用バイト または１３６３９６８ビ ットがあることになる。 各ソースフィールドは５７６のアクティブライン、アクティブラインあたり１ ９２０のサンプル（バイト）の輝度データを有しており、ソースフィールドあた り全部で１１０５９２０の画素が得られる。各画素は９ビットの輝度データに量 子化された場合は、各ソースフィールドに対して１１０５９２０ビットのＤＶＴ Ｒ記憶が必要となる。各ソースフィールドに対して１３６３９６８ビットがＤＶ ＴＲフォーマットで利用できるので、第９の輝度ビットが記憶され、２５８０４ ８ビットあるいは３２２５６バイトがソースフィールド識別及び信号伝送用とし て使用される。残りの未使用バイトは適当な方法でグループ化されて所定のソー スフォーマットに用いられる。例えば、１６１２８バイトは輝度データに、８０ ６４バイトはＰｂ及びＰｒクロミナンスデータのおのおのと関連付けられる。さ らなる信号伝送情報も同様にしてグループ化される。 輝度データの第９ビットはＤＶＴＲフィールドの終わりで例えば未使用のＤＶ ＴＲフィールドラインのバイトに記憶される。再生時、各第９ビットは各々の輝 度サンプルと関連付けられる。他方、第９ビットの輝度データを含むダミーサン プルは、再生時に再構成するために都合の良い適当な構成で記憶された輝度及び クロミナンスデータに渡って分配される。 図１６乃至図１８は、ソースフォーマットをＤＶＴＲと両立するフォーマット に変換する本発明の１実施形態を示しており、輝度Ｓ／Ｎ比を改善するための第 ９の輝度ビットを使用する。図１６は図４に示すものと同じ参照指定子を使用し たこの実施形態の種々の機能ユニットを示している。 赤、緑、青の成分を有するビデオ信号は対応するＰｒ，Ｐｂ，Ｙ信号成分を出 力として生成すべくマトリックス４１１に入力される。マトリックス４１１の３ つの出力はそれぞれローパスフィルタ４２２、４２１、４２３によってフィルタ リングされ、それぞれアナログ／デジタルコンバータ４２５、４２４、４２６に 結合される。アナログ／デジタルコンバータ４２４、４２５はともに８ビットコ ンバータであり、アナログ／デジタルコンバータ４２６は９ビットコンバータで ある。アナログ／デジタルコンバータ４２４、４２５はここでは８ビットのみが 使用されるが、９ビットの解像度を有することも可能である。クロミナンスデー タは８ビットを使用し、 輝度データは９ビットを使用するが、３つすべてのアナログ／デジタルコンバー タは経済性を考慮して９ビットよりも大きいビットをも生成できる。アナログ／ デジタルコンバータ４２６はｆの周波数で計時されるが、コンバータ４２４、４ ２５は０．５ｆで計時される。 コンバータ４２４乃至４２６の出力は、マルチプレクサ回路４４２に供給され 、デジタル輝度及びクロミナンスデータがソースフォーマットのフィールドレー ト、すなわち本実施形態では５０Ｈｚで奇数フィールドプロセッサ４５０かある いは偶数フィールドプロセッサ４７０に送られる。マトリックス４１１に供給さ れたＲＧＢ信号がソースフォーマットの奇数フィールドからの画像情報であると き、コンバータ４２４乃至４２６からのデジタル出力は奇数フィールドプロセッ サ４５０に送られる。同様にして、画像情報がソースフォーマットの偶数フィー ルドからのものであるときは、マルチプレクサ回路４４２はコンバータ４２４乃 至４２６の出力を偶数フィールドプロセッサ４７０に供給する。マルチプレクサ ４４０、４４１はＤＶＴＲによる記憶のために処理中のフィールドに応じて、奇 数及び偶数フィールドプロセッサ４５０、４７０から交互に輝度及びクロミナン スデータを選択する。マルチプレクサ回路４４２はデータを奇数フィールドプロ セッサ４５０に送るが、マルチプレクサ４４０、４４１はデータをＤＶＴＲに出 力すべく偶数フィールドプロセッサ４７０を選択する。偶数フィールドデータが 偶数フィールドプロセッサ４７０に送られている間、マルチプレクサ４４０、４ ４ １はデータをＤＶＴＲに出力すべく奇数フィールドプロセッサ４５０を選択する 。 図１７はマルチプレクサ回路４４２の詳細を示している。コンバータ４２４、 ４２５のデジタルクロミナンス出力はｆ_sの周波数でマルチプレクサ４４３によ ってマルチプレクスされ、これによって単一の８ビットＰｒ／Ｐｂデータストリ ーム４４４が生成される。デマルチプレクサ４４４はデータストリーム４４６に おけるクロミナンスデータを、ソースフォーマットの現在のフィールドに応じて 奇数あるいは偶数フィールドプロセッサ４５０、４７０にそれぞれ送る。同様に してデマルチプレクサ４４５はデジタル輝度データを奇数フィールドプロセッサ ４５０あるいは偶数フィールドプロセッサ４７０に送る。 フィールドプロセッサ４５０の実施形態の詳細は図１８に示されている。偶数 フィールドプロセッサ４７０の詳細も同様であるのでここでの説明を省略する。 奇数フィールドプロセッサ４５０はシフトレジスタ４５１、４５２、クロミナン スフィールド記憶部４５６、輝度フィールド記憶部４５７、一時記憶部４５８、 ４５９、１／８分周カウンタ４５４、８ビットラッチ４５５、マルチプレクサ４ ６０、４６１を含む。一時記憶部４５８、４５９は図１８に明確さのために別個 のユニットして示されているが、両方とも類似の機能をもつので単一の機能ユニ ットして組み合わせることができる。８ビットのクロミナンスデータは８段階の シフトレジスタ４５１₀乃至４５１₇に供給され、各個々のクロミナンスビット Ｃ₀乃至Ｃ₇が単一の８段階シフトレジスタに供給される。同時に、９ビットの輝 度データがシフトレジスタ４５２₀乃至４５２₈に供給され、各個々の輝度ビット Ｙ₀乃至Ｙ₈は同様にして単一の８段階シフトレジスタに供給される。両方のシフ トレジスタ４５１、４５２はアナログ／デジタルコンバータ４２６のレートｆ_s と同じレートで計時される。シフトレジスタ４５１は１９２０の８ビットバイト の４８０ラインを保持するクロミナンスフィールド記憶部４５６に接続された個 々の出力を有するファーストイン／ファーストアウト（ＦＩＦＯ）である。 シフトレジスタ４５２₁乃至４５２₈は、ラインあたり１９２０の８ビットバイ トの４８０のラインを保持する輝度フィールド記憶部４５７に接続された個々の 出力を有するＦＩＦＯレジスタである。シフトレジスタ４５２₀は８ビットのラ ッチ４５５に接続された出力を有するシリアルイン／パラレルアウト（ＳＩＰＯ ）レジスタである。輝度データＹ₁乃至Ｙ₈はシフトレジスタ４５２を介して計時 される。ＳＩＰＯレジスタ４５１₀の８つすべてのレジスタが満たされたとき、 １／８分周カウンタ４５３はラッチ４５４をラッチビットｙ₀乃至ｙ₇、第１の８ つの９ビット輝度サンプルのＬＳＢに同期（strobe）させる。ｆ_sの次のクロッ クサイクルで第１輝度サンプルのＹ₁乃至Ｙ₈が輝度フィールド記憶部４５７に記 憶され、第１の８つの輝度サンプルＹ₀の第１の８つのＬＳＢが８ビットバイト として一時記憶部４５８に記憶される。輝度データがシフトレジスタ４５２に入 力される間、シフトレジスタ４ ５２のＦＩＦＯレジスタは輝度サンプルを輝度フィールド記憶部４５７に出力し 、ＳＩＰＯレジスタ４５３は、他の８ビットバイトを生成すべくシフトレジスタ ４５２に供給された輝度サンプルの８つのＬＳＢを蓄積する。ｆ_sの第８のカウ ントで、８ビットラッチ４５４は一時記憶部４５８に続いて記憶するためにＳＩ ＰＯの出力をラッチする。一部記憶部４５８が満たされたとき、輝度ＬＳＢの８ ビットバイトが一時記憶部４５９に送られる。 同時に、クロミナンスデータがＦＩＦＯレジスタからなる８段階シフトレジス タ４５１に送られる。シフトレジスタ４５１における８サイクルの後、クロミナ ンスデータはクロミナンスデータフィールド記憶部４５６に供給される。両方の フィールドが満たされるまで輝度及びクロミナンスデータは各々のフィールド記 憶部に供給される。 ソースフォーマットの全フィールドがデジタル化されフィールド記憶部４５６ 、４５７に入力されたとき、各フィールド記憶部はラインあたり１９２０の８ビ ットバイトの４８０ラインを保持するとともに、一時記憶部４５８、４５９はそ れぞれラインあたり１９２０の８ビットバイトの３０ラインを保持することにな る。すなわち輝度フィールド記憶部４５７に記憶された各８つのサンプルに対し て、１つの８ビットバイトが一時記憶部４５８あるいは４５９に記憶される。 輝度及びクロミナンスデータはその後、ＤＶＴＲのフィールドあたり５１７（ ５１８）のラインのうち５１０のラインを満たすために、マルチプレクサ４６０ 、４６１を介してＤ ＶＴＲに転送される。まず、フィールド記憶部４５６、４５７からのライン１乃 至４８０がそれぞれＤＶＴＲフィールドの第１の４８０のラインに同時に転送さ れる。第１の４８０のラインがＤＶＴＲに転送された後、一時記憶部４５８、４ ５９のそれぞれに記憶された３０のラインは、ＤＶＴＲのライン４８１乃至５１ ０を満たすためにマルチプレクサ４６０、４６１によって選択される。すなわち 、一時記憶部４５８に記憶された輝度ＬＳＢの３０のラインは輝度サンプルとし てＤＶＴＲに転送されるとともに、一時記憶部４５９に記憶された輝度ＬＳＢの ３０のラインはクロミナンスサンプルとしてＤＶＴＲに転送される。残りの７つ の未使用ＤＶＴＲライン（フィールドによっては８つの未使用のライン）は上記 したように同期あるいは他の信号送信用データを記憶するために使用される。 データがＤＶＴＲから読み出され、上記した方法と逆の順で元のソースフォー マットに変換される。図１９乃至２１はＤＶＴＲデータをソースフォーマットに 変換するとともに、輝度Ｓ／Ｎ比を改善するための第９のビットを使用する本発 明の一実施形態を示している。図１９は図５に示したものと同じ参照指定子を使 用した各種の機能的ユニットを示している。 クロミナンス及び輝度データはそれぞれデマルチプレクサ５４０、５４１に入 力されて処理されているフォーマットフィールドによって、奇数フィールドプロ セッサ５５０あるいは偶数フィールドプロセッサ５７０に送られる。ソースフォ ーマットの奇数フィールドが処理されているとき、クロミナンス及び輝度データ は奇数フィールドプロセッサ５５０に送られる。同様に、ソースフォーマットの 偶数フォーマットが処理されているときはデータが偶数フィールドプロセッサ５ ７０に送られる。両方のフィールドプロセッサは同様に動作するので、ここでは 奇数フィールドプロセッサのみについて説明する。 クロミナンス及び輝度データのＤＶＴＲの５１７（５１８）のラインフィール ドの最初の４８０のラインはそれぞれクロミナンスフィールド記憶部５５３と輝 度フィールド記憶部５５４に送られる。デマルチプレクサ５５１、５５２はＤＶ ＴＲデータの次の３０のラインを一時記憶部５５５、５５６に送るべく制御され る。すなわちクロミナンスサンプルとして記憶されたクロミナンスＬＳＢの３０ のラインは一時記憶部５５６に送られ、輝度サンプルとして記憶された輝度ＬＳ Ｂの３０のラインは一時記憶部５５５に送られる。 クロミナンス記憶部５５３、輝度記憶部５５４、一時記憶部５５５が満たされ たとき、フィールドマルチプレクサ回路５９０はデータを奇数フィールドプロセ ッサ５５０からデジタル／アナログコンバータ５３４乃至５２６に送るように制 御される。同時に、デマルチプレクサ５４０、５４１はクロミナンス及び輝度デ ータをＤＶＴＲから偶数フィールドプロセッサ５７０に送るように制御される。 偶数フィールドプロセッサ５７０は上記した奇数フィールドプロセッサ５５０と 同様の方法で満たされる。 データをそれぞれ周波数ｆ_sでクロミナンス及び輝度フィールド記憶部５５３ 、５５４から８段階シフトレジスタ５５７、５５８に計時することによって、デ ータが奇数フィールドプロセッサから読み出される。ｆ_sの第８のクロックサイ クルで一時記憶部５５５から読み出されたデータは１／８分周カウンタ５６１か らの出力ストローブによって８ビツトラツチ５６０にラッチされる。ラッチ５６ ０の出力はパラレルイン／シリアルアウトレジスタ５５９に入力される。ｆ_sが 継続され、クロミナンス及び輝度データがそれぞれシフトレジスタ５５７、５５ ８から出力される。クロミナンスデータは８ビットバイトストリームとして出力 され、輝度データは９ビットバイトストリームとして出力される。 図２１により詳細に示されたフィールドマルチプレクサ５９０は、マルチプレ クサ５９１、５９３と、データをデジタル／アナログコンバータ５３４乃至５３ ６に送るためのデマルチプレクサ５９２とを含む。マルチプレクサ５９１はソー スフォーマットの奇数あるいは偶数フィールドのどちらが出力されているかによ って、奇数フィールドプロセッサ５５０または偶数フィールドプロセッサ５７０ からのクロミナンスデータを選択する。同様にしてマルチプレクサ５９３は奇数 または偶数フィールドプロセッサ５５０、５７０からの輝度データを選択する。 デマルチプレクサ５９２はクロミナンスデータストリームをデマルチプレクスし て、適当なクロミナンスデータがソースフォーマットにおける画像を再生すべく 、正しいデジタル／アナログコンバータに送られる。 ここで、一時記憶用メモリ４５８、４５９、５５５、５５６は、オーダデータ ｙ₀乃至ｙ₇が一時記憶部５５５、５５６から読み出されるのと逆の順でデータｙ₀ 乃至ｙ₇が一時記憶部４５８、４５９に記憶される。第１実施形態にしたがって第４のソースフォーマットのためのコンバータパラメ ータを構成すること ソニー製のＨＤＤ−１０００ＤＶＴＲ用に規定された変数を使用することによ って、次のパラメータが引き出される。 ステップ＃１、 フレームあたりＮ_{Da field}＝Ｎ_Da／ｉ_D＝１０３５のアクティブライン／フレ ームあたり２つのフィールド＝フィールドあたり５１７．５のアクティブライン 、フィールドあたりＮ_{a field}＝Ｎ_a／ｉ＝１２５０／２＝６２５のアクティブラ イン ステップ＃２、 Ｂ＝Ｎ_DLＮ_{a field}＝（アクティブラインあたり１９２０のアクティブ輝度サ ンプル（バイト））（フィールドあたり５１７．５のアクティブライン）＝フィ ールドあたり９９３６００のアクティプ輝度サンプル（バイト） ステップ＃３ Ｎ_c＝Ｂ／Ｎ_{a field}＝（フィールドあたり９９３６００のアクティブ輝度サン プル（バイト））／（フィールドあたり５７６のアクティブライン）＝アクティ ブラインあたり１７２５のアクティブ輝度サンプル（バイト）。 ステップ＃４ Ｎ_cは整数であるので、ｎ_dec＝０となり、ダミーサンプル（バイト）はない。 ステップ＃５ Ｎ＝Ｎ_c／０．８５＝（アクティブラインあたり１７２５のアクティブ輝度サ ンプル（バイト）／０．８５＝ＤＶＴＲラインあたり２０２９．４１の全輝度サ ンプル ステップ＃６ Ｎ＝アクティブＤＶＴＲラインあたり２０２９の全輝度サンプル（バイト）。 一番近い整数に四捨五入されている。 ステップ＃７ Ｎ_DTL＝２２００＝２×２×２×５×５×１１ ステップ＃８ Ｎ＝２０２９、２０２９は良好に因数分解できずしたがってＮ_DTLとの共通因 数がほとんどない。 ステップＳ＃９ Ｎ_DTLとＮとの共通因数が最大になるまでＮを増大および減少する。２２００ の多くの因数を有する２０３３に近い数を見つけるために２２００の因数を使用 する。ここでは上記したように５つのソースフォーマットが６つのＤＶＴＲフィ ールドに記憶されるように、Ｎ＝２２００を使用する。 ステップ＃１０ ｆ_s＝ＮＮ_Tｆ_v＝（ＤＶＴＲラインあたり２２００の全サンプル（バイト）） （フレームあたり１２５０の全ライン）（秒あたり５０のフィールド）（２フィ ールドあたり１つのフレーム）＝６８．７５ＭＨｚ ステップ＃１１ Ｎ_DTLＮ_DT／ｉ_Dの残余因数の積は９に等しく、ｒで表される。ＮとＮ_Tの非共 通因数の積は１０に等しく、ｑで表される。Ｎ、２２００それ自身はｐで表され る。図６（ａ）、６（ｂ）の回路を図２２（ａ）、２２（ｂ）に示すような上記 計算された変数に一致させることによって、第４のソースフォーマットに対する 制御回路が設計される。第２実施形態にしたがって第４のソースフォーマットのためのコンバータパラメ ータを構成すること ステップ＃１、 フレームあたりＮ_{Da field}＝Ｎ_Da／ｉ_D＝１０３５のアクティブライン／フレ ームあたり２つのフィールド＝フィールドあたり５１７．５のアクティブライン 、フィールドあたりＮ_{a field}＝Ｎ_a／ｉ＝１２５０のアクティブライン／フレー ムあたり２つのフィールド＝フィールドあたり６２５のアクティブライン ステップ＃１Ａ Ｒ＝Ｎ_{Da field}／Ｎ_{a field}＝５１７．５／６２５＝０．８ ステップ＃２、 ｊ／ｋ＝９／１０、ｊ＝８のラインは管理できる数である。 ステップ＃３ Ｎ_c＝（ｊ／ｋ）Ｎ_DL＝（８／１０）（ラインあたり１９２０のアクティブ輝 度サンプル（バイト）＝ラインあたり１５３６のアクティブ輝度サンプル（バイ ト）。 ステップ＃４ Ｎ_cは整数である。したがって、ラインあたりＮ_c＝１２００のアクティブ輝度 サンプル、ラインあｔｒｉｄ＝０のダミーサンプル。 ステップ＃５ Ｎ＝Ｎ_c／０．８５＝（ラインあたり１５３６のアクティブ輝度サンプル（バ イト）／０．８５＝ＤＶＴＲラインあたり１８０７．０６の全輝度サンプル（バ イト） ステップ＃６ ラインあたりＮ＝１８０７の全サンプル（バイト）、これは一番近い整数に四 捨五入されている。 ステップ＃７ Ｎ_DTL＝２２００＝２×２×２×５×５×１１ ステップ＃８ Ｎ＝１８０７＝１３×１３９。１８０７は良好に因数分解できず、Ｎ_DTLとの 共通因数がほとんどない。 ステップ＃９ Ｎ_DTLとＮとの共通因数が最大になるまでＮを増大および減少する。２２００ の同じ因数の多くを有する１８０７に近い数を見つけるために２２００の因数を 使用する。ここでは上記したように５つのソースフォーマットが６つのＤＶＴＲ フィールドに記憶されるように、Ｎ＝２２００を使用する。 ステップ＃１０ ｆ_s＝ＮＮ_Tｆ_v＝（ＤＶＴＲラインあたり２２００の全サンプル（バイト）） （フレームあたり１２５０の全ライン）（秒あたり５０のフィールド）（２フィ ールドあたり１つのフレーム）＝６８．７５ＭＨｚ ステップ＃１１ Ｎ_DTLＮ_DT／ｉ_Dの残余因数の積は９に等しく、ｒで表される。ＮとＮ_Tの非共 通因数の積は１０に等しく、ｑで表される。Ｎ、２２００それ自身はｐで表され る。図６（ａ）、６（ｂ）の回路を図２２（ａ）、２２（ｂ）に示すような上記 計算された変数に一致させることによって、第４のソースフォーマットに対する 制御回路が設計される。 上記したテレビジョンフォーマットは本発明を説明するためのいくつかの例で ある。これらの例のうち特定のものが好ましいことはなく、かつ、これらの例以 外の他の例のソースフォーマットと比較した場合でも同様である。上記した説明 によって導き出される原理を使用して、どのようなソースフォーマットを使用し た場合でも記録再生における変換が可能 である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，Ｓ Ｋ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．第１のテレビジョン信号フォーマットと第２のテレビジョン信号フォーマッ トとの間でテレビジョン信号を双方向に変換する装置であって、前記第１のテレ ビジョン信号フォーマットは第１のフィールドレートを、前記第２のテレビジョ ン信号フォーマットは第２のフィールドレートを有し、前記装置は、 前記第１のテレビジョン信号フォーマットと前記第２のテレビジョン信号フォ ーマットとを表す構成で記憶されたデータを記憶するためのメモリと、 前記第１のフィールドレートに応答して第１の同期信号を生成する第１の手段 と、 前記第２のフィールドレートに応答して第２の同期信号を生成する第２の手段 と、 前記メモリに接続されて前記第１の同期信号と第２の同期信号に応答して、前 記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォーマ ットに変換されているときに、前記第１の同期信号に同期して前記メモリにデー タを記憶するとともに、前記第２の同期信号に同期して前記メモリからデータを 読み出し、前記第２のテレビジョン信号フォーマットが前記第１のテレビジョン 信号フォーマットに変換されているときに、前記第２の同期信号に同期してデー タを前記メモリに記憶するとともに、前記第１の同期信号に同期して前記メモリ からデータを読み出す制御手段と、 を具備する装置。 ２．前記第１のフィールドレートに同期して前記第１のテレビジョン信号フォー マットをサンプリングするために前記第１の手段に応答するサンプリング回路を さらに具備し、このサンプリング回路は前記第１のテレビジョン信号フォーマッ トが前記第２のテレビジョン信号フォーマットに変換されているときに、前記メ モリに記憶された前記データを生成し、前記データは前記第１のテレビジョン信 号フォーマットの振幅に関連している請求の範囲第１項に記載の装置。 ３．前記サンプリング回路と前記メモリ手段に結合されて前記第１のフィールド レートと前記第２のフィールドレートに応答するダミーデータ生成手段をさらに 具備し、このダミーデータ生成手段は前記メモリに記憶された前記データととも に記憶すべきダミーデータサンプルを生成する請求の範囲第２項に記載の装置。 ４．前記ダミーデータサンプルは、前記第１のテレビジョン信号フォーマットの 振幅に関したデータを含む請求の範囲３項に記載の装置。 ５．前記メモリ手段に結合されて前記第１のフィールドレートと前記第２のフィ ールドレートに応答するダミーデータ生成手段をさらに具備し、このダミーデー タ生成手段は前記メモリに記憶された前記データとともに記憶すべきダミーサン プルを生成する請求の範囲第１項に記載の装置。 ６．前記メモリ手段に結合されて前記第１の手段及び前記第２の手段に応答する フォーマット再構成手段をさらに具備し、 このフォーマット再構成手段は前記第２のテレビジョン信号フォーマットが前記 第１のテレビジョン信号フォーマットに変換されているときに、前記メモリから 読み出された前記データから前記第１のテレビジョン信号フォーマットを再構成 する請求の範囲第１項に記載の装置。 ７．前記第１のテレビジョン信号フォーマットのフィールドレートが秒あたり５ ０フィールドであり、前記第２のテレビジョン信号フォーマットのフィールドレ ートが秒あたり６０フィールドである請求の範囲第１項に記載の装置。 ８．前記第２のテレビジョン信号フォーマットはデジタルテープレコーダと両立 性がある請求の範囲第１項に記載の装置。 ９．第１のテレビジョン信号フォーマットと第２のテレビジョン信号フォーマッ トとの間でテレビジョン信号を双方向に変換する装置であって、前記第１のテレ ビジョン信号フォーマットは、第１の所定数のラインデータからなる第１のフィ ールドを有し、前記第２のテレビジョン信号フォーマットは第２の所定数のライ ンデータからなる第２のフィールドを有し、前記装置は、 ラインデータを記憶するためのメモリと、 前記第１のフィールドの前記第１の所定数のラインデータに応答して第１のタ イミング信号を生成する第１の手段と、 前記第２のフィールドの前記第２の所定数のラインデータに応答して第２のタ イミング信号を生成する第２の手段と、 前記第１の手段と前記第２の手段に結合されて、前記第１のテレビジョン信号 フォーマットのラインデータとともに配 置すべき第１の所定数のスペアラインデータを決定して第２のフィールドを生成 する決定手段と、 前記メモリ及び前記決定手段とに結合されて、前記第１のテレビジョン信号フ ォーマットが前記第２のテレビジョン信号フォーマットに変換されているときに 、前記第１のタイミング信号に応答して前記メモリにラインデータを記憶すると ともに前記第２のタイミング信号に応答して前記メモリからラインデータを読み 出し、前記第２のテレビジョン信号フォーマットが前記第１のテレビジョン信号 フォーマットに変換されているときに、前記第２のタイミング信号に応答して前 記メモリにラインデータを記憶するとともに前記第１のタイミング信号に応答し て前記メモリからラインデータを読み出し、前記第１の所定数のスペアラインデ ータは前記データが前記第２のテレビジョン信号フォーマットの第２のフィール ドを生成すべく読み出されるときに前記メモリから読み出された前記ラインデー タとともに含まれる制御手段と、 を具備する装置。 １０．前記スペアラインは前記第１のテレビジョン信号フォーマットの振幅デー タを具備するダミーサンプルを含む請求の範囲第９項に記載の装置。 １１．前記メモリに結合されて前記第１のタイミング信号に応答するフォーマッ ト再構成手段をさらに具備し、このフォーマット再構成手段は前記第２のテレビ ジョン信号フォーマットが前記第１のテレビジョン信号フォーマットに変換され ているときに、前記メモリから読み出された前記データから 前記第１のテレビジョン信号フォーマットを再構成する請求の範囲第９項に記載 の装置。 １２．前記メモリに結合されて前記第１のタイミング信号に応答するフォーマッ ト再構成手段をさらに具備し、このフォーマット再構成手段は前記第２のテレビ ジョン信号フォーマットが前記第１のテレビジョン信号フォーマットに変換され ているときに、前記メモリから読み出された前記データから前記第１のテレビジ ョン信号フォーマットを再構成する請求の範囲第１０項に記載の装置。 １３．前記フォーマット再構成手段は前記メモリに記憶された前記スペアライン とともに含まれた前記ダミーサンプルから振幅データを抽出する請求の範囲第１ ２項に記載の装置。 １４．第１のテレビジョン信号フォーマットと第２のテレビジョン信号フォーマ ットとの間でテレビジョン信号を双方向に変換する方法であって、前記第１のテ レビジョン信号フォーマットは第１のフィールドレートを、前記第２のテレビジ ョン信号フォーマットは第２のフィールドレートを有し、前記方法は、 前記第１のフィールドレートに応答して第１の同期信号を生成する工程と、 前記第２のフィールドレートに応答して第２の同期信号を生成する工程と、 前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されているときに、前記第１の同期信号に同期してメモリに第１ のデータサンプルを 記憶するとともに前記第２の同期信号に同期して前記メモリから前記第１のデー タサンプルを読み出す工程であって、前記第１のデータサンプルは前記第１のテ レビジョン信号フォーマットの振幅に関しており、前記第１のテレビジョン信号 フォーマットと前記第２のテレビジョン信号フォーマットとを表す構成で前記メ モリに記憶される工程と、 前記第２のテレビジョン信号フォーマットが前記第１のテレビジョン信号フォ ーマットに変換されているときに、前記第２の同期信号に同期して前記メモリに 前記第１のデータサンプルを記憶するとともに前記第１の同期信号に同期して前 記メモリから前記第１のデータサンプルを読み出す工程と、を具備する方法。 １５．前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号 フォーマットに変換されているときに、前記第１の同期信号に同期して前記第１ のデータサンプルとともに前記メモリに第２のデータサンプルを記憶するととも に、前記第２の同期信号に同期して前記メモリから前記第１のデータサンプルと 前記第２のデータサンプルとを読み出す請求の範囲第１４項に記載の方法。 １６．前記第２のデータサンプルは前記第１のデータサンプルから生成される請 求の範囲第１５項に記載の方法。 １７．前記第２のテレビジョン信号フォーマットが前記第１のテレビジョン信号 フォーマットに変換されているときに、前記第２の同期信号に同期して前記メモ リに第１のデータサンプルと第２のデータサンプルとを記憶するとともに、前記 第１のデータサンプルと前記第２のデータサンプルとを前記メモリから読み出す 工程をさらに具備し、前記第２のデータサンプルは前記第１のテレビジョン信号 フォーマットの振幅データを生成すべく前記メモリから読み出されるときに前記 第１のデータサンプルと組み合わされる請求の範囲第１４項に記載の方法。 １８．第１のテレビジョン信号フォーマットを第２のテレビジョン信号フォーマ ットに変換する装置であって、前記第１のテレビジョン信号フォーマットは第１ のフィールドレートを有しかつ前記第２のテレビジョン信号フォーマットは第２ のフィールドレートを有し、前記装置は、 前記第１のテレビジョン信号フォーマットと前記第２のテレビジョン信号フォ ーマットとを表す構成でデータを記憶するためのメモリと、 前記第１のフィールドレートに応答して第１の同期信号を生成する第１の手段 と、 前記第２のフィールドレートに応答して第２の同期信号を生成する第２の手段 と、 前記メモリに結合されて前記第１の同期信号と前記第２の同期信号とに応答し 、前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されているときに、前記第１の同期信号に同期して前記メモリに データを記憶するとともに前記第２の同期信号に同期して前記メモリからデータ を読み出す制御手段と、 を具備する装置。 １９．前記第１の手段に応答するサンプリング回路をさらに具備し、このサンプ リング回路は前記メモリに記憶された前記データを生成すべく前記第１のフィー ルドレートに同期して前記第１のテレビジョン信号フォーマットをサンプリング する請求の範囲第１８項に記載の装置。 ２０．前記サンプリング回路と前記メモリ手段に結合され前記第１のフィールド レートと前記第２のフィールドレートとに応答して、前記メモリに記憶された前 記データとともに記憶するためのダミーデータサンプルを生成するダミーデータ 生成手段をさらに具備する請求の範囲第１９項に記載の装置。 ２１．前記ダミーデータサンプルは前記第１のテレビジョン信号フォーマットの 振幅に関するデータを含む請求の範囲第２０項に記載の装置。 ２２．前記メモリ手段に結合されて前記第１のフィールドレートと前記第２のフ ィールドレートとに応答して、前記メモリに記憶された前記データとともに記憶 すべきダミーサンプルを生成するダミーデータ生成手段をさらに具備する請求の 範囲第１８項に記載の装置。 ２３．前記第１のテレビジョン信号フォーマットのフィールドレートが秒あたり ５０フィールドであり、前記第２のテレビジョン信号フォーマットのフィールド レートが秒あたり６０フィールドである請求の範囲第１８項に記載の装置。 ２４．前記第２のテレビジョン信号フォーマットがデジタルテープレコーダと両 立性を有する請求の範囲第１８項に記載の装置。 ２５．前記メモリ手段に結合されて前記第１の手段と前記第２の手段とに応答し 、前記メモリから読み出された前記データから前記第２のテレビジョン信号フォ ーマットを構成するフォーマット構成手段をさらに具備する請求の範囲第１８項 に記載の装置。 ２６．前記フォーマット構成手段はデジタル／アナログコンバータである請求の 範囲第２５項に記載の装置。 ２７．前記第１のテレビジョン信号フォーマットのフィールドレートが秒あたり ６０フィールドであり、前記第２のテレビジョン信号フォーマットのフィールド レートが秒あたり５０フィールドである請求の範囲第１８項に記載の装置。 ２８．前記第１のテレビジョン信号フォーマットがデジタルテープレコーダと両 立性を有する請求の範囲第１８項に記載の装置。 ２９．第１のテレビジョン信号フォーマットを第２のテレビジョン信号フォーマ ットに変換する装置であって、前記第１のテレビジョン信号フォーマットは第１ の所定数のラインデータからなる第１のフィールドを有しかつ前記第２のテレビ ジョン信号フォーマットは第２の所定数のラインデータからなる第２のフィール ドを有し、前記装置は、 ラインデータを記憶するためのメモリと、 前記第１のフィールドの前記第１の所定数のラインデータに応答して第１のタ イミング信号を生成する第１の手段と、 前記第２のフィールドの前記第２の所定数のラインデータに応答して第２のタ イミング信号を生成する第２の手段と、 前記第１の手段と前記第２の手段とに結合され、前記第１のテレビジョン信号 フォーマットのラインデータとともに配置すべき第１の所定数のスペアラインデ ータを決定して第２のフィールドを生成する決定手段と、 前記メモリと前記決定手段とに結合され、前記第１のテレビジョン信号フォー マットが前記第２のテレビジョン信号フォーマットに変換されているときに、前 記第１のタイミング信号に応答して前記メモリにラインデータを記憶するととも に前記第２のタイミング信号に応答して前記メモリからラインデータを読み出す 制御手段と、 を具備し、前記第１の所定数のスペアラインデータは、前記第２のテレビジョン 信号フォーマットの第２のフィールドを生成すべく前記データが読み出されたと きに前記メモリから読み出された前記ラインデータとともに含まれる装置。 ３０．前記スペアラインは前記第１のテレビジョン信号フォーマットの振幅デー タを具備するダミーサンプルを含む請求の範囲第２９項に記載の装置。 ３１．前記メモリに結合されて前記第２のタイミング信号に応答し、前記メモリ から読み出された前記データから前記第２のテレビジョン信号フォーマットを構 成するフォーマット構成手段をさらに具備する請求の範囲第２９項に記載の装置 。 ３２．前記フォーマット構成手段は前記メモリに記憶された前記スペアラインと ともに含まれた前記ダミーサンプルから振幅データを抽出する請求の範囲第３１ 項に記載の装置。 ３３．第１のテレビジョン信号フォーマットを第２のテレビ ジョン信号フォーマットに変換する方法であって、前記第１のテレビジョン信号 フォーマットは第１のフィールドレートを有し、前記第２のテレビジョン信号フ ォーマットは第２のフィールドレートを有し、前記方法は、 前記第１のフィールドレートに応答して第１の同期信号を生成する工程と、 前記第２のフィールドレートに応答して第２の同期信号を生成する工程と、 前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されているときに、前記第１の同期信号に同期してメモリに第１ のデータサンプルを記憶するとともに前記第２の同期信号に同期して前記メモリ から前記第１のデータサンプルを読み出す工程であって、前記第１のデータサン プルは前記第１のテレビジョン信号フォーマットの振幅に関しておりかつ前記第 １のテレビジョン信号フォーマットと前記第２のテレビジョン信号フォーマット とを表す構成で前記メモリに記憶される工程と、 を具備する方法。 ３４．前記第１の同期信号に同期して前記第１のデータサンプルとともに前記メ モリに第２のデータサンプルを記憶し、前記第２の同期信号に同期して前記メモ リから前記第１のデータサンプルと前記第２のデータサンプルとを読み出す工程 をさらに具備する請求の範囲第３３項に記載の方法。 ３５．前記第２のデータサンプルは前記第１のデータサンプルから生成される請 求の範囲第３４項に記載の方法。 ３６．前記第１の同期信号に同期して前記第１のデータサンプルとともに前記メ モリに第２のデータサンプルを記憶するとともに、前記第２の同期信号に同期し て前記メモリから前記第１のデータサンプルと前記第２のデータサンプルとを読 み出す工程をさらに具備し、前記第２のデータサンプルは前記第２のテレビジョ ン信号フォーマットの振幅データを生成すべく前記メモリから読み出されたとき に前記第１のデータサンプルと組み合わされる請求の範囲第３３項に記載の方法 。 ３７．第１のテレビジョン信号フォーマットと第２のテレビジョン信号フォーマ ットとの間でテレビジョン信号を双方向に変換する装置であって、 前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されるときに、バイトあたりの第１の所定数のビットを有する第 １のデジタル信号を生成すべく前記第１のテレビジョン信号の少なくとも一部を サンプリングするサンプリング手段と、 前記サンプリング手段に結合され、前記第１のテレビジョン信号フォーマット が前記第２のテレビジョン信号フォーマットに変換されているときに、前記第１ のデジタル信号を受信する第１のシフトレジスタ手段と、 前記シフトレジスタ手段に結合されてフィールド記憶部と一時記憶部とを有し 、前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されているときに、前記第１のデジタル信号を記憶する第１のメ モリであって、前記フィールド記憶部は前記第１のデジタル 信号の各バイトの第２の所定数のビットを記憶すべく構成され、前記第２の所定 数は前記第１の所定数よりも小さく、前記一時記憶部は前記第１のデジタル信号 の各バイトの第３の所定数のビットを記憶すべく構成され、前記第３の所定数と 前記第２の所定数との和は前記第１の所定数に等しい第１のメモリと、 前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されているときに、前記第２のテレビジョン信号フォーマットに おける第２のデジタル信号として前記フィールド記憶部と前記一時記憶部に記憶 された前記第１のデジタル信号を出力する第１の読み出し回路であって、前記第 ２のデジタル信号がバイトあたり第２の所定数のビットを有する第１の読み出し 回路と、 前記第１のメモリに結合され、前記第２のテレビジョン信号フォーマットが前 記第１のテレビジョン信号フォーマットに変換されているときに、前記第２のテ レビジョン信号フォーマットにおける第３のデジタル信号を受信して前記第１の メモリの前記フィールド記憶部と前記一時記憶部とに前記受信した第３のデジタ ル信号を記憶する第１の書き込み回路であって、前記第３のデジタル信号はバイ トあたり第２の所定数のビットを有する第１の書き込み回路と、 前記第１のメモリに結合され、前記第２のテレビジョン信号フォーマットが前 記第１のテレビジョン信号フォーマットに変換されているときに、前記第１のメ モリの前記フィールド記憶部と前記一時記憶部とに記憶された前記第３のデジタ ル信号を受信して第４のデジタル信号を生成する第２のシフトレジスタ手段であ って、前記第４のデジタル信号はバイトあたり第１の所定数のビットを有する第 ２のシフトレジスタ手段と、 前記第２のシフトレジスタ手段に結合され、前記第２のテレビジョン信号フォ ーマットが前記第１のテレビジョン信号フォーマットに変換されているときに、 前記第１のテレビジョン信号フォーマットにおける前記第４のデジタル信号を出 力する出力回路と、 前記第１のシフトレジスタ手段と、前記第１のメモリと、前記第１の読み出し 回路と、前記第１の書き込み回路と、前記第２のシフトレジスタ手段と、前記出 力回路とに結合され、前記第１のテレビジョン信号フォーマットが前記第２のテ レビジョン信号フォーマットに変換されているときに、前記第１のデジタル信号 を受信すべく前記第１のシフトレジスタ手段と、前記フィールド記憶部と前記一 時記憶部とに前記第１のデジタル信号を記憶するための第１のメモリ手段と、前 記第２のテレビジョン信号フォーマットにおける前記第２のデジタル信号を出力 するための前記第１の読み出し回路とを制御するとともに、前記第２のテレビジ ョン信号フォーマットが前記第１のテレビジョン信号フォーマットに変換されて いるときに、前記第３のデジタル信号を受信して前記第１のメモリに前記第３の デジタル信号を記憶する前記第１の書き込み回路と、前記第１のメモリから前記 第４のデジタル信号を受信して前記第４のデジタル信号を生成する第２のシフト レ ジスタ手段と、前記第１のテレビジョン信号フォーマットにおける前記第４のデ ジタル信号を出力するための前記出力回路とを制御する制御手段と、 を具備する装置。 ３８．前記第１のシフトレジスタ手段は第５の所定数のファーストイン／ファー ストアウトシフトレジスタと、第６の所定数のシリアルイン／パラレルアウトシ フトレジスタとを含む請求の範囲３７項に記載の装置。 ３９．前記第５の所定数は前記第２の所定数に等しい請求の範囲第３８項に記載 の装置。 ４０．前記第１のテレビジョン信号フォーマットはフィールドあたり第７の所定 数のラインデータを含み、前記第２のテレビジョン信号フォーマットはフィール ドあたり第８の所定数のラインデータを含み、前記フィールド記憶部は第９の所 定数のラインデータを有し、前記一時記憶部は第１０の所定数のラインデータを 有し、前記第９の所定数と前記第１０の所定数の和は前記第８の所定数と等しい かあるいはそれより小さい請求の範囲第３７項に記載の装置。 ４１．第１のテレビジョン信号フォーマットと第２のテレビジョン信号フォーマ ットとの間でテレビジョン信号を双方向に変換する方法であって、前記方法は、 前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されているときに、バイトあたり第１の所定数のビットを有する 第１のデジタル信号を生成すべく前記第１のテレビジョン信号の少なくとも一部 をサンプリングする工程と、 前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されているときに、フィールド記憶部と一時記憶部に前記第１の デジタル信号を記憶する工程であって、前記フィールド記憶部は前記第１のデジ タル信号の各バイトの第２の所定数のビットを記憶すべく構成され、前記第２の 所定数は前記第１の所定数よりも小さく、前記一時記憶部は前記第１のデジタル 信号の各バイトの第３の所定数のビットを記憶すべく構成され、前記第３の所定 数と前記第２の所定数との和は前記第１の所定数に等しい工程と、 前記第１のテレビジョン信号フォーマットが前記第２のテレビジョン信号フォ ーマットに変換されているときに、前記フィールド記憶部と前記一時記憶部とに 記憶された前記第１のデジタル信号を前記第２のテレビジョン信号フォーマット における第２のデジタル信号として出力する工程であって、前記第２のデジタル 信号はバイトあたり所定数のビットを有する工程と、 前記第２のテレビジョン信号フォーマットが前記第１のテレビジョン信号フォ ーマットに変換されているときに、前記第２のテレビジョン信号フォーマットに おける第３のデジタル信号を受信する工程であって、前記第３のデジタル信号が バイトあたり第２の所定数のビットを有する工程と、 前記第２のテレビジョン信号フォーマットが前記第１のテレビジョン信号フォ ーマットに変換されているときに、前記 フィールド記憶部と前記一時記憶部とに前記受信した第３のデジタル信号を記憶 する工程と、 前記第２のテレビジョン信号フォーマットが前記第１のテレビジョン信号フォ ーマットに変換されているときに、前記フィールド記憶部と前記一時記憶部とに 記憶された前記第３のデジタル信号から第４のデジタル信号を生成する工程であ って、前記第４のデジタル信号はバイトあたり第１の所定数のビットを有する工 程と、 前記第２のテレビジョン信号フォーマットが前記第１のテレビジョン信号フォ ーマットに変換されているときに、前記第１のテレビジョン信号フォーマットに おける前記第４のデジタル信号を出力する工程と、 を具備する方法。