JPH0851458A - シリアルデータの変復調方式 - Google Patents
シリアルデータの変復調方式Info
- Publication number
- JPH0851458A JPH0851458A JP18464894A JP18464894A JPH0851458A JP H0851458 A JPH0851458 A JP H0851458A JP 18464894 A JP18464894 A JP 18464894A JP 18464894 A JP18464894 A JP 18464894A JP H0851458 A JPH0851458 A JP H0851458A
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- JP
- Japan
- Prior art keywords
- serial data
- modulation
- level
- output
- modulated signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 転送用ＣＬＫを使用せずに、シリアルデータ
の変復調を狭帯域の周波数帯域内で行なうことを目的と
する。 【構成】 ディジタル信号を分周する分周回路の分周比
を、時間の経過に伴ない電圧レベルが所定の単位時間毎
に、高あるいは低の二値のどちらかのレベルに変化する
シリアルデータのレベルに応じて切り換え、該シリアル
データの変調を行なう手段と、この被変調信号を、同じ
時定数を持ち一方は該被変調信号の立ち上がりでトリガ
され、もう一方は立ち下がりでトリガされる２つのリト
リガタイプのモノマルチバイブレータに入力し、これら
２つのマルチバイブレータの出力の論理積をとり、上記
シリアルデータの復調を行なう手段を有する構成とした
シリアルデータの変復調方式。
の変復調を狭帯域の周波数帯域内で行なうことを目的と
する。 【構成】 ディジタル信号を分周する分周回路の分周比
を、時間の経過に伴ない電圧レベルが所定の単位時間毎
に、高あるいは低の二値のどちらかのレベルに変化する
シリアルデータのレベルに応じて切り換え、該シリアル
データの変調を行なう手段と、この被変調信号を、同じ
時定数を持ち一方は該被変調信号の立ち上がりでトリガ
され、もう一方は立ち下がりでトリガされる２つのリト
リガタイプのモノマルチバイブレータに入力し、これら
２つのマルチバイブレータの出力の論理積をとり、上記
シリアルデータの復調を行なう手段を有する構成とした
シリアルデータの変復調方式。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルデータの変復
調方式に関するものである。
調方式に関するものである。
【０００２】
【従来の技術】一般的に、シリアルデータは伝送するデ
ータがない時は、「高」或いは「低」の二値のいずれか
を維持するが、シリアルデータを低周波特性の悪い伝送
路中を伝送させる場合、一定電圧レベルに維持された信
号を伝送することができない。この様な場合には、シリ
アルデータを、上記伝送路中を伝送可能な周波数に変調
して伝送する必要がある。この従来方式としては、モデ
ムを用いる方式、或いはＰＳＫ(Phase Shift Key）方式
がある。ＰＳＫ方式は、シリアルデータの一単位(以
下、１ビット)毎の送出に同期したクロック信号(以下、
ＣＬＫ)と、シリアルデータとの排他的論理和をとるこ
とにより、論理値"１"が、ＣＬＫの半周期毎に、１→
０、論理値"０"が、０→１となる様な変調方式である。
ータがない時は、「高」或いは「低」の二値のいずれか
を維持するが、シリアルデータを低周波特性の悪い伝送
路中を伝送させる場合、一定電圧レベルに維持された信
号を伝送することができない。この様な場合には、シリ
アルデータを、上記伝送路中を伝送可能な周波数に変調
して伝送する必要がある。この従来方式としては、モデ
ムを用いる方式、或いはＰＳＫ(Phase Shift Key）方式
がある。ＰＳＫ方式は、シリアルデータの一単位(以
下、１ビット)毎の送出に同期したクロック信号(以下、
ＣＬＫ)と、シリアルデータとの排他的論理和をとるこ
とにより、論理値"１"が、ＣＬＫの半周期毎に、１→
０、論理値"０"が、０→１となる様な変調方式である。
【０００３】
【発明が解決しようとする課題】ＰＳＫ方式により変調
を行なう場合、シリアルデータの他に、ＣＬＫも必要で
ある。従って、ＣＬＫを出力しない外部機器等のシリア
ルデータを変調するのに適さない。モデムを用いる場合
は、変調信号の周波数が高く、多くの周波数帯域を必要
とし、又、高価であるという欠点をもつ。本発明はこれ
らの欠点を除去し、転送用ＣＬＫを使用せずにシリアル
データの変復調を狭帯域の周波数帯域内で行なうことの
できるシリアルデータの変復調方式を実現することを目
的とする。
を行なう場合、シリアルデータの他に、ＣＬＫも必要で
ある。従って、ＣＬＫを出力しない外部機器等のシリア
ルデータを変調するのに適さない。モデムを用いる場合
は、変調信号の周波数が高く、多くの周波数帯域を必要
とし、又、高価であるという欠点をもつ。本発明はこれ
らの欠点を除去し、転送用ＣＬＫを使用せずにシリアル
データの変復調を狭帯域の周波数帯域内で行なうことの
できるシリアルデータの変復調方式を実現することを目
的とする。
【０００４】
【課題を解決するための手段】本発明は上記目的を達成
するため、ディジタル信号を分周する分周回路の分周比
を、時間の経過に伴ない、電圧レベルが所定の単位時間
毎に、高あるいは低の二値のどちらかのレベルに変化す
るシリアルデータのレベルに応じて切り換え、該シリア
ルデータの変調を行なう手段と、この被変調信号を、同
じ時定数を持ち一方は該被変調信号の立ち上がりでトリ
ガされ、もう一方は立ち下がりでトリガされる２つのリ
トリガタイプのモノマルチバイブレータに入力し、これ
ら２つのマルチバイブレータの出力の論理積をとり、上
記シリアルデータの復調を行なう手段を有する構成とし
たもので、ＦＳＫ(Frequency Shift Key）方式を適用し
たシリアルデータの変復調方式である。
するため、ディジタル信号を分周する分周回路の分周比
を、時間の経過に伴ない、電圧レベルが所定の単位時間
毎に、高あるいは低の二値のどちらかのレベルに変化す
るシリアルデータのレベルに応じて切り換え、該シリア
ルデータの変調を行なう手段と、この被変調信号を、同
じ時定数を持ち一方は該被変調信号の立ち上がりでトリ
ガされ、もう一方は立ち下がりでトリガされる２つのリ
トリガタイプのモノマルチバイブレータに入力し、これ
ら２つのマルチバイブレータの出力の論理積をとり、上
記シリアルデータの復調を行なう手段を有する構成とし
たもので、ＦＳＫ(Frequency Shift Key）方式を適用し
たシリアルデータの変復調方式である。
【０００５】
【作用】本発明の作用について説明すると、分周回路の
異なった分周比出力、すなわちシリアルデータの単位時
間当たりのデータ送出数(以下、ボーレート:baud rate)
の２倍か、または１６倍の周波数に相当する信号を、デ
ィジタルマルチプレクサに入力し、該ディジタルマルチ
プレクサの切換入力にシリアルデータ自身を入力するこ
とにより、シリアルデータの論理値"１"を、ボーレート
の１６倍、論理値"０"を、ボーレートの２倍の周波数に
変換、すなわちＦＳＫ変調する。又、復調は、立ち上が
りトリガ及び立ち下がりリトリガの２つのリトリガタイ
プモノマルチバイブレータの出力信号の論理積をとるこ
とにより、短周期で立ち上がり、立ち下がりを繰り返す
場合に、出力論理値"１"、長周期の場合、出力論理値"
０"とする復調を行なうものである。
異なった分周比出力、すなわちシリアルデータの単位時
間当たりのデータ送出数(以下、ボーレート:baud rate)
の２倍か、または１６倍の周波数に相当する信号を、デ
ィジタルマルチプレクサに入力し、該ディジタルマルチ
プレクサの切換入力にシリアルデータ自身を入力するこ
とにより、シリアルデータの論理値"１"を、ボーレート
の１６倍、論理値"０"を、ボーレートの２倍の周波数に
変換、すなわちＦＳＫ変調する。又、復調は、立ち上が
りトリガ及び立ち下がりリトリガの２つのリトリガタイ
プモノマルチバイブレータの出力信号の論理積をとるこ
とにより、短周期で立ち上がり、立ち下がりを繰り返す
場合に、出力論理値"１"、長周期の場合、出力論理値"
０"とする復調を行なうものである。
【０００６】
【実施例】以下、本発明の一実施例を図１、図２を用い
て説明する。図１の（ａ）は、変調回路の一例を示すブ
ロック図である。１は水晶発振子、２及び６はインバー
タＩＣ、３は抵抗、４、５はコンデンサであり、これら
でシリアルデータの周波数の２１２倍の周波数で発振す
る発振回路を構成している。７はカウンタＩＣで、Ｑ8
出力はカウンタ出力の２8ビットを示し、Ｑ11出力は２
11ビットを示す。すなわち、Ｑ8出力はシリアルデータ
の、２12／２8＝１６倍の周波数のクロック信号とな
り、Ｑ11出力はシリアルデータの、２12／２11＝２倍の
周波数のクロック信号となる。８はマルチプレクサＩ
Ｃ、９はインバータＩＣである。インバータＩＣ２，
６，９、カウンタＩＣ７、マルチプレクサＩＣ８は全て
ＣＭＯＳ ＩＣである。１０は、シリアルデータの論理
値"１"をＣＭＯＳレベルのハイレベル（以下、"Ｈ"）、
論理値"０"をＣＭＯＳレベルのローレベル（以下、"
Ｌ"）に変換するＩＣであり、例えば、シリアルデータ
の代表的な例として、ＲＳ−２３２Ｃレベルの信号をＣ
ＭＯＳレベルに変換するＩＣとして知られている。
て説明する。図１の（ａ）は、変調回路の一例を示すブ
ロック図である。１は水晶発振子、２及び６はインバー
タＩＣ、３は抵抗、４、５はコンデンサであり、これら
でシリアルデータの周波数の２１２倍の周波数で発振す
る発振回路を構成している。７はカウンタＩＣで、Ｑ8
出力はカウンタ出力の２8ビットを示し、Ｑ11出力は２
11ビットを示す。すなわち、Ｑ8出力はシリアルデータ
の、２12／２8＝１６倍の周波数のクロック信号とな
り、Ｑ11出力はシリアルデータの、２12／２11＝２倍の
周波数のクロック信号となる。８はマルチプレクサＩ
Ｃ、９はインバータＩＣである。インバータＩＣ２，
６，９、カウンタＩＣ７、マルチプレクサＩＣ８は全て
ＣＭＯＳ ＩＣである。１０は、シリアルデータの論理
値"１"をＣＭＯＳレベルのハイレベル（以下、"Ｈ"）、
論理値"０"をＣＭＯＳレベルのローレベル（以下、"
Ｌ"）に変換するＩＣであり、例えば、シリアルデータ
の代表的な例として、ＲＳ−２３２Ｃレベルの信号をＣ
ＭＯＳレベルに変換するＩＣとして知られている。
【０００７】図２は、本実施例のタイミングチャートの
一例である。一般的にパーソナルコンピュータ等のシリ
アルデータは、１２００の倍数のボーレートをとるが、
本実施例におけるシリアルデータのボーレートは、２４
００baud（１秒間に２４００ビット）とする。シリアル
データの周波数はシリアルデータが１ビット毎に"
Ｌ"、"Ｈ"を繰り返した時の周波数となるので、ボーレ
ートの半分の数値となり、２４００[baud]＝１２００[H
z]となる。 ここで、図１の（ａ）の発振回路の周波数
が、１２００×２12＝４９１５２００[Hz]となる様に水
晶振動子１を定めると、カウンタＩＣ７のＱ8 出力は、
１９２００[Hz]、即ち２６[μｓ]毎に、"Ｈ"，"Ｌ"を繰
り返す信号となる。Ｑ11出力は、２４００［Ｈｚ］、即
ち、２０８［μｓ]毎に、"Ｈ"，"Ｌ"を繰り返す信号と
なる。
一例である。一般的にパーソナルコンピュータ等のシリ
アルデータは、１２００の倍数のボーレートをとるが、
本実施例におけるシリアルデータのボーレートは、２４
００baud（１秒間に２４００ビット）とする。シリアル
データの周波数はシリアルデータが１ビット毎に"
Ｌ"、"Ｈ"を繰り返した時の周波数となるので、ボーレ
ートの半分の数値となり、２４００[baud]＝１２００[H
z]となる。 ここで、図１の（ａ）の発振回路の周波数
が、１２００×２12＝４９１５２００[Hz]となる様に水
晶振動子１を定めると、カウンタＩＣ７のＱ8 出力は、
１９２００[Hz]、即ち２６[μｓ]毎に、"Ｈ"，"Ｌ"を繰
り返す信号となる。Ｑ11出力は、２４００［Ｈｚ］、即
ち、２０８［μｓ]毎に、"Ｈ"，"Ｌ"を繰り返す信号と
なる。
【０００８】レベル変換用のＩＣ１０の出力により、マ
ルチプレクサＩＣ８の出力は、ＩＣ１０出力が"Ｈ"の
時、カウンタＩＣ７のＱ8 出力となり、ＩＣ１０出力
が"Ｌ"の時、カウンタＩＣ７のＱ11出力となる様に切り
換わる。１３は２入力の排他的論理和を出力するＩＣ
（以下、ＥＸＲ−ＩＣ）であり、抵抗１１とコンデンサ
１２と共に、ＩＣ１０出力の立ち上がり又は立ち下がり
時に、カウンタＩＣ７のＱ8出力に比べ、十分短い正極
性のパルスを１個発生する。ＥＸＲ−ＩＣ１３の出力を
ＩＣ７のリセット入力Ｒに入力することにより、ＩＣ７
のカウンタ出力はシリアルデータの立ち上がり、立ち下
がりに同期する。以上の構成により、マルチプレクサＩ
Ｃ８の出力信号は、シリアルデータが、"Ｈ"の時、１９
２００[Hz]、"Ｌ"の時、２４００[Hz]のシリアルデータ
の立ち上がり、立ち下がりに同期したパルスとなる。さ
らに、インバータＩＣ９を介した出力信号を被変調信号
とすると、被変調信号は図２の様になる。
ルチプレクサＩＣ８の出力は、ＩＣ１０出力が"Ｈ"の
時、カウンタＩＣ７のＱ8 出力となり、ＩＣ１０出力
が"Ｌ"の時、カウンタＩＣ７のＱ11出力となる様に切り
換わる。１３は２入力の排他的論理和を出力するＩＣ
（以下、ＥＸＲ−ＩＣ）であり、抵抗１１とコンデンサ
１２と共に、ＩＣ１０出力の立ち上がり又は立ち下がり
時に、カウンタＩＣ７のＱ8出力に比べ、十分短い正極
性のパルスを１個発生する。ＥＸＲ−ＩＣ１３の出力を
ＩＣ７のリセット入力Ｒに入力することにより、ＩＣ７
のカウンタ出力はシリアルデータの立ち上がり、立ち下
がりに同期する。以上の構成により、マルチプレクサＩ
Ｃ８の出力信号は、シリアルデータが、"Ｈ"の時、１９
２００[Hz]、"Ｌ"の時、２４００[Hz]のシリアルデータ
の立ち上がり、立ち下がりに同期したパルスとなる。さ
らに、インバータＩＣ９を介した出力信号を被変調信号
とすると、被変調信号は図２の様になる。
【０００９】次に、復調回路の一実施例を図１の（ｂ）
により説明する。１６，１９はリトリガタイプのモノマ
ルチバイブレータＩＣであり、Ａは立ち上がりトリガ入
力、Ｂは立ち下がりトリガ入力であり、Ｑは出力であ
る。１４，１７はコンデンサ、１５，１８は抵抗であ
り、これらの抵抗、コンデンサによりモノマルチバイブ
レータＩＣのパルス幅を決定する。ここで、パルス幅
は、図１の（ａ）のＩＣ７のＱ8 出力の１周期分より長
い条件で、極力短い幅となる様に定める。本実施例では
５９．４[μｓ]とする。
により説明する。１６，１９はリトリガタイプのモノマ
ルチバイブレータＩＣであり、Ａは立ち上がりトリガ入
力、Ｂは立ち下がりトリガ入力であり、Ｑは出力であ
る。１４，１７はコンデンサ、１５，１８は抵抗であ
り、これらの抵抗、コンデンサによりモノマルチバイブ
レータＩＣのパルス幅を決定する。ここで、パルス幅
は、図１の（ａ）のＩＣ７のＱ8 出力の１周期分より長
い条件で、極力短い幅となる様に定める。本実施例では
５９．４[μｓ]とする。
【００１０】シリアルデータが立ち上がってから、"Ｈ"
である間は、被変調信号は図３の様に２６[μｓ]毎に立
ち上がり、立ち下がりを繰り返す波形となる。ここで、
モノマルチバイブレータＩＣ１６の出力は、被変調信号
の立ち上がり、すなわち、シリアルデータの立ち上がり
と同時に立ち上がり、５２[μｓ]毎に、リトリガされる
ため、シリアルデータが"Ｈ"の間は、"Ｈ"レベルを保ち
続ける。ＩＣ１９の出力は被変調信号の立ち下がり、す
なわち、ＩＣ１６出力より、２６[μｓ]遅れて立ち上が
り、５２[μｓ]毎にリトリガされるため、シリアルデー
タが"Ｈ"の間は、"Ｈ"レベルを保ち続ける。ＩＣ１６、
ＩＣ１９の出力信号は、アンドゲートＩＣ２０により両
信号の論理積がとられる。 この結果、ＩＣ２０の出力
は、シリアルデータの立ち上がりから、２６[μｓ]遅れ
て立ち上がり、シリアルデータが"Ｈ"である間、"Ｈ"と
なる。
である間は、被変調信号は図３の様に２６[μｓ]毎に立
ち上がり、立ち下がりを繰り返す波形となる。ここで、
モノマルチバイブレータＩＣ１６の出力は、被変調信号
の立ち上がり、すなわち、シリアルデータの立ち上がり
と同時に立ち上がり、５２[μｓ]毎に、リトリガされる
ため、シリアルデータが"Ｈ"の間は、"Ｈ"レベルを保ち
続ける。ＩＣ１９の出力は被変調信号の立ち下がり、す
なわち、ＩＣ１６出力より、２６[μｓ]遅れて立ち上が
り、５２[μｓ]毎にリトリガされるため、シリアルデー
タが"Ｈ"の間は、"Ｈ"レベルを保ち続ける。ＩＣ１６、
ＩＣ１９の出力信号は、アンドゲートＩＣ２０により両
信号の論理積がとられる。 この結果、ＩＣ２０の出力
は、シリアルデータの立ち上がりから、２６[μｓ]遅れ
て立ち上がり、シリアルデータが"Ｈ"である間、"Ｈ"と
なる。
【００１１】シリアルデータの立ち下がり時からは、被
変調信号は、図３のように、２０８[μｓ]毎に"Ｈ"，"
Ｌ"を繰り返す信号となる。このため、ＩＣ１６出力
は、被変調信号の立ち上がり毎に、５９．４[μｓ]のパ
ルスを出力し、ＩＣ１９出力は被変調信号の立ち下がり
毎に、５９．４[μｓ]のパルスを出力するが、被変調信
号の立ち上がりと立ち下がりの間隔は２０８[μｓ]なの
で、両者が同時に"Ｈ"となるのは、シリアルデータの立
ち下がりから、５９．４−２６＝３３．４[μｓ]の間だ
けである。以上のことより、アンドゲートＩＣ２０の出
力である復調信号は変調前のシリアルデータから、立ち
上がりが２６[μｓ]、立ち下がりが３３．４[μｓ]遅れ
た信号として復調される。即ち、信号全体としては、２
６[μｓ]遅れ、 １００×(３３．４[μｓ]−２６[μｓ])／４１７[μｓ]
＝１．７[％] だけ、"Ｈ"レベルのパルス幅の縮んだ信号として再生さ
れる。なお、図１の（ｂ）中の２１は、ＣＭＯＳレベル
をシリアルデータの論理値の電圧レベルに変換するＩＣ
で、ＣＭＯＳレベルをＲＳ−２３２Ｃレベルに変換する
ＩＣとして知られている。
変調信号は、図３のように、２０８[μｓ]毎に"Ｈ"，"
Ｌ"を繰り返す信号となる。このため、ＩＣ１６出力
は、被変調信号の立ち上がり毎に、５９．４[μｓ]のパ
ルスを出力し、ＩＣ１９出力は被変調信号の立ち下がり
毎に、５９．４[μｓ]のパルスを出力するが、被変調信
号の立ち上がりと立ち下がりの間隔は２０８[μｓ]なの
で、両者が同時に"Ｈ"となるのは、シリアルデータの立
ち下がりから、５９．４−２６＝３３．４[μｓ]の間だ
けである。以上のことより、アンドゲートＩＣ２０の出
力である復調信号は変調前のシリアルデータから、立ち
上がりが２６[μｓ]、立ち下がりが３３．４[μｓ]遅れ
た信号として復調される。即ち、信号全体としては、２
６[μｓ]遅れ、 １００×(３３．４[μｓ]−２６[μｓ])／４１７[μｓ]
＝１．７[％] だけ、"Ｈ"レベルのパルス幅の縮んだ信号として再生さ
れる。なお、図１の（ｂ）中の２１は、ＣＭＯＳレベル
をシリアルデータの論理値の電圧レベルに変換するＩＣ
で、ＣＭＯＳレベルをＲＳ−２３２Ｃレベルに変換する
ＩＣとして知られている。
【００１２】
【発明の効果】本発明により、転送用ＣＬＫを使用せ
ず、周波数帯域もシリアルデータの２倍と１６倍の狭帯
域の変復調回路を、安価で市販されている部品のみを用
いて実現することができる。
ず、周波数帯域もシリアルデータの２倍と１６倍の狭帯
域の変復調回路を、安価で市販されている部品のみを用
いて実現することができる。
【図１】本発明の一実施例に於ける変調回路および復調
回路のブロック図。
回路のブロック図。
【図２】本発明に於ける各部波形のタイミングチャー
ト。
ト。
１：水晶発振子、２，６，９：インバータＩＣ、７：カ
ウンターＩＣ、８：ディジタルマルチプレクサＩＣ、１
０，２１：レベル変換ＩＣ、１３：ＥＸＲ−ＩＣ、１
６，１９：モノマルチバイブレータＩＣ、２０：アンド
ゲートＩＣ。
ウンターＩＣ、８：ディジタルマルチプレクサＩＣ、１
０，２１：レベル変換ＩＣ、１３：ＥＸＲ−ＩＣ、１
６，１９：モノマルチバイブレータＩＣ、２０：アンド
ゲートＩＣ。
Claims (1)
- 【請求項１】 時間の経過に伴ない、電圧レベルが、所
定の単位時間毎に、高あるいは低の二値のどちらかのレ
ベルに変化するシリアルデータを変調及び復調するシリ
アルデータの変復調方式において、上記シリアルデータ
と非同期にディジタル的に発振する信号を分周する回路
の分周比を、該シリアルデータのレベルに応じて切り換
え、該シリアルデータの変調を行なう手段と、この被変
調信号を、同じ時定数を持ち、一方は該被変調信号の立
ち上がりでトリガされ、もう一方は立ち下がりでトリガ
される２つのリトリガタイプのモノマルチバイブレータ
に入力し、これら２つのマルチバイブレータの出力の論
理積をとり、上記シリアルデータの復調を行なう手段を
有することを特徴とするシリアルデータの変復調方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18464894A JPH0851458A (ja) | 1994-08-05 | 1994-08-05 | シリアルデータの変復調方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18464894A JPH0851458A (ja) | 1994-08-05 | 1994-08-05 | シリアルデータの変復調方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851458A true JPH0851458A (ja) | 1996-02-20 |
Family
ID=16156916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18464894A Pending JPH0851458A (ja) | 1994-08-05 | 1994-08-05 | シリアルデータの変復調方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851458A (ja) |
-
1994
- 1994-08-05 JP JP18464894A patent/JPH0851458A/ja active Pending
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