JPH086764A - 乗算器 - Google Patents
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- JPH086764A JPH086764A JP6133342A JP13334294A JPH086764A JP H086764 A JPH086764 A JP H086764A JP 6133342 A JP6133342 A JP 6133342A JP 13334294 A JP13334294 A JP 13334294A JP H086764 A JPH086764 A JP H086764A
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
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Abstract
(57)【要約】
【目的】 比較的小さなハードウェア量で比較的高速処
理可能な乗算器の提供を目的とする。 【構成】 各桁の回路が加算器1a, 1b, 1c, 1dと、乗数
の各桁をクロックCLK に同期して順次ラッチしつつ伝播
する第１のD-フリップフロップ3a, 3b, 3c, 3dと、この
第１のD-フリップフロップ3a, 3b, 3c, 3dがラッチして
いる値に応じて自桁の加算器の加算結果または次の桁の
加算器の加算結果のいずれかをクロックCLK に同期して
ラッチする第２のD-フリップフロップ2a, 2b, 2c, 2d
と、各桁の加算器1a, 1b, 1c, 1dがキャリーを出力する
まで、換言すれば加算動作を完了するまで次の桁へのク
ロックCLK の伝播を遅延させる遅延回路5a, 5b, 5cとで
構成されている。
理可能な乗算器の提供を目的とする。 【構成】 各桁の回路が加算器1a, 1b, 1c, 1dと、乗数
の各桁をクロックCLK に同期して順次ラッチしつつ伝播
する第１のD-フリップフロップ3a, 3b, 3c, 3dと、この
第１のD-フリップフロップ3a, 3b, 3c, 3dがラッチして
いる値に応じて自桁の加算器の加算結果または次の桁の
加算器の加算結果のいずれかをクロックCLK に同期して
ラッチする第２のD-フリップフロップ2a, 2b, 2c, 2d
と、各桁の加算器1a, 1b, 1c, 1dがキャリーを出力する
まで、換言すれば加算動作を完了するまで次の桁へのク
ロックCLK の伝播を遅延させる遅延回路5a, 5b, 5cとで
構成されている。
Description
【０００１】
【産業上の利用分野】本発明は乗算器に関し、より詳し
くは、コンピュータシステム、特にマイクロコンピュー
タに内蔵して使用するのに好適な乗算器に関する。
くは、コンピュータシステム、特にマイクロコンピュー
タに内蔵して使用するのに好適な乗算器に関する。
【０００２】
【従来の技術】コンピュータシステム、特にマイクロコ
ンピュータに内蔵される乗算器の一般的な従来例として
は、複数段の加算回路を使用する並列演算方式と、一段
の加算回路でマイクロプログラムにより反復して加算を
行なう直列演算方式とがよく知られている。
ンピュータに内蔵される乗算器の一般的な従来例として
は、複数段の加算回路を使用する並列演算方式と、一段
の加算回路でマイクロプログラムにより反復して加算を
行なう直列演算方式とがよく知られている。
【０００３】図３の模式図に従来の並列演算方式のため
のハードウェアの構成例を示す。なお、ここでは被乗
数，乗数共に４ビットであるとする。図３において、参
照符号51a 乃至51f は半加算器(HA)を、参照符号52a 乃
至52f は全加算器(FA)をそれぞれ示している。また、X1
乃至X4は２進数表示の４ビットの被乗数の各桁を、Y1乃
至Y4は同じく２進数表示の４ビットの乗数の各桁を、Z1
乃至Z8は乗算結果の各桁をそれぞれ表している。
のハードウェアの構成例を示す。なお、ここでは被乗
数，乗数共に４ビットであるとする。図３において、参
照符号51a 乃至51f は半加算器(HA)を、参照符号52a 乃
至52f は全加算器(FA)をそれぞれ示している。また、X1
乃至X4は２進数表示の４ビットの被乗数の各桁を、Y1乃
至Y4は同じく２進数表示の４ビットの乗数の各桁を、Z1
乃至Z8は乗算結果の各桁をそれぞれ表している。
【０００４】このような図３に示されている構成のハー
ドウェアにより実行される並列演算方式では、被乗数の
各桁と乗数の各桁とが与えられると、各１段の加算回路
において加算が行なわれた後にその加算結果及びキャリ
ーが次段の加算器に伝播するという手順で順次各段の加
算回路で加算が行なわれ、最終的に乗算結果の各桁Z1乃
至Z8が得られる。
ドウェアにより実行される並列演算方式では、被乗数の
各桁と乗数の各桁とが与えられると、各１段の加算回路
において加算が行なわれた後にその加算結果及びキャリ
ーが次段の加算器に伝播するという手順で順次各段の加
算回路で加算が行なわれ、最終的に乗算結果の各桁Z1乃
至Z8が得られる。
【０００５】このような並列演算方式では、被乗数の各
桁と乗数の各桁とが与えられるとそれぞれの加算器での
若干の回路遅延は有るものの直ちに乗算結果が出力され
るため、比較的高速処理が可能である。しかし、基本的
には各段の加算回路は被乗数の桁数に等しい数の加算器
が必要であり、加算回路は乗数の桁数に等しい段数が必
要になり、ハードウェア量が多くなる。
桁と乗数の各桁とが与えられるとそれぞれの加算器での
若干の回路遅延は有るものの直ちに乗算結果が出力され
るため、比較的高速処理が可能である。しかし、基本的
には各段の加算回路は被乗数の桁数に等しい数の加算器
が必要であり、加算回路は乗数の桁数に等しい段数が必
要になり、ハードウェア量が多くなる。
【０００６】図４は従来の直列演算方式のハードウェア
構成及び手順を示す模式図である。なお、ここでは被乗
数，乗数共に４ビットであるとする。図４において、参
照符号61は被乗数の各桁X1, X2, X3, X4が保持される被
乗数レジスタを、参照符号62は加算回路を、参照符号63
は加算結果レジスタをそれぞれ示している。なお、図４
においては、縦方向が経過時間を示している。
構成及び手順を示す模式図である。なお、ここでは被乗
数，乗数共に４ビットであるとする。図４において、参
照符号61は被乗数の各桁X1, X2, X3, X4が保持される被
乗数レジスタを、参照符号62は加算回路を、参照符号63
は加算結果レジスタをそれぞれ示している。なお、図４
においては、縦方向が経過時間を示している。
【０００７】このような図４に示されている手法では、
まず第１サイクルC1において被乗数レジスタ61に保持さ
れている被乗数の全桁に乗数の第１桁Y1を加算して乗算
結果の第１桁Z1を得る。次の第２サイクルC2において被
乗数の全桁に乗数の第２桁Y2を加算して乗算結果の第２
桁Z2を得る。以下、同様の手順により第４サイクルC4ま
で加算を反復し、その結果を加算結果レジスタ63に逐一
シフトしつつ保持することにより、最終的に乗算結果が
得られる。
まず第１サイクルC1において被乗数レジスタ61に保持さ
れている被乗数の全桁に乗数の第１桁Y1を加算して乗算
結果の第１桁Z1を得る。次の第２サイクルC2において被
乗数の全桁に乗数の第２桁Y2を加算して乗算結果の第２
桁Z2を得る。以下、同様の手順により第４サイクルC4ま
で加算を反復し、その結果を加算結果レジスタ63に逐一
シフトしつつ保持することにより、最終的に乗算結果が
得られる。
【０００８】このような直列演算方式では、ハードウェ
ア量としては、加算回路が被乗数のビット数に等しい数
の加算器で構成される一段のみでよいため比較的小さく
なるが、マイクロプログラムによる加算演算を乗数のビ
ット数に等しい回数反復する必要があるため、高速処理
は望めない。
ア量としては、加算回路が被乗数のビット数に等しい数
の加算器で構成される一段のみでよいため比較的小さく
なるが、マイクロプログラムによる加算演算を乗数のビ
ット数に等しい回数反復する必要があるため、高速処理
は望めない。
【０００９】
【発明が解決しようとする課題】従来、マイクロコンピ
ュータに内蔵される一般的な乗算器は、並列演算方式で
は高速処理可能ではあるがハードウェア量が大きくな
り、直列演算方式ではハードウェア量は小さくて済むが
高速処理は望めないという問題があった。
ュータに内蔵される一般的な乗算器は、並列演算方式で
は高速処理可能ではあるがハードウェア量が大きくな
り、直列演算方式ではハードウェア量は小さくて済むが
高速処理は望めないという問題があった。
【００１０】本発明はこのような事情に鑑みてなされた
ものであり、比較的小さなハードウェア量で比較的高速
処理可能な乗算器の提供を目的とする。
ものであり、比較的小さなハードウェア量で比較的高速
処理可能な乗算器の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明に係る乗算器は、
各桁の回路が加算器と、乗数の各桁をクロックに同期し
て順次ラッチしつつ次の桁へ伝播する第１のD-フリップ
フロップと、この第１のD-フリップフロップがラッチし
ている値に応じて次桁の加算器の加算結果または次の桁
の加算器の加算結果のいずれかをクロックに同期してラ
ッチする第２のD-フリップフロップと、各桁の加算器が
キャリーを出力するまで、換言すれば加算動作を完了す
るまで次の桁へのクロックの伝播を遅延させる遅延回路
とで構成されている。
各桁の回路が加算器と、乗数の各桁をクロックに同期し
て順次ラッチしつつ次の桁へ伝播する第１のD-フリップ
フロップと、この第１のD-フリップフロップがラッチし
ている値に応じて次桁の加算器の加算結果または次の桁
の加算器の加算結果のいずれかをクロックに同期してラ
ッチする第２のD-フリップフロップと、各桁の加算器が
キャリーを出力するまで、換言すれば加算動作を完了す
るまで次の桁へのクロックの伝播を遅延させる遅延回路
とで構成されている。
【００１２】
【作用】本発明に係る除算器では、遅延回路により次の
桁へのクロックの伝播が少なくとも加算器が加算動作に
必要な時間だけ遅延されることにより、各加算器が加算
動作に必要な時間づつずれて連続的に動作する。
桁へのクロックの伝播が少なくとも加算器が加算動作に
必要な時間だけ遅延されることにより、各加算器が加算
動作に必要な時間づつずれて連続的に動作する。
【００１３】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明の乗算器の一構成例を示す
回路図である。なお、図１に示されている回路図は被乗
数，乗数のいずれも４ビットの演算を行なうための回路
である。
いて詳述する。図１は本発明の乗算器の一構成例を示す
回路図である。なお、図１に示されている回路図は被乗
数，乗数のいずれも４ビットの演算を行なうための回路
である。
【００１４】図１において、参照符号10は制御回路であ
り、後述する各D-フリップフロップ、シフトレジスタを
制御するためのクロックを供給する。参照符号1a乃至1d
はいずれも加算器を示している。その内の参照符号1aは
半加算器(HA)を示しており、入力端子Ａ，Ｂ及び出力端
子Ｓ、更にキャリー出力端子Coutを有する。
り、後述する各D-フリップフロップ、シフトレジスタを
制御するためのクロックを供給する。参照符号1a乃至1d
はいずれも加算器を示している。その内の参照符号1aは
半加算器(HA)を示しており、入力端子Ａ，Ｂ及び出力端
子Ｓ、更にキャリー出力端子Coutを有する。
【００１５】参照符号1b乃至1dはいずれも全加算器(FA)
を示しており、それぞれ入力端子Ａ，Ｂ及びキャリー入
力端子Cin 、及び出力端子Ｓ、更にキャリー出力端子Co
utを有する。
を示しており、それぞれ入力端子Ａ，Ｂ及びキャリー入
力端子Cin 、及び出力端子Ｓ、更にキャリー出力端子Co
utを有する。
【００１６】参照符号2a乃至2eはいずれも加算結果をラ
ッチするためのD-フリップフロップを示しており、入力
端子Ｄ及び出力端子Ｑ、更にクロックの入力端子CLを有
する。参照符号3a乃至3dはいずれも乗数をラッチするた
めのD-フリップフロップを示しており、入力端子Ｄ, 出
力端子Ｑ及び反転出力端子#Q、更にクロックの入力端子
CLを有する。
ッチするためのD-フリップフロップを示しており、入力
端子Ｄ及び出力端子Ｑ、更にクロックの入力端子CLを有
する。参照符号3a乃至3dはいずれも乗数をラッチするた
めのD-フリップフロップを示しており、入力端子Ｄ, 出
力端子Ｑ及び反転出力端子#Q、更にクロックの入力端子
CLを有する。
【００１７】参照符号4a乃至4d及び4a# 乃至4d# はそれ
ぞれD-フリップフロップ2a乃至2dにラッチさせるデータ
を選択するためのトランジスタゲートを示している。参
照符号5a乃至5cはいずれも遅延回路(D) を示しており、
第４桁の回路を除く各加算器1a乃至1cに生じるキャリー
の伝播遅延時間を補償するために、制御回路10が発生す
るクロックCLK を遅延して出力する。
ぞれD-フリップフロップ2a乃至2dにラッチさせるデータ
を選択するためのトランジスタゲートを示している。参
照符号5a乃至5cはいずれも遅延回路(D) を示しており、
第４桁の回路を除く各加算器1a乃至1cに生じるキャリー
の伝播遅延時間を補償するために、制御回路10が発生す
るクロックCLK を遅延して出力する。
【００１８】参照符号６は乗数を格納するためのシフト
レジスタ（以下、乗数レジスタと言う) を示している。
この乗数レジスタ６は制御回路10により発生されるクロ
ックCLK によりシフト制御される。また、参照符号７は
被乗数を格納するためのシフトレジスタ（以下、被乗数
レジスタと言う) を示している。
レジスタ（以下、乗数レジスタと言う) を示している。
この乗数レジスタ６は制御回路10により発生されるクロ
ックCLK によりシフト制御される。また、参照符号７は
被乗数を格納するためのシフトレジスタ（以下、被乗数
レジスタと言う) を示している。
【００１９】参照符号８は乗算結果の下位の４桁を格納
するためのシフトレジスタ（以下、乗算結果下位レジス
タと言う）を示している。この乗算結果下位レジスタ８
は制御回路10により発生されるクロックCLK によりシフ
ト制御される。参照符号９(9a, 9b, 9c, 9d)は同じく上
位の４桁を格納するためのレジスタ（以下、乗算結果上
位レジスタと言う) を示している。なお、参照符号11は
ANDゲートを示している。
するためのシフトレジスタ（以下、乗算結果下位レジス
タと言う）を示している。この乗算結果下位レジスタ８
は制御回路10により発生されるクロックCLK によりシフ
ト制御される。参照符号９(9a, 9b, 9c, 9d)は同じく上
位の４桁を格納するためのレジスタ（以下、乗算結果上
位レジスタと言う) を示している。なお、参照符号11は
ANDゲートを示している。
【００２０】本発明の乗算器は主として以上の要素によ
り構成されているが、以下にそれらの接続について説明
する。被乗数レジスタ７の各桁は最下位桁側から7a, 7
b, 7c, 7dとなっており、それぞれ加算器1a, 1b, 1c, 1
dの入力端子Ａに入力されている。
り構成されているが、以下にそれらの接続について説明
する。被乗数レジスタ７の各桁は最下位桁側から7a, 7
b, 7c, 7dとなっており、それぞれ加算器1a, 1b, 1c, 1
dの入力端子Ａに入力されている。
【００２１】第１桁の回路のD-フリップフロップ3aの入
力端子Ｄには乗数レジスタ６の出力が、クロック端子CL
には制御回路10から出力されるクロックCLK がそれぞれ
与えられており、出力端子Ｑからの出力信号はトランジ
スタゲート4aをオン／オフ制御し、出力端子#Qからの出
力信号はトランジスタゲート4a# をオン／オフ制御す
る。
力端子Ｄには乗数レジスタ６の出力が、クロック端子CL
には制御回路10から出力されるクロックCLK がそれぞれ
与えられており、出力端子Ｑからの出力信号はトランジ
スタゲート4aをオン／オフ制御し、出力端子#Qからの出
力信号はトランジスタゲート4a# をオン／オフ制御す
る。
【００２２】第１桁の回路の加算器1aの入力端子Ｂには
第２桁の回路のD-フリップフロップ2bの出力端子Ｑが接
続され、出力端子Ｓはトランジスタゲート4a# を介して
D-フリップフロップ2aの入力端子Ｄに接続され、キャリ
ー出力端子Coutは第２桁の回路のキャリー入力端子Cin
に接続されている。また、第１桁の回路のD-フリップフ
ロップ2aの出力端子Ｑは乗算結果下位レジスタ８に接続
され、クロック端子CLには制御回路10からクロックCLK
が与えられている。
第２桁の回路のD-フリップフロップ2bの出力端子Ｑが接
続され、出力端子Ｓはトランジスタゲート4a# を介して
D-フリップフロップ2aの入力端子Ｄに接続され、キャリ
ー出力端子Coutは第２桁の回路のキャリー入力端子Cin
に接続されている。また、第１桁の回路のD-フリップフ
ロップ2aの出力端子Ｑは乗算結果下位レジスタ８に接続
され、クロック端子CLには制御回路10からクロックCLK
が与えられている。
【００２３】なお、第１桁の回路の遅延回路5aには制御
回路10からクロックCLK が与えられており、出力は第２
桁の回路のD-フリップフロップ3bのクロック端子CL、D-
フリップフロップ2bのクロック端子CL及び遅延回路5bに
それぞれ接続されている。
回路10からクロックCLK が与えられており、出力は第２
桁の回路のD-フリップフロップ3bのクロック端子CL、D-
フリップフロップ2bのクロック端子CL及び遅延回路5bに
それぞれ接続されている。
【００２４】第２桁の回路のD-フリップフロップ3bの入
力端子Ｄには第１桁の回路のD-フリップフロップ3aの出
力端子Ｑが、クロック端子CLには第１桁の回路の遅延回
路5aの出力がそれぞれ与えられており、出力端子Ｑから
の出力信号はトランジスタゲート4bをオン／オフ制御
し、出力端子#Qからの出力信号はトランジスタゲート4b
# をオン／オフ制御する。
力端子Ｄには第１桁の回路のD-フリップフロップ3aの出
力端子Ｑが、クロック端子CLには第１桁の回路の遅延回
路5aの出力がそれぞれ与えられており、出力端子Ｑから
の出力信号はトランジスタゲート4bをオン／オフ制御
し、出力端子#Qからの出力信号はトランジスタゲート4b
# をオン／オフ制御する。
【００２５】第２桁の回路の加算器1bのキャリー入力端
子Cin には第１桁の回路の加算器1aのキャリー出力端子
Coutが、入力端子Ｂには第３桁の回路のD-フリップフロ
ップ2cの出力端子Ｑが接続され、出力端子Ｓはトランジ
スタゲート4b# を介してD-フリップフロップ2bの入力端
子Ｄに接続され、キャリー出力端子Coutは第３桁の回路
の加算器1cのキャリー入力端子Cin に接続されている。
また、第２桁の回路のD-フリップフロップ2bの出力端子
Ｑは乗算結果上位レジスタ9aに接続され、クロック端子
CLには第１桁の回路の遅延回路5aの出力が与えられてい
る。
子Cin には第１桁の回路の加算器1aのキャリー出力端子
Coutが、入力端子Ｂには第３桁の回路のD-フリップフロ
ップ2cの出力端子Ｑが接続され、出力端子Ｓはトランジ
スタゲート4b# を介してD-フリップフロップ2bの入力端
子Ｄに接続され、キャリー出力端子Coutは第３桁の回路
の加算器1cのキャリー入力端子Cin に接続されている。
また、第２桁の回路のD-フリップフロップ2bの出力端子
Ｑは乗算結果上位レジスタ9aに接続され、クロック端子
CLには第１桁の回路の遅延回路5aの出力が与えられてい
る。
【００２６】なお、第２桁の回路の遅延回路5bには第１
桁の回路の遅延回路5aの出力が与えられており、出力は
第３桁の回路のD-フリップフロップ3cのクロック端子C
L、D-フリップフロップ2cのクロック端子CL及び遅延回
路5cにそれぞれ接続されている。
桁の回路の遅延回路5aの出力が与えられており、出力は
第３桁の回路のD-フリップフロップ3cのクロック端子C
L、D-フリップフロップ2cのクロック端子CL及び遅延回
路5cにそれぞれ接続されている。
【００２７】第３桁の回路のD-フリップフロップ3cの入
力端子Ｄには第２桁の回路のD-フリップフロップ3bの出
力端子Ｑが、クロック端子CLには第２桁の回路の遅延回
路5bの出力がそれぞれ与えられており、出力端子Ｑから
の出力信号はトランジスタゲート4cをオン／オフ制御
し、出力端子#Qからの出力信号はトランジスタゲート4c
# をオン／オフ制御する。
力端子Ｄには第２桁の回路のD-フリップフロップ3bの出
力端子Ｑが、クロック端子CLには第２桁の回路の遅延回
路5bの出力がそれぞれ与えられており、出力端子Ｑから
の出力信号はトランジスタゲート4cをオン／オフ制御
し、出力端子#Qからの出力信号はトランジスタゲート4c
# をオン／オフ制御する。
【００２８】第３桁の回路の加算器1cのキャリー入力端
子Cin には第２桁の回路の加算器1bのキャリー出力端子
Coutが、入力端子Ｂには第４桁の回路のD-フリップフロ
ップ2dの出力端子Ｑが接続され、出力端子Ｓはトランジ
スタゲート4c# を介してD-フリップフロップ2cの入力端
子Ｄに接続され、キャリー出力端子Coutは第４桁の回路
の加算器1dのキャリー入力端子Cin に接続されている。
また、第３桁の回路のD-フリップフロップ2cの出力端子
Ｑは乗算結果上位レジスタ9bに接続され、クロック端子
CLには第２桁の回路の遅延回路5bの出力が与えられてい
る。
子Cin には第２桁の回路の加算器1bのキャリー出力端子
Coutが、入力端子Ｂには第４桁の回路のD-フリップフロ
ップ2dの出力端子Ｑが接続され、出力端子Ｓはトランジ
スタゲート4c# を介してD-フリップフロップ2cの入力端
子Ｄに接続され、キャリー出力端子Coutは第４桁の回路
の加算器1dのキャリー入力端子Cin に接続されている。
また、第３桁の回路のD-フリップフロップ2cの出力端子
Ｑは乗算結果上位レジスタ9bに接続され、クロック端子
CLには第２桁の回路の遅延回路5bの出力が与えられてい
る。
【００２９】なお、第３桁の回路の遅延回路5cには第２
桁の回路の遅延回路5bの出力が与えられており、出力は
第４桁の回路のD-フリップフロップ3dのクロック端子C
L、D-フリップフロップ2d及び2eのクロック端子CLにそ
れぞれ接続されている。
桁の回路の遅延回路5bの出力が与えられており、出力は
第４桁の回路のD-フリップフロップ3dのクロック端子C
L、D-フリップフロップ2d及び2eのクロック端子CLにそ
れぞれ接続されている。
【００３０】第４桁の回路のD-フリップフロップ3dの入
力端子Ｄには第３桁の回路のD-フリップフロップ3cの出
力端子Ｑが、クロック端子CLには第３桁の回路の遅延回
路5cの出力がそれぞれ与えられており、出力端子Ｑから
の出力信号はトランジスタゲート4dをオン／オフ制御す
る他 ANDゲート11に入力され、出力端子#Qからの出力信
号はトランジスタゲート4d# をオン／オフ制御する。
力端子Ｄには第３桁の回路のD-フリップフロップ3cの出
力端子Ｑが、クロック端子CLには第３桁の回路の遅延回
路5cの出力がそれぞれ与えられており、出力端子Ｑから
の出力信号はトランジスタゲート4dをオン／オフ制御す
る他 ANDゲート11に入力され、出力端子#Qからの出力信
号はトランジスタゲート4d# をオン／オフ制御する。
【００３１】第４桁の回路の加算器1dのキャリー入力端
子Cin には第３桁の回路の加算器1cのキャリー出力端子
Coutが、入力端子ＢにはD-フリップフロップ2eの出力端
子Ｑが接続され、出力端子Ｓはトランジスタゲート4d#
を介してD-フリップフロップ2dの入力端子Ｄに接続さ
れ、キャリー出力端子Coutは ANDゲート11に入力されて
いる。また、第４桁の回路のD-フリップフロップ2dの出
力端子Ｑは乗算結果上位レジスタ9cに接続され、クロッ
ク端子CLには第３桁の回路の遅延回路5cの出力が与えら
れている。
子Cin には第３桁の回路の加算器1cのキャリー出力端子
Coutが、入力端子ＢにはD-フリップフロップ2eの出力端
子Ｑが接続され、出力端子Ｓはトランジスタゲート4d#
を介してD-フリップフロップ2dの入力端子Ｄに接続さ
れ、キャリー出力端子Coutは ANDゲート11に入力されて
いる。また、第４桁の回路のD-フリップフロップ2dの出
力端子Ｑは乗算結果上位レジスタ9cに接続され、クロッ
ク端子CLには第３桁の回路の遅延回路5cの出力が与えら
れている。
【００３２】なお、 ANDゲート11の出力はD-フリップフ
ロップ2eの入力端子Ｄに入力されている。このD-フリッ
プフロップ2eの出力は第４桁の回路の加算器1dの入力端
子Ｂ及び乗算結果上位レジスタ9dに与えられている他、
トランジスタゲート4dを介して第４桁の回路のD-フリッ
プフロップ2dの入力端子Ｄに入力されている。
ロップ2eの入力端子Ｄに入力されている。このD-フリッ
プフロップ2eの出力は第４桁の回路の加算器1dの入力端
子Ｂ及び乗算結果上位レジスタ9dに与えられている他、
トランジスタゲート4dを介して第４桁の回路のD-フリッ
プフロップ2dの入力端子Ｄに入力されている。
【００３３】なお、各トランジスタゲート4a, 4b, 4c,
4dはそれぞれに接続されているD-フリップフロップ3a,
3b, 3c, 3dの出力端子Ｑからの出力信号が”０”である
場合にオンし、”１”である場合にオフする。また、各
トランジスタゲート4a#, 4b#, 4c#, 4d#ははそれぞれに
接続されているD-フリップフロップ3a, 3b, 3c, 3dの反
転出力端子#Qからの出力信号が”０”である場合にオン
し、”１”である場合にオフする。
4dはそれぞれに接続されているD-フリップフロップ3a,
3b, 3c, 3dの出力端子Ｑからの出力信号が”０”である
場合にオンし、”１”である場合にオフする。また、各
トランジスタゲート4a#, 4b#, 4c#, 4d#ははそれぞれに
接続されているD-フリップフロップ3a, 3b, 3c, 3dの反
転出力端子#Qからの出力信号が”０”である場合にオン
し、”１”である場合にオフする。
【００３４】また、各D-フリップフロップ3a, 3b, 3c,
3dはそれぞれのクロック端子CLに入力されているクロッ
クCLK が”１”である場合にその入力端子Ｄに入力され
ている信号の値をラッチし、各D-フリップフロップ2a,
2b, 2c, 2d, 2eはそれぞれのクロック端子CLに入力され
ているクロックCLK が”０”である場合にその入力端子
Ｄに入力されている信号の値をラッチする。
3dはそれぞれのクロック端子CLに入力されているクロッ
クCLK が”１”である場合にその入力端子Ｄに入力され
ている信号の値をラッチし、各D-フリップフロップ2a,
2b, 2c, 2d, 2eはそれぞれのクロック端子CLに入力され
ているクロックCLK が”０”である場合にその入力端子
Ｄに入力されている信号の値をラッチする。
【００３５】以上のような構成の本発明の乗算器の動作
について、以下に説明する。まず、各D-フリップフロッ
プ2a, 2b, 2c, 2d, 2e及び3a, 3b, 3c, 3dは初期状態と
してはそれぞれの出力端子Ｑからの出力信号は”０”、
反転出力端子#Qからの出力信号は”１”であるとする。
について、以下に説明する。まず、各D-フリップフロッ
プ2a, 2b, 2c, 2d, 2e及び3a, 3b, 3c, 3dは初期状態と
してはそれぞれの出力端子Ｑからの出力信号は”０”、
反転出力端子#Qからの出力信号は”１”であるとする。
【００３６】第１桁の回路の動作は以下のようになる。
制御回路10により供給される最初のクロックCLK の立上
がりにより、乗数レジスタ６の LSBの値がD-フリップフ
ロップ3aにラッチされる。加算器 (半加算器)1aの入力
端子Ａに被乗数レジスタ7aの値が、入力端子Ｂに第２桁
のD-フリップフロップ2bの出力端子Ｑからの出力信号の
値”０”がそれぞれ入力されて加算され、その結果が加
算器1aの出力端子Ｓから、キャリーがキャリー出力端子
Coutからそれぞれ出力される。
制御回路10により供給される最初のクロックCLK の立上
がりにより、乗数レジスタ６の LSBの値がD-フリップフ
ロップ3aにラッチされる。加算器 (半加算器)1aの入力
端子Ａに被乗数レジスタ7aの値が、入力端子Ｂに第２桁
のD-フリップフロップ2bの出力端子Ｑからの出力信号の
値”０”がそれぞれ入力されて加算され、その結果が加
算器1aの出力端子Ｓから、キャリーがキャリー出力端子
Coutからそれぞれ出力される。
【００３７】そして、D-フリップフロップ3aにラッチさ
れている乗数の LSBの値に応じてトランジスタゲート4
a, 4a# が相補的にオン／オフする。これにより、D-フ
リップフロップ2aの入力端子Ｄへの入力信号として、加
算器1aの出力端子Ｓからの出力信号または第２桁のD-フ
リップフロップ2bの出力端子Ｑからの出力信号のいずれ
かが選択される。
れている乗数の LSBの値に応じてトランジスタゲート4
a, 4a# が相補的にオン／オフする。これにより、D-フ
リップフロップ2aの入力端子Ｄへの入力信号として、加
算器1aの出力端子Ｓからの出力信号または第２桁のD-フ
リップフロップ2bの出力端子Ｑからの出力信号のいずれ
かが選択される。
【００３８】この際、両トランジスタゲート4a, 4a# に
よるD-フリップフロップ2aの入力端子Ｄへの入力信号が
選択されるまでの時間よりも後に制御回路10から出力さ
れるクロックCLK が立下がり、その両トランジスタゲー
ト4a, 4a# により選択された値がD-フリップフロップ2a
にラッチされる。このD-フリップフロップ2aにラッチさ
れた値が乗算結果になり、乗算結果下位レジスタ８に入
力される。
よるD-フリップフロップ2aの入力端子Ｄへの入力信号が
選択されるまでの時間よりも後に制御回路10から出力さ
れるクロックCLK が立下がり、その両トランジスタゲー
ト4a, 4a# により選択された値がD-フリップフロップ2a
にラッチされる。このD-フリップフロップ2aにラッチさ
れた値が乗算結果になり、乗算結果下位レジスタ８に入
力される。
【００３９】次の桁の加算が行なわれてその結果がD-フ
リップフロップ2aにラッチされると同時に乗算結果下位
レジスタ８は一桁右シフトされる。以下同様に、一桁ず
つ加算が行なわれると乗算結果下位レジスタ８は順次シ
フトされると共に、それと同一のタイミングで乗数レジ
スタ６も一桁ずつ左シフトされてD-フリップフロップ3a
へ各桁の値が出力される。
リップフロップ2aにラッチされると同時に乗算結果下位
レジスタ８は一桁右シフトされる。以下同様に、一桁ず
つ加算が行なわれると乗算結果下位レジスタ８は順次シ
フトされると共に、それと同一のタイミングで乗数レジ
スタ６も一桁ずつ左シフトされてD-フリップフロップ3a
へ各桁の値が出力される。
【００４０】第２桁の回路の動作は以下のようになる。
第１桁での加算が行なわれて加算器1aからキャリーが出
力され、これが加算器1bのキャリー入力端子Cin に入力
されるまでに充分な時間だけD-フリップフロップ3a及び
2bへのクロックCLK の入力は遅延回路5aにより遅延され
る。このクロックCLK の立上がりにより、D-フリップフ
ロップ3bに乗数、即ちD-フリップフロップ3aの出力端子
Ｑからの出力信号の値がラッチされる。
第１桁での加算が行なわれて加算器1aからキャリーが出
力され、これが加算器1bのキャリー入力端子Cin に入力
されるまでに充分な時間だけD-フリップフロップ3a及び
2bへのクロックCLK の入力は遅延回路5aにより遅延され
る。このクロックCLK の立上がりにより、D-フリップフ
ロップ3bに乗数、即ちD-フリップフロップ3aの出力端子
Ｑからの出力信号の値がラッチされる。
【００４１】それまでに全加算器である加算器1bによる
加算動作は終了しており、乗数の値に応じてトランジス
タゲート4b, 4b# が相補的にオン／オフし、遅延回路5a
により遅延されたクロックCLK の立下がりのタイミング
で選択された値がD-フリップフロップ2bにラッチされ
る。この値は第１桁の加算器1aの入力端子Ｂへの入力信
号となって第１桁での第２回目の加算が行なわれる。
加算動作は終了しており、乗数の値に応じてトランジス
タゲート4b, 4b# が相補的にオン／オフし、遅延回路5a
により遅延されたクロックCLK の立下がりのタイミング
で選択された値がD-フリップフロップ2bにラッチされ
る。この値は第１桁の加算器1aの入力端子Ｂへの入力信
号となって第１桁での第２回目の加算が行なわれる。
【００４２】第３桁の回路においても上述の第２桁の回
路と同様の動作が行なわれる。D-フリップフロップ2cに
ラッチされた値は第２桁の回路の加算器1bの入力端子Ｂ
への入力信号となって第２桁の回路では第２回目の加算
動作が行なわれる。
路と同様の動作が行なわれる。D-フリップフロップ2cに
ラッチされた値は第２桁の回路の加算器1bの入力端子Ｂ
への入力信号となって第２桁の回路では第２回目の加算
動作が行なわれる。
【００４３】そして、第４桁 (最上位桁) の回路におい
てもほぼ同様の動作が行なわれる。但し、上述の各桁の
回路と異なるところは、加算器1dの加算により発生する
キャリーと乗数との論理積を ANDゲート11で得てD-フリ
ップフロップ2eにラッチさせ、この値を次回の加算動作
時に加算器1dの入力端子Ｂへの入力信号とする点であ
る。
てもほぼ同様の動作が行なわれる。但し、上述の各桁の
回路と異なるところは、加算器1dの加算により発生する
キャリーと乗数との論理積を ANDゲート11で得てD-フリ
ップフロップ2eにラッチさせ、この値を次回の加算動作
時に加算器1dの入力端子Ｂへの入力信号とする点であ
る。
【００４４】また、トランジスタゲート4d, 4d# により
選択される値は加算器1dの出力端子Ｓからの出力信号と
D-フリップフロップ2eの出力端子Ｓからの出力信号との
内のいずれかである。
選択される値は加算器1dの出力端子Ｓからの出力信号と
D-フリップフロップ2eの出力端子Ｓからの出力信号との
内のいずれかである。
【００４５】以上のように、本発明の乗算器では、各加
算器1a, 1b, 1c, 1dは全ての桁の加算動作の終了を待た
ずに次段の加算を行い、最初と最後にキャリーが伝播す
る際以外は並列に動作する。
算器1a, 1b, 1c, 1dは全ての桁の加算動作の終了を待た
ずに次段の加算を行い、最初と最後にキャリーが伝播す
る際以外は並列に動作する。
【００４６】ここで、遅延回路5a, 5b, 5cの遅延時間に
ついて説明する。図２は制御回路10により発生されるク
ロックCLK の周期ｔと、各遅延回路5a,5b, 5cによる遅
延時間ｘと、各加算器1a, 1b, 1c, 1dによる演算時間ｙ
との関係を示すタイミングチャートである。
ついて説明する。図２は制御回路10により発生されるク
ロックCLK の周期ｔと、各遅延回路5a,5b, 5cによる遅
延時間ｘと、各加算器1a, 1b, 1c, 1dによる演算時間ｙ
との関係を示すタイミングチャートである。
【００４７】ｎビットの乗算を行なう場合、制御回路10
から周期ｔのクロックCLK がｎ回出力される。第１桁の
回路に与えられるクロックCLK1が立ち上がったタイミン
グから第２桁の回路に与えられるクロックCLK2が立ち上
がるタイミングまでの時間ｘの間に第１桁の回路の加算
器1aによる演算が終了する必要があるが、その時間ｙを
補償するためにクロックCLK1が遅延回路5aにより時間ｘ
だけ遅延されて第２桁の回路に与えられるようにする必
要がある。
から周期ｔのクロックCLK がｎ回出力される。第１桁の
回路に与えられるクロックCLK1が立ち上がったタイミン
グから第２桁の回路に与えられるクロックCLK2が立ち上
がるタイミングまでの時間ｘの間に第１桁の回路の加算
器1aによる演算が終了する必要があるが、その時間ｙを
補償するためにクロックCLK1が遅延回路5aにより時間ｘ
だけ遅延されて第２桁の回路に与えられるようにする必
要がある。
【００４８】以上から、遅延回路5aの遅延時間をｘとす
れば、 ｙ＜ｘ＜ｔ という関係を満足させればよいことになる。この関係は
各桁の回路の遅延回路5a, 5b, 5cについて共通である。
れば、 ｙ＜ｘ＜ｔ という関係を満足させればよいことになる。この関係は
各桁の回路の遅延回路5a, 5b, 5cについて共通である。
【００４９】従って、ｎビットの乗算の場合、制御回路
10からクロックCLK1がｎ回発生されて第１桁の回路に与
えられる。そして、これらのクロックCLK1が遅延回路5a
によりそれぞれ時間ｘだけ遅延されて第２桁の回路に与
えられる。他の各桁の回路においても同様にそれぞれの
遅延回路によりクロックCLK が時間ｘずつ遅延されて伝
播されてゆく。全体としては、制御回路10からクロック
CLK1がｎ回発生されて第１桁の回路に与えられる。そし
て、第ｎ桁の回路でクロックCLKnが立ち下がったタイミ
ングで演算が終了して最終的な演算結果が出力される。
10からクロックCLK1がｎ回発生されて第１桁の回路に与
えられる。そして、これらのクロックCLK1が遅延回路5a
によりそれぞれ時間ｘだけ遅延されて第２桁の回路に与
えられる。他の各桁の回路においても同様にそれぞれの
遅延回路によりクロックCLK が時間ｘずつ遅延されて伝
播されてゆく。全体としては、制御回路10からクロック
CLK1がｎ回発生されて第１桁の回路に与えられる。そし
て、第ｎ桁の回路でクロックCLKnが立ち下がったタイミ
ングで演算が終了して最終的な演算結果が出力される。
【００５０】このような本発明の乗算器では、クロック
CLK の周期は乗算の桁数には拘わらずに１桁の加算に要
する時間、換言すれば各加算器による１回の加算動作に
必要な時間ｙまで短縮することが可能になる。
CLK の周期は乗算の桁数には拘わらずに１桁の加算に要
する時間、換言すれば各加算器による１回の加算動作に
必要な時間ｙまで短縮することが可能になる。
【００５１】なお、上記実施例では乗数，被乗数が４ビ
ットである場合について説明した、これに限られるもの
ではなく、第１桁と最終桁以外の中間の桁の回路を同一
構成で増加させれば、乗数，被乗数のビット数に拘わら
ずに本発明を適用できることは言うまでもない。
ットである場合について説明した、これに限られるもの
ではなく、第１桁と最終桁以外の中間の桁の回路を同一
構成で増加させれば、乗数，被乗数のビット数に拘わら
ずに本発明を適用できることは言うまでもない。
【００５２】
【発明の効果】以上に詳述したように本発明の乗算器に
よれば、加算器の構成は一段のみでありながらマイクロ
プログラムによる反復加算を行なわなくともよいため、
ハードウェア量が削減されると共に高速処理が実現され
る。上述の実施例では４桁（４ビット）の乗算を行なう
具体的回路について説明したが、乗算の桁数が増えれば
増える程、ハードウェア量の削減及び高速処理という本
発明の効果が更に大きくなる。
よれば、加算器の構成は一段のみでありながらマイクロ
プログラムによる反復加算を行なわなくともよいため、
ハードウェア量が削減されると共に高速処理が実現され
る。上述の実施例では４桁（４ビット）の乗算を行なう
具体的回路について説明したが、乗算の桁数が増えれば
増える程、ハードウェア量の削減及び高速処理という本
発明の効果が更に大きくなる。
【図１】 本発明の乗算器の一構成例を示す回路図であ
る。
る。
【図２】 本発明の乗算器の制御回路により発生される
クロックCLK の周期と、各遅延回路による遅延時間と、
各加算器による演算時間との関係を示すタイミングチャ
ートである。
クロックCLK の周期と、各遅延回路による遅延時間と、
各加算器による演算時間との関係を示すタイミングチャ
ートである。
【図３】 従来の並列演算方式のためのハードウェアの
構成例を示す模式図である。
構成例を示す模式図である。
【図４】 従来の直列演算方式のハードウェア構成及び
手順を示す模式図である。
手順を示す模式図である。
1a, 1b, 1c, 1d 加算器、2a, 2b, 2c, 2d D-フリップ
フロップ、3a, 3b, 3c, 3d D-フリップフロップ、4a,
4b, 4c, 4d トランジスタゲート、4a#, 4b#,4c#, 4d#
トランジスタゲート、5a, 5b, 5c 遅延回路、６ 乗
数レジスタ、７(7a, 7b, 7c, 7d) 被乗数レジスタ、８
乗算結果下位レジスタ、９(9a, 9b, 9c, 9d) 乗算結
果上位レジスタ。
フロップ、3a, 3b, 3c, 3d D-フリップフロップ、4a,
4b, 4c, 4d トランジスタゲート、4a#, 4b#,4c#, 4d#
トランジスタゲート、5a, 5b, 5c 遅延回路、６ 乗
数レジスタ、７(7a, 7b, 7c, 7d) 被乗数レジスタ、８
乗算結果下位レジスタ、９(9a, 9b, 9c, 9d) 乗算結
果上位レジスタ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】本発明に係る乗算器は、
各桁の回路が加算器と、乗数の各桁をクロックに同期し
て順次ラッチしつつ次の桁へ伝播する第１のD-フリップ
フロップと、この第１のD-フリップフロップがラッチし
ている値に応じて自桁の加算器の加算結果または次の桁
の加算器の加算結果のいずれかをクロックに同期してラ
ッチする第２のD-フリップフロップと、各桁の加算器が
キャリーを出力するまで、換言すれば加算動作を完了す
るまで次の桁へのクロックの伝播を遅延させる遅延回路
とで構成されている。
各桁の回路が加算器と、乗数の各桁をクロックに同期し
て順次ラッチしつつ次の桁へ伝播する第１のD-フリップ
フロップと、この第１のD-フリップフロップがラッチし
ている値に応じて自桁の加算器の加算結果または次の桁
の加算器の加算結果のいずれかをクロックに同期してラ
ッチする第２のD-フリップフロップと、各桁の加算器が
キャリーを出力するまで、換言すれば加算動作を完了す
るまで次の桁へのクロックの伝播を遅延させる遅延回路
とで構成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【作用】本発明に係る乗算器では、遅延回路により次の
桁へのクロックの伝播が少なくとも加算器が加算動作に
必要な時間だけ遅延されることにより、各加算器が加算
動作に必要な時間づつずれて連続的に動作する。
桁へのクロックの伝播が少なくとも加算器が加算動作に
必要な時間だけ遅延されることにより、各加算器が加算
動作に必要な時間づつずれて連続的に動作する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】第２桁の回路のD-フリップフロップ3bの入
力端子Ｄには第１桁の回路のD-フリップフロップ3aの出
力端子Ｑの出力が、クロック端子CLには第１桁の回路の
遅延回路5aの出力がそれぞれ与えられており、出力端子
Ｑからの出力信号はトランジスタゲート4bをオン／オフ
制御し、出力端子#Qからの出力信号はトランジスタゲー
ト4b# をオン／オフ制御する。
力端子Ｄには第１桁の回路のD-フリップフロップ3aの出
力端子Ｑの出力が、クロック端子CLには第１桁の回路の
遅延回路5aの出力がそれぞれ与えられており、出力端子
Ｑからの出力信号はトランジスタゲート4bをオン／オフ
制御し、出力端子#Qからの出力信号はトランジスタゲー
ト4b# をオン／オフ制御する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】第３桁の回路のD-フリップフロップ3cの入
力端子Ｄには第２桁の回路のD-フリップフロップ3bの出
力端子Ｑの出力が、クロック端子CLには第２桁の回路の
遅延回路5bの出力がそれぞれ与えられており、出力端子
Ｑからの出力信号はトランジスタゲート4cをオン／オフ
制御し、出力端子#Qからの出力信号はトランジスタゲー
ト4c# をオン／オフ制御する。
力端子Ｄには第２桁の回路のD-フリップフロップ3bの出
力端子Ｑの出力が、クロック端子CLには第２桁の回路の
遅延回路5bの出力がそれぞれ与えられており、出力端子
Ｑからの出力信号はトランジスタゲート4cをオン／オフ
制御し、出力端子#Qからの出力信号はトランジスタゲー
ト4c# をオン／オフ制御する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】なお、第３桁の回路の遅延回路5cには第２
桁の回路の遅延回路5bの出力が与えられており、出力は
第４桁の回路のD-フリップフロップ3d, 2d及び2eのクロ
ック端子CLにそれぞれ接続されている。
桁の回路の遅延回路5bの出力が与えられており、出力は
第４桁の回路のD-フリップフロップ3d, 2d及び2eのクロ
ック端子CLにそれぞれ接続されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】第４桁の回路のD-フリップフロップ3dの入
力端子Ｄには第３桁の回路のD-フリップフロップ3cの出
力端子Ｑの出力が、クロック端子CLには第３桁の回路の
遅延回路5cの出力がそれぞれ与えられており、出力端子
Ｑからの出力信号はトランジスタゲート4dをオン／オフ
制御する他 ANDゲート11に入力され、出力端子#Qからの
出力信号はトランジスタゲート4d# をオン／オフ制御す
る。
力端子Ｄには第３桁の回路のD-フリップフロップ3cの出
力端子Ｑの出力が、クロック端子CLには第３桁の回路の
遅延回路5cの出力がそれぞれ与えられており、出力端子
Ｑからの出力信号はトランジスタゲート4dをオン／オフ
制御する他 ANDゲート11に入力され、出力端子#Qからの
出力信号はトランジスタゲート4d# をオン／オフ制御す
る。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】なお、各トランジスタゲート4a, 4b, 4c,
4dはそれぞれに接続されているD-フリップフロップ3a,
3b, 3c, 3dの出力端子Ｑからの出力信号が”０”である
場合にオンし、”１”である場合にオフする。また、各
トランジスタゲート4a#, 4b#, 4c#, 4d#はそれぞれに接
続されているD-フリップフロップ3a, 3b, 3c, 3dの反転
出力端子#Qからの出力信号が”０”である場合にオン
し、”１”である場合にオフする。
4dはそれぞれに接続されているD-フリップフロップ3a,
3b, 3c, 3dの出力端子Ｑからの出力信号が”０”である
場合にオンし、”１”である場合にオフする。また、各
トランジスタゲート4a#, 4b#, 4c#, 4d#はそれぞれに接
続されているD-フリップフロップ3a, 3b, 3c, 3dの反転
出力端子#Qからの出力信号が”０”である場合にオン
し、”１”である場合にオフする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】次の桁の加算が行なわれてその結果がD-フ
リップフロップ2aにラッチされると同時に乗算結果下位
レジスタ８の内容は一桁右シフトされる。以下同様に、
一桁ずつ加算が行なわれると乗算結果下位レジスタ８の
内容は順次シフトされると共に、それと同一のタイミン
グで乗数レジスタ６の内容も一桁ずつ左シフトされてD-
フリップフロップ3aへ各桁の値が出力される。
リップフロップ2aにラッチされると同時に乗算結果下位
レジスタ８の内容は一桁右シフトされる。以下同様に、
一桁ずつ加算が行なわれると乗算結果下位レジスタ８の
内容は順次シフトされると共に、それと同一のタイミン
グで乗数レジスタ６の内容も一桁ずつ左シフトされてD-
フリップフロップ3aへ各桁の値が出力される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】なお、上記実施例では乗数，被乗数が４ビ
ットである場合について説明したがこれに限られるもの
ではなく、第１桁と最終桁以外の中間の桁の回路を同一
構成で増加させれば、乗数，被乗数のビット数に拘わら
ずに本発明を適用できることは言うまでもない。
ットである場合について説明したがこれに限られるもの
ではなく、第１桁と最終桁以外の中間の桁の回路を同一
構成で増加させれば、乗数，被乗数のビット数に拘わら
ずに本発明を適用できることは言うまでもない。
Claims (3)
- 【請求項１】 クロックCLK を発生する制御回路(10)
と、 被乗数の各桁の値を記憶する被乗数レジスタ(7) と、 乗数の各桁の値を記憶し、前記制御回路(10)が発生する
クロックに同期して乗数の各桁の値を順次出力する乗数
レジスタ(6) と、 第１の入力端子に前記被乗数レジスタ(7) に記憶された
被乗数の各桁の値をそれぞれ入力し、第２の入力端子に
最終桁以外では次の桁の加算結果を、最終桁では自桁の
キャリー出力と乗数の最終桁の論理積とをそれぞれ入力
して加算し、加算結果とキャリーとを出力する各桁の加
算器(1a, 1b, 1c, 1d …) と、 前記乗数レジスタ(6) からクロックに同期して順次出力
される乗数の各桁の値をクロックに同期して順次ラッチ
しつつ次の桁へ伝播する各桁の第１のD-フリップフロッ
プ(3a, 3b, 3c, 3d …) と、 前記第１のD-フリップフロップ(3a, 3b, 3c, 3d …) に
保持された値に応じて、自桁の加算器(1a, 1b, 1c, 1d
…) または次の桁の加算器(1a, 1b, 1c, 1d …) の加算
結果をクロックに同期してラッチする各桁の第２のD-フ
リップフロップ(2a, 2b, 2c, 2d …) と、 最終桁を除く各加算器(1a, 1b, 1c …) による加算結果
のキャリーが次の桁の加算器(1b, 1c, 1d …) に入力さ
れるまで、クロックの伝播を遅延して次の桁の第１のD-
フリップフロップ(3b, 3c, 3d …) 及び第２のD-フリッ
プフロップ(2b,2c, 2d …) に与える遅延回路(5a, 5b,
5c …) とを備えたことを特徴とする乗算器。 - 【請求項２】 前記加算器(1a, 1b, 1c, 1d …) の内の
前記被乗数レジスタ(7) に記憶された被乗数の第１の桁
の値が与えられる加算(1a)は半加算器で構成され、他の
各加算器(1b, 1c, 1d …) はそれぞれ全加算器で構成さ
れていることを特徴とする請求項１に記載の乗算器。 - 【請求項３】 前記第２のD-フリップフロップ(2a, 2b,
2c, 2d …) にラッチされた値を乗算結果として記憶す
るレジスタ(8, 9a, 9b, 9c, 9d…) を備えたことを特徴
とする請求項１に記載の乗算器。
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Cited By (1)
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| DE3540800A1 (de) * | 1985-11-16 | 1987-08-13 | Standard Elektrik Lorenz Ag | Binaeraddierer-zelle und aus solchen binaeraddierer-zellen zusammengesetztes schnelles addier- und multiplizierwerk |
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-
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-
1995
- 1995-04-21 DE DE19514739A patent/DE19514739C2/de not_active Expired - Fee Related
- 1995-05-25 US US08/452,618 patent/US5615141A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0897709A (ja) * | 1994-09-21 | 1996-04-12 | Nec Corp | 論理回路 |
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