JPH087559B2 - 映像信号生成回路 - Google Patents
映像信号生成回路Info
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- JPH087559B2 JPH087559B2 JP1341871A JP34187189A JPH087559B2 JP H087559 B2 JPH087559 B2 JP H087559B2 JP 1341871 A JP1341871 A JP 1341871A JP 34187189 A JP34187189 A JP 34187189A JP H087559 B2 JPH087559 B2 JP H087559B2
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- Japan
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- signal
- vertical
- synchronization
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、TV画面上にビデオ信号とコンピュータ画像
とをスーパインポーズで表示する映像信号生成回路に係
り、特には、コンピュータ画像の表示のための水平、垂
直の各駆動信号をビデオ信号の水平、垂直の各同期信号
に合わせるための同期合わせ回路部分の改良に関する。
とをスーパインポーズで表示する映像信号生成回路に係
り、特には、コンピュータ画像の表示のための水平、垂
直の各駆動信号をビデオ信号の水平、垂直の各同期信号
に合わせるための同期合わせ回路部分の改良に関する。
＜従来の技術＞ 一般に、TV画面上にビデオ信号とコンピュータ画像と
をスーパインポーズで表示する映像信号生成回路におい
て、コンピュータ画像の表示のための水平、垂直の各駆
動信号がビデオ信号の水平、垂直の各同期信号に同期し
ていないと、コンピュータ画像の表示画面が乱れる等の
不具合を生じるために、コンピュータの水平、垂直駆動
信号をビデオ信号に同期させることが必要となる。
をスーパインポーズで表示する映像信号生成回路におい
て、コンピュータ画像の表示のための水平、垂直の各駆
動信号がビデオ信号の水平、垂直の各同期信号に同期し
ていないと、コンピュータ画像の表示画面が乱れる等の
不具合を生じるために、コンピュータの水平、垂直駆動
信号をビデオ信号に同期させることが必要となる。
従来、そのような同期合わせのための回路を有する映
像信号生成回路には、第３図に示す構成のものがある。
同図において、１はビデオ信号から水平同期信号HSYNC
と垂直同期信号VSYNCとを分離して取り出す同期分離回
路、２は一定の発振周波数のクロックパルスを発生する
発振器であり、その発振周波数は、後述のCRTコントロ
ーラ５から作り出される水平、垂直駆動信号HD、VDの周
波数がビデオ信号の水平、水平同期信号HSYNC、VSYNCの
周波数よりも幾分高くなるように予め設定されている。
３はコンピュータ（CPU）で作られる画像データを格納
する画像メモリ、４は画像メモリ３に格納されたコンピ
ュータ画像信号とビデオ信号に基づく画像とを表示する
CRTディスプレイ、５は画像メモリ３に格納されている
画像データをCRTディスプレイへ４の表示するための水
平および垂直駆動信号HD、VDを発生するCRTコントロー
ラ、６はビデオ信号とコンピュータ画像信号とを切り換
えて出力する切換回路、７′はCRTコントローラ５から
出力される前記水平および垂直の各駆動信号HD、VDをビ
デオ信号の水平および垂直の各同期信号HSYNC、VSYNCに
合わせるための同期合わせ回路である。そしてこの同期
合わせ回路７′には、同期分離回路１で同期分離された
水平、垂直同期信号HSYNC、VSYNC、発振器２からのクロ
ックパルスCLKs、CRTコントローラ５から出力される水
平、垂直駆動信号HD、VDがそれぞれ入力される一方、こ
れらの入力信号に基づいて発振器２のクロックパルスCL
Ksを加工したクロックパルスCLKcがCRTコントローラ５
の動作信号として出力されるようになっている。
像信号生成回路には、第３図に示す構成のものがある。
同図において、１はビデオ信号から水平同期信号HSYNC
と垂直同期信号VSYNCとを分離して取り出す同期分離回
路、２は一定の発振周波数のクロックパルスを発生する
発振器であり、その発振周波数は、後述のCRTコントロ
ーラ５から作り出される水平、垂直駆動信号HD、VDの周
波数がビデオ信号の水平、水平同期信号HSYNC、VSYNCの
周波数よりも幾分高くなるように予め設定されている。
３はコンピュータ（CPU）で作られる画像データを格納
する画像メモリ、４は画像メモリ３に格納されたコンピ
ュータ画像信号とビデオ信号に基づく画像とを表示する
CRTディスプレイ、５は画像メモリ３に格納されている
画像データをCRTディスプレイへ４の表示するための水
平および垂直駆動信号HD、VDを発生するCRTコントロー
ラ、６はビデオ信号とコンピュータ画像信号とを切り換
えて出力する切換回路、７′はCRTコントローラ５から
出力される前記水平および垂直の各駆動信号HD、VDをビ
デオ信号の水平および垂直の各同期信号HSYNC、VSYNCに
合わせるための同期合わせ回路である。そしてこの同期
合わせ回路７′には、同期分離回路１で同期分離された
水平、垂直同期信号HSYNC、VSYNC、発振器２からのクロ
ックパルスCLKs、CRTコントローラ５から出力される水
平、垂直駆動信号HD、VDがそれぞれ入力される一方、こ
れらの入力信号に基づいて発振器２のクロックパルスCL
Ksを加工したクロックパルスCLKcがCRTコントローラ５
の動作信号として出力されるようになっている。
第４図は、上記の同期合わせ回路７′の詳細を示す回
路構成図である。この同期合わせ回路７′は、水平同期
信号HSYNCと水平駆動信号HDとに基づいて水平同期合わ
せ用の制御信号Phを出力する水平同期合わせ用回路（本
例では水平用Ｄフリップフロップ）8h、垂直同期信号VS
YNCと垂直駆動信号VDとに基づいて垂直同期合わせ用の
制御信号Pvを出力する垂直同期合わせ用回路（本例では
垂直用Ｄフリップフロップ）8v、この両同期合わせ用回
路8h、8vから各々出力される制御信号Ph、Pvを共に入力
して水平垂直同期合わせ用の制御信号Phvを生成する第
１アンドゲート10、この第１アンドゲート10から出力さ
れる制御信号Phvに基づいて発振器２からのクロックパ
ルスCLKsに対するゲートを開閉するゲート回路（本例で
は第２アンドゲート）11、および両Ｄフリップフロップ
8h、8vのクロック入力端子に加える水平、垂直の各駆動
信号HD、VDのレベルを反転するインバータから構成され
る。
路構成図である。この同期合わせ回路７′は、水平同期
信号HSYNCと水平駆動信号HDとに基づいて水平同期合わ
せ用の制御信号Phを出力する水平同期合わせ用回路（本
例では水平用Ｄフリップフロップ）8h、垂直同期信号VS
YNCと垂直駆動信号VDとに基づいて垂直同期合わせ用の
制御信号Pvを出力する垂直同期合わせ用回路（本例では
垂直用Ｄフリップフロップ）8v、この両同期合わせ用回
路8h、8vから各々出力される制御信号Ph、Pvを共に入力
して水平垂直同期合わせ用の制御信号Phvを生成する第
１アンドゲート10、この第１アンドゲート10から出力さ
れる制御信号Phvに基づいて発振器２からのクロックパ
ルスCLKsに対するゲートを開閉するゲート回路（本例で
は第２アンドゲート）11、および両Ｄフリップフロップ
8h、8vのクロック入力端子に加える水平、垂直の各駆動
信号HD、VDのレベルを反転するインバータから構成され
る。
次に、第４図に示した周期合わせ回路７′の周期合わ
せ動作、特に水平駆動信号HSYNCに水平駆動信号HDを同
期させる場合の動作について、第５図に示すタイミング
チャートを参照して説明する。
せ動作、特に水平駆動信号HSYNCに水平駆動信号HDを同
期させる場合の動作について、第５図に示すタイミング
チャートを参照して説明する。
現在、画像メモリ３からコンピュータ画像データを読
み出す画像表示期間中であるとき、垂直用Ｄフリップフ
ロップ8vの反転出力である制御信号Pvは、ハイレベル
となっており、このため、第１アンドゲート10は開いて
いる。
み出す画像表示期間中であるとき、垂直用Ｄフリップフ
ロップ8vの反転出力である制御信号Pvは、ハイレベル
となっており、このため、第１アンドゲート10は開いて
いる。
一方、この状態で、外乱等の影響によって水平同期信
号HSYNCに対して水平駆動信号HDの同期が合っていない
ときには、第５図の符号に示すように、水平同期信号
HSYNCのダウンエッジが水平駆動信号HDのダウンエッジ
よりも先行する。この場合、水平同期信号HSYNCのダウ
ンエッジによって水平用Ｄフリップフロップ8hが既にク
リアされているために、次に水平駆動信号HDがクロック
パルスとして加わっても水平用Ｄフリップフロップ8hの
反転出力（＝Ph）のレベルは変化せず、ハイレベルの
ままに維持される。このため、第１アンドゲート10の出
力Phvもハイレベルとなり、発振器２からのクロックパ
ルスCLKsが第２アンドゲート11を介してCRTコントロー
ラ５に加えられる。このクロックパルスCLKcによって、
CRTコントローラ５から水平駆動信号HDが生成される
が、前述したように、この水平駆動信号HDのパルス周期
T1はビデオ信号の水平同期信号HSYNCのパルス周期T0よ
りも幾分短くなるように予め設定されているので、第５
図の符号以降のタイミングに示すように、水平同期信
号HSYNCに対して水平駆動信号HDの位相が次第に近付い
てきて、水平駆動信号HDのダウンエッジが水平同期信号
HSYNCのダウンエッジよりも先行するようになる。する
と、水平用Ｄフリップフロップ8hは、クリア解除状態に
おいて水平駆動信号HDがクロックパルスとして加わるた
めに、水平用Ｄフリップフロップ8hの反転出力である
制御信号Phのレベルはローレベルに変化し、引き続い
て、水平用Ｄフリップフロップ8hは水平同期信号HSYNC
のダウンエッジによってクリアされるため、反転出力
はハイレベルとなる。すなわち第１アンドゲート10の出
力Phvは、第５図のΔＴ″、Δｔ′、Δｔで示す期間だ
けローレベルとなるため、そのΔｔ″、Δｔ′、Δｔの
期間だけクロックパルスCLKcがCRTコントローラ５に加
わるのが停止される。CRTコントローラ５は、クロック
パルスCLKcが入力されないと、その期間だけ動作を停止
するので、結果的に、その停止期間Δｔ″、Δｔ′、Δ
ｔだけCRTコントローラ５で生成される水平駆動信号HD
の出力タイミングが実質的に引き伸ばされたことにな
り、最終的に水平同期信号HSYNCに水平駆動信号HDが同
期するようになる（第５図の符号以降のタイミン
グ）。そして、一旦同期が合った以降の定常状態では、
T0＝T1＋Δｔとなる。
号HSYNCに対して水平駆動信号HDの同期が合っていない
ときには、第５図の符号に示すように、水平同期信号
HSYNCのダウンエッジが水平駆動信号HDのダウンエッジ
よりも先行する。この場合、水平同期信号HSYNCのダウ
ンエッジによって水平用Ｄフリップフロップ8hが既にク
リアされているために、次に水平駆動信号HDがクロック
パルスとして加わっても水平用Ｄフリップフロップ8hの
反転出力（＝Ph）のレベルは変化せず、ハイレベルの
ままに維持される。このため、第１アンドゲート10の出
力Phvもハイレベルとなり、発振器２からのクロックパ
ルスCLKsが第２アンドゲート11を介してCRTコントロー
ラ５に加えられる。このクロックパルスCLKcによって、
CRTコントローラ５から水平駆動信号HDが生成される
が、前述したように、この水平駆動信号HDのパルス周期
T1はビデオ信号の水平同期信号HSYNCのパルス周期T0よ
りも幾分短くなるように予め設定されているので、第５
図の符号以降のタイミングに示すように、水平同期信
号HSYNCに対して水平駆動信号HDの位相が次第に近付い
てきて、水平駆動信号HDのダウンエッジが水平同期信号
HSYNCのダウンエッジよりも先行するようになる。する
と、水平用Ｄフリップフロップ8hは、クリア解除状態に
おいて水平駆動信号HDがクロックパルスとして加わるた
めに、水平用Ｄフリップフロップ8hの反転出力である
制御信号Phのレベルはローレベルに変化し、引き続い
て、水平用Ｄフリップフロップ8hは水平同期信号HSYNC
のダウンエッジによってクリアされるため、反転出力
はハイレベルとなる。すなわち第１アンドゲート10の出
力Phvは、第５図のΔＴ″、Δｔ′、Δｔで示す期間だ
けローレベルとなるため、そのΔｔ″、Δｔ′、Δｔの
期間だけクロックパルスCLKcがCRTコントローラ５に加
わるのが停止される。CRTコントローラ５は、クロック
パルスCLKcが入力されないと、その期間だけ動作を停止
するので、結果的に、その停止期間Δｔ″、Δｔ′、Δ
ｔだけCRTコントローラ５で生成される水平駆動信号HD
の出力タイミングが実質的に引き伸ばされたことにな
り、最終的に水平同期信号HSYNCに水平駆動信号HDが同
期するようになる（第５図の符号以降のタイミン
グ）。そして、一旦同期が合った以降の定常状態では、
T0＝T1＋Δｔとなる。
ところで、従来のCRTコントローラ５にあっては、第
６図（ａ）に示すように、垂直駆動信号VDのハイレベル
の期間T31′が可変で、垂直同期信号VSYNCのハイレベル
の期間T21より十分に短くなるように調整できる機種が
ある一方、第６図（ｂ）に示すように、垂直同期信号VD
のハイレベルのパルス期間T31″が固定されていて、し
かも、その期間T31″が垂直同期信号VSYNCのハイレベル
の期間T21に近似している機種がある。
６図（ａ）に示すように、垂直駆動信号VDのハイレベル
の期間T31′が可変で、垂直同期信号VSYNCのハイレベル
の期間T21より十分に短くなるように調整できる機種が
ある一方、第６図（ｂ）に示すように、垂直同期信号VD
のハイレベルのパルス期間T31″が固定されていて、し
かも、その期間T31″が垂直同期信号VSYNCのハイレベル
の期間T21に近似している機種がある。
前者の機種において、外乱等の影響によって垂直同期
信号VSYNCに対して垂直駆動信号VDの同期が合っていな
いときには、垂直同期信号VSYNCのダウンエッジが垂直
駆動信号VDのダウンエッジよりも先行するので、この場
合は、水平同期の場合と全く同様に、垂直用Ｄフリップ
フロップ8vの反転出力（＝Pv）のレベルはハイレベル
のままに維持され、そのため、水平用Ｄフリップフロッ
プ8hの出力がハイレベルとなる期間ごとに、クロックパ
ルスCLKcが第２アンドゲート11を介してCRTコントロー
ラ５に加えられる。このクロックパルスCLKcによって、
CRTコントローラ５から垂直駆動信号VDが生成される
が、前述したように、この垂直駆動信号VDのパルス周期
はビデオ信号の垂直同期信号VSYNCのパルス周期T2より
も幾分短くなるように予め設定されているので、垂直同
期信号VSYNCに対して垂直駆動信号VDの位相が次第に近
付いてきて、垂直駆動信号VDのダウンエッジが垂直同期
信号VSYNCのダウンエッジよりも先行するようになる。
そして、第６図（ａ）に示すように、垂直駆動信号VDの
ダウンエッジが垂直同期信号VSYNCのダウンエッジより
も先行する状態になると、垂直用Ｄフリップフロップ8v
の反転出力端子の出力Pvは、第６図（ａ）のΔT2′で
示す期間だけローレベルとなるため、そのΔT2′の期間
だけクロックパルスCLKcがCRTコントローラ５に加わる
のが停止される。これに応じて、CRTコントローラ５
は、動作を停止するので、結果的に、クロックパルスCL
Kcの停止期間ΔT2′だけCRTコントローラ５で生成され
る垂直駆動信号VDの出力タイミングが実質的に引き伸ば
されたことになり、以降は垂直同期信号VSYNCに垂直駆
動信号VDが同期することになる。
信号VSYNCに対して垂直駆動信号VDの同期が合っていな
いときには、垂直同期信号VSYNCのダウンエッジが垂直
駆動信号VDのダウンエッジよりも先行するので、この場
合は、水平同期の場合と全く同様に、垂直用Ｄフリップ
フロップ8vの反転出力（＝Pv）のレベルはハイレベル
のままに維持され、そのため、水平用Ｄフリップフロッ
プ8hの出力がハイレベルとなる期間ごとに、クロックパ
ルスCLKcが第２アンドゲート11を介してCRTコントロー
ラ５に加えられる。このクロックパルスCLKcによって、
CRTコントローラ５から垂直駆動信号VDが生成される
が、前述したように、この垂直駆動信号VDのパルス周期
はビデオ信号の垂直同期信号VSYNCのパルス周期T2より
も幾分短くなるように予め設定されているので、垂直同
期信号VSYNCに対して垂直駆動信号VDの位相が次第に近
付いてきて、垂直駆動信号VDのダウンエッジが垂直同期
信号VSYNCのダウンエッジよりも先行するようになる。
そして、第６図（ａ）に示すように、垂直駆動信号VDの
ダウンエッジが垂直同期信号VSYNCのダウンエッジより
も先行する状態になると、垂直用Ｄフリップフロップ8v
の反転出力端子の出力Pvは、第６図（ａ）のΔT2′で
示す期間だけローレベルとなるため、そのΔT2′の期間
だけクロックパルスCLKcがCRTコントローラ５に加わる
のが停止される。これに応じて、CRTコントローラ５
は、動作を停止するので、結果的に、クロックパルスCL
Kcの停止期間ΔT2′だけCRTコントローラ５で生成され
る垂直駆動信号VDの出力タイミングが実質的に引き伸ば
されたことになり、以降は垂直同期信号VSYNCに垂直駆
動信号VDが同期することになる。
＜発明が解決しようとする課題＞ ところが、垂直同期信号VDのハイレベルのパルス期間
T31″が固定されていて、しかも、その期間T31″と垂直
同期信号VSYNCのハイレベルの期間T21との差（＝T21−T
31″）が水平駆動信号HSYNCの１周期T0よりも短いよう
な後者の機種においては、次の問題点を生じる。
T31″が固定されていて、しかも、その期間T31″と垂直
同期信号VSYNCのハイレベルの期間T21との差（＝T21−T
31″）が水平駆動信号HSYNCの１周期T0よりも短いよう
な後者の機種においては、次の問題点を生じる。
すなわち、第６図に示すように、たまたま垂直駆動信
号VDのアップエッジから水平周期信号HSYNCと水平駆動
信号VDとが同期している場合において、垂直駆動信号VD
のダウンエッジの直前に水平駆動信号HDが到来した後、
次の水平駆動信号HDが到来するまでの間に、まず、垂直
駆動信号VDのダウンエッジが、続いて垂直同期信号VSYN
Cのダウンエッジがくると、垂直用Ｄフリップフロップ8
vの反転出力端子の出力Pvは、第６図（ｂ）のΔT2″
で示す期間だけローレベルとなり、そのため、第１アン
ドゲート10から出力される制御信号Phvも同様にローレ
ベルとなってそのΔT2″の期間だけクロックパルスCLKc
がCRTコントローラ５に加わるのが停止される。この現
象は、一つの水平駆動信号HDが到来してから次の水平駆
動信号HDが到来するまでの間に、CRTコントローラ５に
対して入力されるクロックパルスCLKCが２度停止された
ことになるため、CRTコントローラ５で生成される水平
駆動信号HDの出力タイミングが、周期が合っている状態
での１周期分（＝T1＋Δｔ）よりも余分に引き伸ばされ
ることになる。その結果、前述したように、第５図の符
号に示すような水平同期信号HSYNCのダウンエッジが
水平駆動信号HDのダウンエッジよりも先行する状態が生
じて、第１アンドゲート10から出力される制御信号Phv
にローレベルが発生しなくなり、水平同期信号HSYNCに
水平駆動信号HDの同期が合わなくなる。水平駆動信号HD
のパルス周期T1はビデオ信号の水平同期信号HSYNCのパ
ルス周期T0よりも幾分短いので、いずれは水平同期信号
HSYNCに水平駆動信号HDが同期するようになるものの、
第６図中、符号Tcで示す期間は同期が外れた状態が継続
し、表示画面に乱れを生じる。なお、第６図（ａ）に示
すように、垂直駆動信号VDのダウンエッジから垂直同期
信号VSYNCのダウンエッジまでの期間ΔT2′が水平同期
信号HSYNCの１周期T1分よりも長ければ、垂直駆動信号V
Dのダウンエッジの直前に到来した水平駆動信号HDから
垂直駆動信号VDのダウンエッジまでの区間と、垂直同期
信号VSYNCのダウンエッジの直後から次に初めて発生す
る水平駆動信号VDまでの区間との和が水平同期信号HSYN
Cの１周期T0（＝T1＋Δｔ）分となるために、水平駆動
信号HDの同期が外れることはない。
号VDのアップエッジから水平周期信号HSYNCと水平駆動
信号VDとが同期している場合において、垂直駆動信号VD
のダウンエッジの直前に水平駆動信号HDが到来した後、
次の水平駆動信号HDが到来するまでの間に、まず、垂直
駆動信号VDのダウンエッジが、続いて垂直同期信号VSYN
Cのダウンエッジがくると、垂直用Ｄフリップフロップ8
vの反転出力端子の出力Pvは、第６図（ｂ）のΔT2″
で示す期間だけローレベルとなり、そのため、第１アン
ドゲート10から出力される制御信号Phvも同様にローレ
ベルとなってそのΔT2″の期間だけクロックパルスCLKc
がCRTコントローラ５に加わるのが停止される。この現
象は、一つの水平駆動信号HDが到来してから次の水平駆
動信号HDが到来するまでの間に、CRTコントローラ５に
対して入力されるクロックパルスCLKCが２度停止された
ことになるため、CRTコントローラ５で生成される水平
駆動信号HDの出力タイミングが、周期が合っている状態
での１周期分（＝T1＋Δｔ）よりも余分に引き伸ばされ
ることになる。その結果、前述したように、第５図の符
号に示すような水平同期信号HSYNCのダウンエッジが
水平駆動信号HDのダウンエッジよりも先行する状態が生
じて、第１アンドゲート10から出力される制御信号Phv
にローレベルが発生しなくなり、水平同期信号HSYNCに
水平駆動信号HDの同期が合わなくなる。水平駆動信号HD
のパルス周期T1はビデオ信号の水平同期信号HSYNCのパ
ルス周期T0よりも幾分短いので、いずれは水平同期信号
HSYNCに水平駆動信号HDが同期するようになるものの、
第６図中、符号Tcで示す期間は同期が外れた状態が継続
し、表示画面に乱れを生じる。なお、第６図（ａ）に示
すように、垂直駆動信号VDのダウンエッジから垂直同期
信号VSYNCのダウンエッジまでの期間ΔT2′が水平同期
信号HSYNCの１周期T1分よりも長ければ、垂直駆動信号V
Dのダウンエッジの直前に到来した水平駆動信号HDから
垂直駆動信号VDのダウンエッジまでの区間と、垂直同期
信号VSYNCのダウンエッジの直後から次に初めて発生す
る水平駆動信号VDまでの区間との和が水平同期信号HSYN
Cの１周期T0（＝T1＋Δｔ）分となるために、水平駆動
信号HDの同期が外れることはない。
さらに、第６図（ｃ）に示すように、垂直駆動信号VD
の同期が外れており、垂直同期信号VSYNCのダウンエッ
ジが垂直駆動信号VDのダウンエッジよりも先行している
場合は、第６図（ａ）に示したようなローレベルの期間
ΔT2′が存在せず、垂直用Ｄフリップフロップ8vの反転
出力（＝Pv）のレベルはハイレベルのままに維持され
るので、水平用Ｄフリップフロップ8hの出力がハイレベ
ルとなる期間ごとに、クロックパルスCLKcが第２アンド
ゲート11を介してCRTコントローラ５に加えられる。そ
して、このクロックパルスCLKcによって、CRTコントロ
ーラ５から垂直駆動信号VDが出力されるが、この垂直駆
動信号VDは、水平駆動信号HDを分周したかたちで生成さ
れるため、一旦水平同期信号HSYNCに水平駆動信号HDが
同期した状態になると、水平駆動信号HDが所定のパルス
数だけ発生するたびに垂直駆動駆動信号VDが発生され
る。このため、垂直駆動信号VDのダウンエッジが垂直同
期信号VSYNCのダウンエッジよりも早く到来することが
なくなり、以降は第６図（ｃ）に示す状態が継続されて
垂直駆動信号VDの周期が外れたままとなる。
の同期が外れており、垂直同期信号VSYNCのダウンエッ
ジが垂直駆動信号VDのダウンエッジよりも先行している
場合は、第６図（ａ）に示したようなローレベルの期間
ΔT2′が存在せず、垂直用Ｄフリップフロップ8vの反転
出力（＝Pv）のレベルはハイレベルのままに維持され
るので、水平用Ｄフリップフロップ8hの出力がハイレベ
ルとなる期間ごとに、クロックパルスCLKcが第２アンド
ゲート11を介してCRTコントローラ５に加えられる。そ
して、このクロックパルスCLKcによって、CRTコントロ
ーラ５から垂直駆動信号VDが出力されるが、この垂直駆
動信号VDは、水平駆動信号HDを分周したかたちで生成さ
れるため、一旦水平同期信号HSYNCに水平駆動信号HDが
同期した状態になると、水平駆動信号HDが所定のパルス
数だけ発生するたびに垂直駆動駆動信号VDが発生され
る。このため、垂直駆動信号VDのダウンエッジが垂直同
期信号VSYNCのダウンエッジよりも早く到来することが
なくなり、以降は第６図（ｃ）に示す状態が継続されて
垂直駆動信号VDの周期が外れたままとなる。
＜課題を解決するための手段＞ 本発明は、このような事情に鑑みてなされたものであ
って、垂直同期信号のハイレベルのパルス期間を可変す
ることができず、しかも、垂直駆動信号のハイレベルの
期間と垂直同期信号のハイレベルの期間との差が水平駆
動信号の１周期よりも短いような機種においても、水
平、垂直同期信号に水平、垂直駆動信号の同期を合わす
ことができるようにするものである。
って、垂直同期信号のハイレベルのパルス期間を可変す
ることができず、しかも、垂直駆動信号のハイレベルの
期間と垂直同期信号のハイレベルの期間との差が水平駆
動信号の１周期よりも短いような機種においても、水
平、垂直同期信号に水平、垂直駆動信号の同期を合わす
ことができるようにするものである。
そのため、本発明は、水平同期信号と水平駆動信号と
に基づいて水平同期合わせ用の制御信号を出力する水平
同期合わせ用回路と、垂直同期信号と垂直駆動信号とに
基づいて垂直同期合わせ用の制御信号を出力する垂直同
期合わせ用回路と、この両同期合わせ用回路から各々出
力される制御信号を共に入力して水平垂直同期合わせ用
の制御信号を生成するアンドゲートと、このアンドゲー
トから出力される制御信号に基づいて前記発振器からク
ロックパルスに対するゲートを開閉するゲート回路とを
有する同期合わせ回路を備えた映像信号生成回路におい
て、次の構成を採る。
に基づいて水平同期合わせ用の制御信号を出力する水平
同期合わせ用回路と、垂直同期信号と垂直駆動信号とに
基づいて垂直同期合わせ用の制御信号を出力する垂直同
期合わせ用回路と、この両同期合わせ用回路から各々出
力される制御信号を共に入力して水平垂直同期合わせ用
の制御信号を生成するアンドゲートと、このアンドゲー
トから出力される制御信号に基づいて前記発振器からク
ロックパルスに対するゲートを開閉するゲート回路とを
有する同期合わせ回路を備えた映像信号生成回路におい
て、次の構成を採る。
すなわち、本発明では、水平同期合わせ用回路とアン
ドゲートとの間にオアゲートを設け、このオアゲートの
一方の入力部を水平同期合わせ用回路出力部に接続し、
オアゲートの他方の入力部を垂直同期信号の入力部と
し、オアゲートの出力部を前記アンドゲートの一方の入
力部に接続した構成としている。
ドゲートとの間にオアゲートを設け、このオアゲートの
一方の入力部を水平同期合わせ用回路出力部に接続し、
オアゲートの他方の入力部を垂直同期信号の入力部と
し、オアゲートの出力部を前記アンドゲートの一方の入
力部に接続した構成としている。
＜作用＞ 上記構成において、垂直同期信号VSYNCのハイレベル
の期間中は、この垂直同期信号VSYNCがオアゲートを介
して第１アンドゲートに加わるため、水平同期合わせ用
回路の出力が変化しても、第１アンドゲートの出力は変
化せずにハイレベルが維持される。すなわち、オアゲー
トの出力によって同期合わせ用回路の出力がマスクされ
る。そのため、垂直駆動信号VDのハイレベルの状態では
CRTコントローラに対してクロックパルスが間断なく入
力されて途中で停止されることがないため、垂直駆動信
号VDのハイレベルの期間は垂直同期信号VSYNCのハイレ
ベルの期間よりも水平同期信号HSYNCの１周期分T0以上
短くなる。その結果、垂直駆動信号VDのダウンエッジが
到来してから垂直同期信号VSYNCのダウンエッジが到来
するまでの期間ΔT2だけCRTコントローラへのクロック
パルスの入力が停止される。そのため、水平駆動信号が
水平同期信号に同期するようになるとともに、水平駆動
信号も垂直同期信号に同期するようになる。
の期間中は、この垂直同期信号VSYNCがオアゲートを介
して第１アンドゲートに加わるため、水平同期合わせ用
回路の出力が変化しても、第１アンドゲートの出力は変
化せずにハイレベルが維持される。すなわち、オアゲー
トの出力によって同期合わせ用回路の出力がマスクされ
る。そのため、垂直駆動信号VDのハイレベルの状態では
CRTコントローラに対してクロックパルスが間断なく入
力されて途中で停止されることがないため、垂直駆動信
号VDのハイレベルの期間は垂直同期信号VSYNCのハイレ
ベルの期間よりも水平同期信号HSYNCの１周期分T0以上
短くなる。その結果、垂直駆動信号VDのダウンエッジが
到来してから垂直同期信号VSYNCのダウンエッジが到来
するまでの期間ΔT2だけCRTコントローラへのクロック
パルスの入力が停止される。そのため、水平駆動信号が
水平同期信号に同期するようになるとともに、水平駆動
信号も垂直同期信号に同期するようになる。
＜実施例＞ 第１図は映像信号生成回路の同期合わせ回路部分の構
成図であり、第４図に示した従来例に対応する部分には
同一の符号を付す。
成図であり、第４図に示した従来例に対応する部分には
同一の符号を付す。
この実施例においける同期合わせ回路７では、水平同
期合わせ用回路（水平用Ｄフリップフロップ）8bと第１
アンドゲート10との間にオアゲート13を設け、このオア
ゲート13の一方の入力部を水平同期合わせ用回路8hの反
転出力端子に接続し、オアゲート13の他方の入力部を
垂直同期信号VSYNCの入力部とし、オアゲート13の出力
部を第１アンドゲート10の一方の入力部に接続したもの
であり、他の構成は第４図に示した従来例の場合と同様
の構成である。
期合わせ用回路（水平用Ｄフリップフロップ）8bと第１
アンドゲート10との間にオアゲート13を設け、このオア
ゲート13の一方の入力部を水平同期合わせ用回路8hの反
転出力端子に接続し、オアゲート13の他方の入力部を
垂直同期信号VSYNCの入力部とし、オアゲート13の出力
部を第１アンドゲート10の一方の入力部に接続したもの
であり、他の構成は第４図に示した従来例の場合と同様
の構成である。
上記構成において、第２図のタイミングチャートに示
すように、垂直同期信号VSYNCがハイレベルの状態にあ
る垂直帰線期間T21の場合において、垂直用Ｄフリップ
フロップ8vの反転出力端子からの出力信号Pvは、垂直
駆動信号VDのダウンエッジが到来するまでの間はハイレ
ベルとなっており、このため、第１アンドゲート10は開
いている。しかも、ハイレベルの垂直同期信号VSYNCが
オアゲート13を介して第１アンドゲート10に加わる。し
たがって、垂直駆動信号VDのダウンエッジが到来するま
での間は、水平用Ｄフリップフロップ8hの出力信号Phが
変化しても、第１アンドゲート10の出力Phvは変化せず
にハイレベルが維持される。すなわち、オアゲート13に
加わる垂直同期信号VSYNCによって水平用Ｄフリップフ
ロップ8hの出力Phがマスクされる。そのため、垂直駆動
信号VDのダウンエッジが到来するまでは、CRTコントロ
ーラ５に対してクロックパルスCLKcが間断なく入力され
て途中で停止されることがない。すなわち、垂直帰線期
間T21中は、水平駆動信号HDの同期合わせのための期間
ΔＴが省略されるために、その期間T21中における垂直
駆動信号VDのハイレベルの期間T31は垂直同期信号VSYNC
のハイレベルの期間T21よりも水平同期信号HSYNCの１周
期分T0以上短くなる。すなわち、T21−T31＝ΔT2＞T0。
また、この垂直同期信号VSYNCのハイレベル期間T21で
は、同期合わせのための期間ΔＴが省略されている関係
上、水平駆動信号HDは水平同期信号HSYNCに同期してい
ないが、この期間T21は垂直帰線期間であるため、画像
の表示に寄与しなので何等問題はない。
すように、垂直同期信号VSYNCがハイレベルの状態にあ
る垂直帰線期間T21の場合において、垂直用Ｄフリップ
フロップ8vの反転出力端子からの出力信号Pvは、垂直
駆動信号VDのダウンエッジが到来するまでの間はハイレ
ベルとなっており、このため、第１アンドゲート10は開
いている。しかも、ハイレベルの垂直同期信号VSYNCが
オアゲート13を介して第１アンドゲート10に加わる。し
たがって、垂直駆動信号VDのダウンエッジが到来するま
での間は、水平用Ｄフリップフロップ8hの出力信号Phが
変化しても、第１アンドゲート10の出力Phvは変化せず
にハイレベルが維持される。すなわち、オアゲート13に
加わる垂直同期信号VSYNCによって水平用Ｄフリップフ
ロップ8hの出力Phがマスクされる。そのため、垂直駆動
信号VDのダウンエッジが到来するまでは、CRTコントロ
ーラ５に対してクロックパルスCLKcが間断なく入力され
て途中で停止されることがない。すなわち、垂直帰線期
間T21中は、水平駆動信号HDの同期合わせのための期間
ΔＴが省略されるために、その期間T21中における垂直
駆動信号VDのハイレベルの期間T31は垂直同期信号VSYNC
のハイレベルの期間T21よりも水平同期信号HSYNCの１周
期分T0以上短くなる。すなわち、T21−T31＝ΔT2＞T0。
また、この垂直同期信号VSYNCのハイレベル期間T21で
は、同期合わせのための期間ΔＴが省略されている関係
上、水平駆動信号HDは水平同期信号HSYNCに同期してい
ないが、この期間T21は垂直帰線期間であるため、画像
の表示に寄与しなので何等問題はない。
そして、垂直駆動信号VDのダウンエッジが到来する
と、垂直用Ｄフリップフロップ8vの反転出力端子から
の信号Pvがローレベルになるので、第１アンドゲート10
の出力Phvもローレベルになり、引き続いて垂直同期信
号VSYNCのダウンエッジが到来すると垂直用Ｄフリップ
フロップ8vの反転出力端子からの信号Pvがハイレベル
になるので、第１アンドゲート10の出力Phvもハイレベ
ルになる。したがって、垂直駆動信号VDのダウンエッジ
から垂直同期信号VSYNCのダウンエッジまでの期間ΔT2
（＞T0）はCRTコントローラ５へのクロックパルスの入
力が停止される。そのため、垂直帰線期間T21を除く画
像表示期間T22中に水平駆動信号HDが水平同期信号HSYNC
に同期するようになる。しかも、第１アンドゲート10か
ら出力される制御信号Phvには水平同期信号HSYNCの１周
期T0分以上のローレベル期間ΔT2が存在することになる
ため、垂直駆動信号VDが垂直同期信号VSYNCから同期が
外れた場合でも、垂直同期信号VSYNCに対して垂直駆動
信号VDの位相が次第に近付いてきて、垂直駆動信号VDの
ダウンエッジが垂直同期信号VSYNCのダウンエッジより
も先行し、最終的に水平駆動信号VDが垂直同期信号VSYN
Cに同期するようになる。
と、垂直用Ｄフリップフロップ8vの反転出力端子から
の信号Pvがローレベルになるので、第１アンドゲート10
の出力Phvもローレベルになり、引き続いて垂直同期信
号VSYNCのダウンエッジが到来すると垂直用Ｄフリップ
フロップ8vの反転出力端子からの信号Pvがハイレベル
になるので、第１アンドゲート10の出力Phvもハイレベ
ルになる。したがって、垂直駆動信号VDのダウンエッジ
から垂直同期信号VSYNCのダウンエッジまでの期間ΔT2
（＞T0）はCRTコントローラ５へのクロックパルスの入
力が停止される。そのため、垂直帰線期間T21を除く画
像表示期間T22中に水平駆動信号HDが水平同期信号HSYNC
に同期するようになる。しかも、第１アンドゲート10か
ら出力される制御信号Phvには水平同期信号HSYNCの１周
期T0分以上のローレベル期間ΔT2が存在することになる
ため、垂直駆動信号VDが垂直同期信号VSYNCから同期が
外れた場合でも、垂直同期信号VSYNCに対して垂直駆動
信号VDの位相が次第に近付いてきて、垂直駆動信号VDの
ダウンエッジが垂直同期信号VSYNCのダウンエッジより
も先行し、最終的に水平駆動信号VDが垂直同期信号VSYN
Cに同期するようになる。
＜発明の効果＞ 本発明によれば、垂直同期信号のハイレベルのパルス
期間を可変することができず、しかも、垂直駆動信号の
ハイレベルの期間と垂直同期信号のハイレベルの期間と
の差が水平駆動信号の１周期よりも短いような機種にお
いても、水平、垂直同期信号に水平、垂直駆動信号の同
期を確実に合わすことができるようになる等の優れた効
果が発揮される。
期間を可変することができず、しかも、垂直駆動信号の
ハイレベルの期間と垂直同期信号のハイレベルの期間と
の差が水平駆動信号の１周期よりも短いような機種にお
いても、水平、垂直同期信号に水平、垂直駆動信号の同
期を確実に合わすことができるようになる等の優れた効
果が発揮される。
第１図および第２図は本発明の実施例を示すもので、第
１図は映像信号生成回路の同期合わせ回路部分の構成
図、第２図は第１図の回路による同期合わせ動作を説明
するためのタイミングチャートである。 第３図ないし第６図は従来例を示すもので、第３図は映
像信号生成回路の全体構成を示すブロック図、第４図は
同期合わせ回路部分の構成図、第５図は水平同期信号に
水平駆動信号を同期させる場合の動作説明のタイミング
チャート、第６図（ａ）は垂直同期信号のハイレベル期
間よりも垂直駆動信号のハイレベル期間を十分に短くな
るように設定された場合の同期状態のタイミングチャー
ト、第６図（ｂ）は垂直同期信号のハイレベル期間に垂
直同期信号のハイレベル期間が近似している場合の同期
状態のタイミングチャート、第６図（ｃ）は垂直同期信
号のハイレベル期間に垂直同期信号のハイレベル期間が
近似している場合の非同期状態でのタイミングチャート
である。 １……同期分離回路、２……発振器、３……画像メモ
リ、４……CRTディスプレイ、５……CRTコントローラ、
７……同期合わせ回路、8h……水平同期合わせ用回路
（水平用Ｄフリップフロップ）、8v……垂直同期合わせ
用回路（垂直用Ｄフリップフロップ）、10……第１アン
ドゲート、11……ゲート回路（第２アンドゲート）、13
……オアゲート。
１図は映像信号生成回路の同期合わせ回路部分の構成
図、第２図は第１図の回路による同期合わせ動作を説明
するためのタイミングチャートである。 第３図ないし第６図は従来例を示すもので、第３図は映
像信号生成回路の全体構成を示すブロック図、第４図は
同期合わせ回路部分の構成図、第５図は水平同期信号に
水平駆動信号を同期させる場合の動作説明のタイミング
チャート、第６図（ａ）は垂直同期信号のハイレベル期
間よりも垂直駆動信号のハイレベル期間を十分に短くな
るように設定された場合の同期状態のタイミングチャー
ト、第６図（ｂ）は垂直同期信号のハイレベル期間に垂
直同期信号のハイレベル期間が近似している場合の同期
状態のタイミングチャート、第６図（ｃ）は垂直同期信
号のハイレベル期間に垂直同期信号のハイレベル期間が
近似している場合の非同期状態でのタイミングチャート
である。 １……同期分離回路、２……発振器、３……画像メモ
リ、４……CRTディスプレイ、５……CRTコントローラ、
７……同期合わせ回路、8h……水平同期合わせ用回路
（水平用Ｄフリップフロップ）、8v……垂直同期合わせ
用回路（垂直用Ｄフリップフロップ）、10……第１アン
ドゲート、11……ゲート回路（第２アンドゲート）、13
……オアゲート。
Claims (1)
- 【請求項１】ビデオ信号から水平同期信号と垂直同期信
号とを分離して取り出す同期分離回路と、一定の発振周
波数のクロックパルスを発生する発振器と、コンピュー
タで作られる画像データを格納する画像メモリと、この
画像メモリに格納されたコンピュータ画像とビデオ信号
に基づく画像とを表示するCRTディスプレイと、前記発
振器からのクロックパルスに基づいて画像データをCRT
ディスプレイに表示するための水平および垂直駆動信号
を生成するCRTコントローラと、このCRTコントローラか
ら出力される前記水平および垂直の各駆動信号を前記ビ
デオ信号の水平および垂直の各同期信号に合わせるため
の同期合わせ回路とを備え、 前記同期合わせ回路は、水平同期信号と水平駆動信号
とに基づいて水平同期合わせ用の制御信号を出力する水
平同期合わせ用回路と、垂直同期信号と垂直駆動信号と
に基づいて垂直同期合わせ用の制御信号を出力する垂直
同期合わせ用回路と、この両同期合わせ用回路から各々
出力される制御信号を共に入力して水平垂直同期合わせ
用の制御信号を生成するアンドゲートと、このアンドゲ
ートから出力される制御信号に基づいて前記発振器から
のクロックパルスに対するゲートを開閉するゲート回路
とを有する映像信号生成回路において、 前記水平同期合わせ用回路とアンドゲートとの間にオ
アゲートを設け、このオアゲートの一方の入力部を水平
同期合わせ用回路出力に接続し、オアゲートの他方の入
力部を垂直同期信号の入力部とし、オアゲートの出力部
を前記アンドゲートの一方の入力部に接続したことを特
徴とする映像信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341871A JPH087559B2 (ja) | 1989-12-29 | 1989-12-29 | 映像信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341871A JPH087559B2 (ja) | 1989-12-29 | 1989-12-29 | 映像信号生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203780A JPH03203780A (ja) | 1991-09-05 |
| JPH087559B2 true JPH087559B2 (ja) | 1996-01-29 |
Family
ID=18349395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341871A Expired - Fee Related JPH087559B2 (ja) | 1989-12-29 | 1989-12-29 | 映像信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087559B2 (ja) |
-
1989
- 1989-12-29 JP JP1341871A patent/JPH087559B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03203780A (ja) | 1991-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 13 |
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