JPH08759Y2 - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

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JPH08759Y2
JPH08759Y2 JP1989074672U JP7467289U JPH08759Y2 JP H08759 Y2 JPH08759 Y2 JP H08759Y2 JP 1989074672 U JP1989074672 U JP 1989074672U JP 7467289 U JP7467289 U JP 7467289U JP H08759 Y2 JPH08759 Y2 JP H08759Y2
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JP
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housing
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JPH0313742U (ja
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定 加治佐
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、半導体素子収納用パッケージ、特に、外表
面に標識が形成された半導体素子収納用パッケージに関
する。
〔従来の技術〕 従来、半導体素子(たとえば半導体集積回路素子)を
収納するための半導体素子収納用パッケージとして、セ
ラミックやガラス等の電気絶縁材料からなるパッケージ
本体と、半導体素子を外部回路に電気的に接続するため
の外部リード端子とを有するものが知られている。この
種の半導体収納用パッケージには、製品番号やパッケー
ジの方向を示すために、パッケージ本体外表面に標識が
形成される場合がある。これらの標識は、作業者や自動
組立機の認識のために設けられている。
従来の製法では、セラミックグリーンシートに標識形
状のメタライズ層が印刷され、それらが焼成される。焼
成後に、標識形状のメタライズ層にニッケルメッキや金
メッキを施し、パッケージ本体の地色と異ならせること
により、標識を認識可能とする。この場合には、標識形
状のメタライズ層に電圧を印加する必要があることか
ら、標識用メタライズ層には、標識本体のパターンに加
えて導通用のパターンも付加される。したがって、第5
図に示すように、パッケージ本体1の表面に形成された
標識2には導通パターン3が混在することになり、文字
の認識か容易でない場合がしばしば生じる。
また、別の従来例として、第6図に示す構成も既に知
られている。この場合には、標識2の各文字2aに対応す
るスルーホール4をそれぞれ形成し、スルーホール4を
介して標識2の各文字2aを外部接続用メタライズ層5に
電気的に接続している。この場合には、スルーホール4
をパッケージ本体1に多数設けなければならなくなり、
製造が困難となるばかりでなく、クラック発生の原因に
なり得る。
本考案の目的は、認識容易な標識を簡素な構成で容易
に形成することのできる半導体素子収納用パッケージを
提供することにある。
〔課題を解決するための手段〕
本考案に係る半導体素子収納用パッケージは、外表面
に認識が形成されたパッケージである。
このパッケージは、電気絶縁材料からなり半導体素子
を収容するパッケージ本体の外表面に、標識用メタライ
ズ層と、該メタライズ層の一部を覆う孔あきコーティン
グ層と、前記標識用メタライズ層の露出面に被着された
メッキ層とからなる標識を備えている。
〔作用〕
本考案に係る半導体素子収納用パッケージに標識を形
成する際には、パッケージ本体の外表面に標識用メタラ
イズ層を形成し、さらに孔部を有するコーティング層を
メタライズ層を覆うように形成する。そして、全体を焼
成した後、標識用メタライズ層の露出する表面、すなわ
ちコーティング層から露出しているメタライズ層の部分
上にメッキ層を形成する。この場合には、標識パターン
の複雑さに関係なく、標識メタライズ層の一部分から電
圧を印加すれば、メタライズ層全体に電圧を印加するこ
とができる。しかも、コーティング層により該コーティ
ング層の孔部以外のメタライズ層が覆われているので、
認識が容易な標識を形成することができる。
〔実施例〕
本考案の一実施例を示す第1図において、パッケージ
本体11は概ね長方形の板状の部材であり、アルミナセラ
ミックやガラス等の電気絶縁材料から構成されている。
パッケージ本体11の中央部分には凹部11aが形成されて
おり、この凹部11a内に半導体素子12が装着されてい
る。第2図に示すように、凹部11a内に形成された段部
上には、たとえばタングステン,モリブテン等の導電性
材料からなる金属層13が配置されている。金属層13は、
パッケージ本体11内を水平に貫通して、パッケージ本体
11の側面にまで伸びている。凹部11a内で露出する金属
層13には、半導体素子12の電極がボンディングワイヤ14
を介して電気的に接続されている。パッケージ本体11の
側面に露出した金属層13の部分には、外部回路と接続す
るための外部リード端子15が銀ロウ等の接着剤によって
取り付けられている。パッケージ本体11の中央部上に
は、凹部11aを密封するための蓋板16が第2図に示すよ
うに配置されている(第1図では省略)。蓋板16は、ガ
ラス,樹脂等の封止剤17によってパッケージ本体11に固
定されている。
パッケージ本体11の上面の端部には、第1図に示すよ
うに「ABC」という標識20が形成されている。第3図に
示すように標識20は、パッケージ本体11の上面に形成さ
れたメタライズ層21と、メタライズ層21を覆うように形
成されたコーティング層22と、コーティング層22から露
出するメタライズ層21上に形成されたメッキ層23とを備
えている。メタライズ層21は、たとえばタングステン,
モリブデンから構成され、第4図に示すようにたとえば
長方形状である。コーティング層22は、パッケージ本体
11と同じ電気絶縁性材料から構成され、たとえばメタラ
イズ層21よりも僅かに大きい長方形状である。コーティ
ング層22には、文字を構成する孔24が形成されている。
第4図では、孔24は「ABC」の文字群を構成している。
メッキ層23は、コーティング層22の孔24内に配置され、
メタライズ層21上にメッキ処理によって形成されたもの
である。したがって、メッキ層23は、孔24の形状に対応
して「ABC」の文字群を構成している。メッキ層23とし
ては、たとえば金やニッケルが使用される。さらに、第
3図に示すように、メタライズ層21の端部と金属層13と
を接続するためのスルーホール25がパッケージ本体11内
に形成されている。スルーホール25内には、メタライズ
層26が形成されており、このメタライズ層26によってメ
タライズ層21と金属層13とが電気的に接続されている。
次に、上述の実施例の製造方法を説明する。
まず、所定形状のセラミックグリーンシートを複数枚
重ね合わせるとともに、金属層13用の金属ペーストを塗
布することにより、焼成前のパッケージ本体11を形成す
る。この場合には、最も上側のセラミックグリーンシー
ト25には、スルーホール25が設けられている。次に、ス
ルーホール25内にメタライズ層26用の金属ペーストを注
入する。さらに、パッケージ本体11の上面にメタライズ
層21用の金属ペーストを塗布する。そして、メタライズ
層21用の金属ペーストを上方から覆うように、コーティ
ング層22をコーティングする。この場合には、パッケー
ジ本体11の材料と同じ電気絶縁材料をペースト状にし、
スクリーン印刷によりコーティング層22が形成される。
そして、全体を焼成する。
焼成後のパッケージ本体11は、メタライズ層21に接続
された金属層13を電圧印加用端子として用いることによ
り、電解メッキ処理がなされる。これにより、コーティ
ング層22から露出したメタライズ層21上にメッキ層23が
形成される。メッキ層23はコーティング層22の色と異な
っているので、これによって「ABC」という標識20が描
かれたことになる。
得られたパッケージ本体11には、金属層13に外部リー
ド端子15が固着される。さらに、凹部11a内に半導体素
子12が固定され、半導体素子12の各電極にボンディング
ワイヤ14によって金属層13が電気的に接続される。そし
て、封止剤17を用いて蓋板16がパッケージ本体11上に固
定され、凹部11aが封止される。
上述の製造工程では、メッキ処理の際にメタライズ層
21に電圧を印加するのに必要とされる構成は、1個のス
ルーホール25だけである。この構成は標識20の図形の複
雑さとは無関係である。したがって、たとえ標識20が複
雑となっても、そのためにスルーホール25を多数設ける
必要はなく製造は容易であり、パッケージ本体11の強度
低下を招くことはない。また、コーティング層22から露
出しているメッキ層23は、正確に必要とされる標識のみ
の形状であり、電圧印加用の不要なパターンが描かれる
ことはないので、標識の認識が容易である。
なお、標識20としては文字を含むものに限られること
はなく、パッケージの方向性を示すマーク等の標識につ
いても本考案を同様に実施することができる。また、ス
ルーホール25及びメタライズ層26の構成に代えて、パッ
ケージ本体11の表面にメタライズ層を設け、メタライズ
層21と金属層13とを接続する構成としてもよい。
〔考案の効果〕
本考案に係る半導体素子収納用パッケージによれば、
標識のパターンの複雑さに関係なく、簡素な構成で標識
を形成することができる。しかも、本考案によれば、標
識の認識が容易なパッケージを実現できる。
【図面の簡単な説明】
第1図は本考案の一実施例を採用した半導体装置の平面
図、第2図は第1図のII-II断面図、第3図は第1図のI
II-III断面部分図、第4図は標識部分の分解斜視部分
図、第5図は従来例の平面部分図、第6図は別の従来例
の縦断面部分図である。 11……パッケージ本体、12……半導体素子、20……標
識、21……メタライズ層、22……コーティング層、23…
…メッキ層。

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項1】内部に半導体素子を収容するための半導体
    素子収納用パッケージにおいて、 電気絶縁性材料からなり、内部に半導体素子を収納する
    パッケージ本体の外表面に、標識用メタライズ層と、該
    メタライズ層の一部を覆う孔あきコーティング層と、前
    記標識用メタライズ層の露出面に被着されたメッキ層と
    からなる標識を備えたことを特徴とする半導体素子収納
    用パッケージ。
JP1989074672U 1989-06-26 1989-06-26 半導体素子収納用パッケージ Expired - Lifetime JPH08759Y2 (ja)

Priority Applications (1)

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JP1989074672U JPH08759Y2 (ja) 1989-06-26 1989-06-26 半導体素子収納用パッケージ

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JPH0313742U JPH0313742U (ja) 1991-02-12
JPH08759Y2 true JPH08759Y2 (ja) 1996-01-10

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ID=31614568

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5748869B2 (ja) * 1972-02-23 1982-10-19
JPS5935498A (ja) * 1982-08-23 1984-02-27 日本電気ホームエレクトロニクス株式会社 プリント配線体
JPS6146739U (ja) * 1984-08-31 1986-03-28 富士通株式会社 半導体容器

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JPH0313742U (ja) 1991-02-12

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