JPH0877059A - 半導体記憶装置、及びデータ処理装置 - Google Patents
半導体記憶装置、及びデータ処理装置Info
- Publication number
- JPH0877059A JPH0877059A JP6234358A JP23435894A JPH0877059A JP H0877059 A JPH0877059 A JP H0877059A JP 6234358 A JP6234358 A JP 6234358A JP 23435894 A JP23435894 A JP 23435894A JP H0877059 A JPH0877059 A JP H0877059A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- signal
- wait
- weight
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、メモリデバイスに外付けさ
れるウェイト信号発生回路を不要とするための技術を提
供することにある。 【構成】 チップセレクト信号をトリガとして、メモリ
デバイス固有のウェイト信号をマイクロコンピュータに
出力するためのウェイト信号生成部５１３を、メモリデ
バイス６Ａ，６Ｂに内蔵することにより、そのようなメ
モリデバイス６Ａ，６Ｂを含むコンピュータシステムに
おいて、マイクロコンピュータからのアクセスに対して
常に適切なウェイト信号を当該マイクロコンピュータに
出力可能とし、それによって、メモリデバイスの外付け
のウェイト信号発生回路を不要とする。
れるウェイト信号発生回路を不要とするための技術を提
供することにある。 【構成】 チップセレクト信号をトリガとして、メモリ
デバイス固有のウェイト信号をマイクロコンピュータに
出力するためのウェイト信号生成部５１３を、メモリデ
バイス６Ａ，６Ｂに内蔵することにより、そのようなメ
モリデバイス６Ａ，６Ｂを含むコンピュータシステムに
おいて、マイクロコンピュータからのアクセスに対して
常に適切なウェイト信号を当該マイクロコンピュータに
出力可能とし、それによって、メモリデバイスの外付け
のウェイト信号発生回路を不要とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、例えばコンピュータシステムに搭載される半導体記
憶装置に適用して有効な技術に関するものである。
し、例えばコンピュータシステムに搭載される半導体記
憶装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】図３にはコンピュータシステムの構成例
が示される。
が示される。
【０００３】図３に示されるコンピュータシステムは、
アドレスバス７や、データバス８によって、複数のメモ
リデバイス（半導体記憶装置）１０，１５Ａ，１５Ｂが
マイクロコンピュータ９に結合されて成る。複数のメモ
リデバイス１０，１５Ａ，１５Ｂに供給されるアドレス
や、チップ選択のためのチップセレクト信号ＣＳ１＊，
ＣＳ２＊，ＣＳ３＊（＊はロウアクティブ又は信号反転
を意味する）は、アドレスデコーダ１３によって生成さ
れる。メモリデバイス１０，１５Ａ，１５Ｂは、ランダ
ムアクセス可能なＲＡＭ（ランダム・アクセス・メモ
リ）や、読み出し専用のＲＯＭ（リード・オンリ・メモ
リ）などとされる。マイクロコンピュータの処理の高速
化に伴い、メモリデバイスのアクセスタイムの高速化が
求められているが、メモリデバイスの種類やコストなど
の関係で、搭載されるメモリデバイスのアクセス速度
は、どうしても異なってしまう。そこで、マイクロコン
ピュータ９のアクセスサイクルに、ウェイトサイクルを
挿入してメモリアクセスのタイミングを合わせるように
している。例えば、メモリデバイス１０はアクセス速度
が比較的早いものとされ、メモリデバイス１５Ａ，１５
Ｂはアクセス速度が比較的遅いものとされるとき、この
メモリデバイス１５Ａ又は１５Ｂがアクセスされる場合
に、ウェイト信号発生部１４によってウェイト信号を発
生させ、このウェイト信号に基づいて、マイクロコンピ
ュータ９のアクセスサイクルに、ウェイトサイクルが挿
入されるようになっている。通常、このウェイト信号発
生回路１４は、メモリデバイスの外付け回路とされ、対
応するメモリデバイスとともにメモリボードに載置され
る。また、ウェイト信号は、アクセス速度が遅いメモリ
デバイス毎に、それに応じて設定される。つまり、マイ
クロコンピュータ応用システムにおいて、互いにアクセ
ス速度の異なる低速メモリデバイスが複数個存在する場
合には、当該低速メモリデバイス毎に、それに対応する
ウェイト信号発生回路が形成される。
アドレスバス７や、データバス８によって、複数のメモ
リデバイス（半導体記憶装置）１０，１５Ａ，１５Ｂが
マイクロコンピュータ９に結合されて成る。複数のメモ
リデバイス１０，１５Ａ，１５Ｂに供給されるアドレス
や、チップ選択のためのチップセレクト信号ＣＳ１＊，
ＣＳ２＊，ＣＳ３＊（＊はロウアクティブ又は信号反転
を意味する）は、アドレスデコーダ１３によって生成さ
れる。メモリデバイス１０，１５Ａ，１５Ｂは、ランダ
ムアクセス可能なＲＡＭ（ランダム・アクセス・メモ
リ）や、読み出し専用のＲＯＭ（リード・オンリ・メモ
リ）などとされる。マイクロコンピュータの処理の高速
化に伴い、メモリデバイスのアクセスタイムの高速化が
求められているが、メモリデバイスの種類やコストなど
の関係で、搭載されるメモリデバイスのアクセス速度
は、どうしても異なってしまう。そこで、マイクロコン
ピュータ９のアクセスサイクルに、ウェイトサイクルを
挿入してメモリアクセスのタイミングを合わせるように
している。例えば、メモリデバイス１０はアクセス速度
が比較的早いものとされ、メモリデバイス１５Ａ，１５
Ｂはアクセス速度が比較的遅いものとされるとき、この
メモリデバイス１５Ａ又は１５Ｂがアクセスされる場合
に、ウェイト信号発生部１４によってウェイト信号を発
生させ、このウェイト信号に基づいて、マイクロコンピ
ュータ９のアクセスサイクルに、ウェイトサイクルが挿
入されるようになっている。通常、このウェイト信号発
生回路１４は、メモリデバイスの外付け回路とされ、対
応するメモリデバイスとともにメモリボードに載置され
る。また、ウェイト信号は、アクセス速度が遅いメモリ
デバイス毎に、それに応じて設定される。つまり、マイ
クロコンピュータ応用システムにおいて、互いにアクセ
ス速度の異なる低速メモリデバイスが複数個存在する場
合には、当該低速メモリデバイス毎に、それに対応する
ウェイト信号発生回路が形成される。
【０００４】
【発明が解決しようとする課題】上記のように従来は、
アクセスの遅いメモリデバイスを使用する際にはメモリ
デバイスの外付け回路としてウェイト信号発生回路を作
成し、マイクロコンピュータのアクセスサイクルにウェ
イトサイクルを挿入してタイミング合せを行う必要があ
った。しかしながら、互いにアクセス速度の異なる複数
の低速メモリデバイスが使用される場合、それに対応し
て外付けのウェイト信号発生回路を形成する必要があ
り、その設計が面倒となる。またそのために、メモリボ
ードにおけるウェイト信号発生回路の占有面積が大きく
なってしまう。そうかといって、互いにアクセス速度の
異なる複数の低速メモリデバイスが使用される場合にお
いて、アクセス速度が一番遅いメモリデバイスに合せて
形成されたウェイト信号発生回路を、複数の低速メモリ
デバイスで共有させると、システムのスループットの低
下を招くことになる。
アクセスの遅いメモリデバイスを使用する際にはメモリ
デバイスの外付け回路としてウェイト信号発生回路を作
成し、マイクロコンピュータのアクセスサイクルにウェ
イトサイクルを挿入してタイミング合せを行う必要があ
った。しかしながら、互いにアクセス速度の異なる複数
の低速メモリデバイスが使用される場合、それに対応し
て外付けのウェイト信号発生回路を形成する必要があ
り、その設計が面倒となる。またそのために、メモリボ
ードにおけるウェイト信号発生回路の占有面積が大きく
なってしまう。そうかといって、互いにアクセス速度の
異なる複数の低速メモリデバイスが使用される場合にお
いて、アクセス速度が一番遅いメモリデバイスに合せて
形成されたウェイト信号発生回路を、複数の低速メモリ
デバイスで共有させると、システムのスループットの低
下を招くことになる。
【０００５】本発明の目的は、メモリデバイスに外付け
されるウェイト信号発生回路を不要とするための技術を
提供することにある。
されるウェイト信号発生回路を不要とするための技術を
提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、外部から与えられた信号をトリ
ガとして、アクセスサイクルに対する半導体記憶装置固
有のウェイト信号を生成するためのウェイト信号生成部
を設けて半導体記憶装置を構成するものである。
ガとして、アクセスサイクルに対する半導体記憶装置固
有のウェイト信号を生成するためのウェイト信号生成部
を設けて半導体記憶装置を構成するものである。
【０００９】また、半導体記憶装置固有のアクセス速度
に応じて設定されたウェイト情報を記憶するためのウェ
イト情報記憶部と、上記アクセスサイクルに対する当該
半導体記憶装置固有のウェイト信号を、上記ウェイト情
報記憶部の記憶情報に基づいて生成するためのウェイト
信号生成部とを設けて半導体記憶装置を構成するもので
ある。
に応じて設定されたウェイト情報を記憶するためのウェ
イト情報記憶部と、上記アクセスサイクルに対する当該
半導体記憶装置固有のウェイト信号を、上記ウェイト情
報記憶部の記憶情報に基づいて生成するためのウェイト
信号生成部とを設けて半導体記憶装置を構成するもので
ある。
【００１０】このとき、上記ウェイト信号生成部によっ
て生成されたウェイト信号の外部出力を可能とするため
の外部出力端子を設けることができる。
て生成されたウェイト信号の外部出力を可能とするため
の外部出力端子を設けることができる。
【００１１】さらに、上記構成の半導体記憶装置と、そ
れをアクセスするためのマイクロコンピュータとを含ん
でデータ処理装置を構成することができる。
れをアクセスするためのマイクロコンピュータとを含ん
でデータ処理装置を構成することができる。
【００１２】
【作用】上記した手段によれば、ウェイト信号生成部
は、外部から与えられた信号をトリガとして、アクセス
サイクルに対する半導体記憶装置固有のウェイト信号を
生成する。このことが、当該半導体記憶装置が搭載され
るボード上へのウェイト発生回路の形成を不要とする。
は、外部から与えられた信号をトリガとして、アクセス
サイクルに対する半導体記憶装置固有のウェイト信号を
生成する。このことが、当該半導体記憶装置が搭載され
るボード上へのウェイト発生回路の形成を不要とする。
【００１３】
【実施例】図１には本発明の一実施例であるコンピュー
タシステムが示される。
タシステムが示される。
【００１４】このコンピュータシステムは、特に制限さ
れないが、マイクロコンピュータ９と、それによってア
クセス可能なメモリデバイス１０，６Ａ，６Ｂと、アド
レスデコーダ１３とを含む。マイクロコンピュータ９と
メモリデバイス１０，６Ａ，６Ｂとは、アドレスバス７
及びデータバス８によって、互いにデータのやり取りが
可能に結合されている。また、アドレスバス７のアドレ
スをデコードするためのデコーダ１３が設けられ、この
デコーダ１３によって上記メモリデバイス１０，６Ａ，
６Ｂの選択信号としてのチップセレクト信号ＣＳ１＊，
ＣＳ２＊，ＣＳ３＊が生成されるようになっている。
れないが、マイクロコンピュータ９と、それによってア
クセス可能なメモリデバイス１０，６Ａ，６Ｂと、アド
レスデコーダ１３とを含む。マイクロコンピュータ９と
メモリデバイス１０，６Ａ，６Ｂとは、アドレスバス７
及びデータバス８によって、互いにデータのやり取りが
可能に結合されている。また、アドレスバス７のアドレ
スをデコードするためのデコーダ１３が設けられ、この
デコーダ１３によって上記メモリデバイス１０，６Ａ，
６Ｂの選択信号としてのチップセレクト信号ＣＳ１＊，
ＣＳ２＊，ＣＳ３＊が生成されるようになっている。
【００１５】ここで、本実施例装置では、メモリボード
設計の際に、外付けのウェイト信号発生回路を不要とす
るため、メモリデバイス６Ａ，６Ｂには、後に詳述する
ウェイト信号生成部が内蔵されている。そのように内蔵
されたウェイト信号生成部は、チップセレクト信号ＣＳ
２＊，ＣＳ３＊のアサートタイミングに同期して、それ
ぞれメモリデバイス固有のウェイト信号ＷＴ２＊，ＷＴ
３＊を外部出力するようになっている。このウェイト信
号ＷＴ２＊，ＷＴ３＊は、ボード上の配線を介してマイ
クロコンピュータ９に伝達されるようになっている。つ
まり、アドレスデコーダ１３によってチップセレクト信
号ＣＳ２＊又はＣＳ３＊がアサートされると、対応する
メモリデバイス６Ａ又は６Ｂが選択状態とされるが、こ
のとき、メモリデバイス内部のウェイト信号生成部から
所定のウェイト信号が生成され、それがマイクロコンピ
ュータ９に伝達される。マイクロコンピュータ９は、こ
の伝達されたウェイト信号ＷＴ２＊，ＷＴ３＊に基づい
て、アクセスサイクルにウェイトサイクルを挿入する。
そのようにアクセス速度の遅いメモリデバイス６Ａや６
Ｂがアクセスされる場合に、当該メモリデバイスから出
力されるウェイト信号ＷＴ２＊，ＷＴ３＊に応じてマイ
クロコンピュータ９のアクセスサイクルにウェイトサイ
クルが挿入されることにより、メモリアクセスにおける
タイミング合せが行われる。
設計の際に、外付けのウェイト信号発生回路を不要とす
るため、メモリデバイス６Ａ，６Ｂには、後に詳述する
ウェイト信号生成部が内蔵されている。そのように内蔵
されたウェイト信号生成部は、チップセレクト信号ＣＳ
２＊，ＣＳ３＊のアサートタイミングに同期して、それ
ぞれメモリデバイス固有のウェイト信号ＷＴ２＊，ＷＴ
３＊を外部出力するようになっている。このウェイト信
号ＷＴ２＊，ＷＴ３＊は、ボード上の配線を介してマイ
クロコンピュータ９に伝達されるようになっている。つ
まり、アドレスデコーダ１３によってチップセレクト信
号ＣＳ２＊又はＣＳ３＊がアサートされると、対応する
メモリデバイス６Ａ又は６Ｂが選択状態とされるが、こ
のとき、メモリデバイス内部のウェイト信号生成部から
所定のウェイト信号が生成され、それがマイクロコンピ
ュータ９に伝達される。マイクロコンピュータ９は、こ
の伝達されたウェイト信号ＷＴ２＊，ＷＴ３＊に基づい
て、アクセスサイクルにウェイトサイクルを挿入する。
そのようにアクセス速度の遅いメモリデバイス６Ａや６
Ｂがアクセスされる場合に、当該メモリデバイスから出
力されるウェイト信号ＷＴ２＊，ＷＴ３＊に応じてマイ
クロコンピュータ９のアクセスサイクルにウェイトサイ
クルが挿入されることにより、メモリアクセスにおける
タイミング合せが行われる。
【００１６】メモリデバイス１０は、メモリデバイス６
Ａ，６Ｂに比べて高速アクセス可能なものとされるた
め、アクセスの際にマイクロコンピュータ９にウェイト
信号を挿入してタイミング合せを行う必要がない。この
メモリデバイス１０として、上記ウェイト信号生成部を
内蔵しないもの、及びそれを内蔵するもののいずれをも
適用することができる。もし、ウェイト信号生成部を内
蔵するものを適用する場合には、ボード上の配線を省略
することにより、当該ウェイト信号生成回路によって生
成されたウェイト信号をマイクロコンピュータ９へ伝達
しないようにすれば良い。
Ａ，６Ｂに比べて高速アクセス可能なものとされるた
め、アクセスの際にマイクロコンピュータ９にウェイト
信号を挿入してタイミング合せを行う必要がない。この
メモリデバイス１０として、上記ウェイト信号生成部を
内蔵しないもの、及びそれを内蔵するもののいずれをも
適用することができる。もし、ウェイト信号生成部を内
蔵するものを適用する場合には、ボード上の配線を省略
することにより、当該ウェイト信号生成回路によって生
成されたウェイト信号をマイクロコンピュータ９へ伝達
しないようにすれば良い。
【００１７】図１には上記メモリデバイス６Ａの構成例
が代表的に示される。
が代表的に示される。
【００１８】図１に示されるＳＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術により、単結晶
シリコンなどの一つの半導体基板に形成されている。
ないが、公知の半導体集積回路製造技術により、単結晶
シリコンなどの一つの半導体基板に形成されている。
【００１９】図１において５０６は、複数個のスタティ
ック型メモリセルをマトリクス配置して成るメモリセル
アレイであり、メモリセルの選択端子はロウ方向毎にワ
ード線に結合され、メモリセルのデータ入出力端子はカ
ラム方向毎に相補データ線（相補ビット線とも称され
る）に結合される。それぞれの相補データ線は、相補デ
ータ線に１対１で結合された複数個のスイッチを含むカ
ラムスイッチ回路５０９を介して相補コモンデータ線に
共通接続されている。
ック型メモリセルをマトリクス配置して成るメモリセル
アレイであり、メモリセルの選択端子はロウ方向毎にワ
ード線に結合され、メモリセルのデータ入出力端子はカ
ラム方向毎に相補データ線（相補ビット線とも称され
る）に結合される。それぞれの相補データ線は、相補デ
ータ線に１対１で結合された複数個のスイッチを含むカ
ラムスイッチ回路５０９を介して相補コモンデータ線に
共通接続されている。
【００２０】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたバッ
ファ５０１−０〜５０１−ｍを介してロウデコーダ５０
４に伝達され、アドレス信号Ａｍ＋１〜Ａｎは、それに
対応して配置されたバッファ５０１−ｍ＋１〜５０１−
ｎを介してカラムデコーダ５０８に伝達される。ワード
ドライバ５０５はロウデコーダ５０４のデコード出力に
基づいて、入力アドレス信号に対応するワード線を選択
レベルに駆動する。このワードドライバ５０５は、特に
制限されないが、ワード線数に対応する複数の駆動回路
を含んで成る。所定のワード線が駆動されると、このワ
ード線に結合されたメモリセルが選択される。またカラ
ムデコーダ５０８は、これに供給されるアドレス信号に
対応するカラム選択スイッチをオン動作させて、上記選
択された相補コモンデータ線に導通する。このとき相補
コモンデータ線の電位は、データ入出力回路５１０に含
まれるセンスアンプで増幅され、さらに出力バッファを
介して外部に出力可能とされる。データ入出力回路５１
０に含まれる入力バッファに外部から書込みデータが与
えられると、その書込みデータに従って相補コモンデー
タ線が駆動され、それにより、アドレス信号によって選
択された相補データ線を介して所定のメモリセルにその
データに応ずる電荷情報が蓄積される。
ｎのうちＡ０〜Ａｍは、それに対応して配置されたバッ
ファ５０１−０〜５０１−ｍを介してロウデコーダ５０
４に伝達され、アドレス信号Ａｍ＋１〜Ａｎは、それに
対応して配置されたバッファ５０１−ｍ＋１〜５０１−
ｎを介してカラムデコーダ５０８に伝達される。ワード
ドライバ５０５はロウデコーダ５０４のデコード出力に
基づいて、入力アドレス信号に対応するワード線を選択
レベルに駆動する。このワードドライバ５０５は、特に
制限されないが、ワード線数に対応する複数の駆動回路
を含んで成る。所定のワード線が駆動されると、このワ
ード線に結合されたメモリセルが選択される。またカラ
ムデコーダ５０８は、これに供給されるアドレス信号に
対応するカラム選択スイッチをオン動作させて、上記選
択された相補コモンデータ線に導通する。このとき相補
コモンデータ線の電位は、データ入出力回路５１０に含
まれるセンスアンプで増幅され、さらに出力バッファを
介して外部に出力可能とされる。データ入出力回路５１
０に含まれる入力バッファに外部から書込みデータが与
えられると、その書込みデータに従って相補コモンデー
タ線が駆動され、それにより、アドレス信号によって選
択された相補データ線を介して所定のメモリセルにその
データに応ずる電荷情報が蓄積される。
【００２１】また、本実施例では、アドレス信号Ａ０〜
Ａｎの変化を検出するアドレス変化検出回路（「ＡＴＤ
回路」とも称される）５１１が設けられ、このアドレス
変化検出回路５１１の検出結果が制御部５０７に伝達さ
れるようになっている。そして外部から与えられる制御
信号としてのチップセレクト信号ＣＳ２＊、リード・ラ
イトライト信号ＷＥ＊がそれぞれバッファ５０２、５０
３を介して上記制御部５０７に取込まれ、この制御部５
０７により本実施例各部の動作制御信号が生成されるよ
うになっている。チップセレクト信号ＣＳ２＊がローレ
ベルにアサートされることによって、このメモリデバイ
ス６Ａが選択的に動作可能状態とされる。また、そのよ
うに選択された状態で、リード・ライトライト信号ＷＥ
＊がハイレベルにされた場合にはメモリセルへのデータ
書込み状態とされ、リード・ライトライト信号ＷＥ＊が
ローレベルにされた場合にはメモリセルデータの読出し
状態とされる。
Ａｎの変化を検出するアドレス変化検出回路（「ＡＴＤ
回路」とも称される）５１１が設けられ、このアドレス
変化検出回路５１１の検出結果が制御部５０７に伝達さ
れるようになっている。そして外部から与えられる制御
信号としてのチップセレクト信号ＣＳ２＊、リード・ラ
イトライト信号ＷＥ＊がそれぞれバッファ５０２、５０
３を介して上記制御部５０７に取込まれ、この制御部５
０７により本実施例各部の動作制御信号が生成されるよ
うになっている。チップセレクト信号ＣＳ２＊がローレ
ベルにアサートされることによって、このメモリデバイ
ス６Ａが選択的に動作可能状態とされる。また、そのよ
うに選択された状態で、リード・ライトライト信号ＷＥ
＊がハイレベルにされた場合にはメモリセルへのデータ
書込み状態とされ、リード・ライトライト信号ＷＥ＊が
ローレベルにされた場合にはメモリセルデータの読出し
状態とされる。
【００２２】さらに、メモリデバイス６Ａでは、メモリ
デバイス固有のウェイト情報を記憶するためのウェイト
情報記憶部５１４、及びこのウェイト情報記憶部５１４
の記憶情報に基づいてウェイト信号を生成するためのウ
ェイト信号生成部５１３が設けられる。このウェイト信
号生成部５１３は、特に制限されないが、外部から与え
られるチップセレクト信号ＣＳ２＊をトリガとして、こ
のメモリデバイス６Ａのリード・ライトに要する時間、
すなわち当該メモリデバイスのアクセス速度に基づいて
予め設定されたウェイト信号ＷＴ２＊を生成する機能を
有する。例えば、チップセレクト信号ＣＳ２＊がローレ
ベルにアサートされることによってメモリデバイス６Ａ
が選択された場合、このチップセレクト信号ＣＳ２＊の
アサートタイミングに同期してウェイト信号ＷＴ２＊が
ローレベルにアサートされる。ウェイト信号ＷＴ２＊は
ワン・ショット・パルス信号とされ、そのパルス幅は、
当該メモリデバイスのアクセス速度に応じて予め設定さ
れたウェイト情報によって決定される。ウェイト情報記
憶部５１４は、特に制限されないが、ヒューズの状態に
よって情報の記憶を可能とするヒューズ回路を含んで構
成される。つまり、メモリデバイスのプロセス段階で、
このヒューズ回路のヒューズを熔断するか否かによって
所定のウェイト情報の設定が行われる。特に制限されな
いが、このヒューズ回路に記憶されるウェイト情報は、
３ビット構成とすることができる。例えば、”０００”
はウェイト無し、”００１”は１ウェイト、”０１０”
は２ウェイト、”０１１”は３ウェイト、などのように
設定することができる。そのようなウェイト情報に基づ
いて、ウェイト信号ＷＴ２＊のパルス幅が決定される。
このウェイト信号ＷＴ２＊は、ウェイト信号出力専用の
外部端子１１を介して、図２に示されるマイクロコンピ
ュータ９に伝達される。マイクロコンピュータ９では、
ウェイト信号生成部５１３から伝達されたウェイト信号
ＷＴ２＊に基づいて、メモリアクセスサイクルにウェイ
トサイクルを挿入する。ウェイト信号ＷＴ２＊のパルス
幅によって、ウェイトサイクル数が決定されるため、メ
モリアクセス速度が遅いメモリデバイスほど、メモリデ
バイスから出力されるウェイト信号のパルス幅は広くな
り、マイクロコンピュータ９においてメモリサイクルに
挿入されるウェイトサイクル数が多くなる。そのように
ウェイトサイクルが挿入されることによって、メモリデ
バイス６Ａのアクセス速度に適したタイミング調整が行
われる。
デバイス固有のウェイト情報を記憶するためのウェイト
情報記憶部５１４、及びこのウェイト情報記憶部５１４
の記憶情報に基づいてウェイト信号を生成するためのウ
ェイト信号生成部５１３が設けられる。このウェイト信
号生成部５１３は、特に制限されないが、外部から与え
られるチップセレクト信号ＣＳ２＊をトリガとして、こ
のメモリデバイス６Ａのリード・ライトに要する時間、
すなわち当該メモリデバイスのアクセス速度に基づいて
予め設定されたウェイト信号ＷＴ２＊を生成する機能を
有する。例えば、チップセレクト信号ＣＳ２＊がローレ
ベルにアサートされることによってメモリデバイス６Ａ
が選択された場合、このチップセレクト信号ＣＳ２＊の
アサートタイミングに同期してウェイト信号ＷＴ２＊が
ローレベルにアサートされる。ウェイト信号ＷＴ２＊は
ワン・ショット・パルス信号とされ、そのパルス幅は、
当該メモリデバイスのアクセス速度に応じて予め設定さ
れたウェイト情報によって決定される。ウェイト情報記
憶部５１４は、特に制限されないが、ヒューズの状態に
よって情報の記憶を可能とするヒューズ回路を含んで構
成される。つまり、メモリデバイスのプロセス段階で、
このヒューズ回路のヒューズを熔断するか否かによって
所定のウェイト情報の設定が行われる。特に制限されな
いが、このヒューズ回路に記憶されるウェイト情報は、
３ビット構成とすることができる。例えば、”０００”
はウェイト無し、”００１”は１ウェイト、”０１０”
は２ウェイト、”０１１”は３ウェイト、などのように
設定することができる。そのようなウェイト情報に基づ
いて、ウェイト信号ＷＴ２＊のパルス幅が決定される。
このウェイト信号ＷＴ２＊は、ウェイト信号出力専用の
外部端子１１を介して、図２に示されるマイクロコンピ
ュータ９に伝達される。マイクロコンピュータ９では、
ウェイト信号生成部５１３から伝達されたウェイト信号
ＷＴ２＊に基づいて、メモリアクセスサイクルにウェイ
トサイクルを挿入する。ウェイト信号ＷＴ２＊のパルス
幅によって、ウェイトサイクル数が決定されるため、メ
モリアクセス速度が遅いメモリデバイスほど、メモリデ
バイスから出力されるウェイト信号のパルス幅は広くな
り、マイクロコンピュータ９においてメモリサイクルに
挿入されるウェイトサイクル数が多くなる。そのように
ウェイトサイクルが挿入されることによって、メモリデ
バイス６Ａのアクセス速度に適したタイミング調整が行
われる。
【００２３】上記したメモリデバイス６Ａと同様に低速
度のメモリデバイス６Ｂにおいても、上記と同様にウェ
イト信号生成部５１３が内蔵され、当該メモリデバイス
６Ｂのチップセレクト信号ＣＳ３＊がローレベルにアサ
ートされた場合に、当該チップセレクト信号ＣＳ３＊に
同期して、当該メモリデバイス６Ｂ固有のウェイト信号
ＷＴ３＊が生成されるようになっている。そのため、こ
のメモリデバイス６Ｂがアクセスされる場合にも、上記
の場合と同様に、マイクロコンピュータ９では、伝達さ
れたウェイト信号ＷＴ３＊に基づいて、メモリアクセス
サイクルにウェイトサイクルが挿入され、それにより、
メモリデバイス６Ｂのアクセス速度に適したタイミング
調整が行われる。
度のメモリデバイス６Ｂにおいても、上記と同様にウェ
イト信号生成部５１３が内蔵され、当該メモリデバイス
６Ｂのチップセレクト信号ＣＳ３＊がローレベルにアサ
ートされた場合に、当該チップセレクト信号ＣＳ３＊に
同期して、当該メモリデバイス６Ｂ固有のウェイト信号
ＷＴ３＊が生成されるようになっている。そのため、こ
のメモリデバイス６Ｂがアクセスされる場合にも、上記
の場合と同様に、マイクロコンピュータ９では、伝達さ
れたウェイト信号ＷＴ３＊に基づいて、メモリアクセス
サイクルにウェイトサイクルが挿入され、それにより、
メモリデバイス６Ｂのアクセス速度に適したタイミング
調整が行われる。
【００２４】上記実施例によれば、以下の作用効果を得
ることができる。
ることができる。
【００２５】（１）チップセレクト信号をトリガとし
て、メモリデバイス固有のウェイト信号をマイクロコン
ピュータ９に出力するためのウェイト信号生成部５１３
が、メモリデバイスに内蔵されることにより、そのよう
なメモリデバイスを含むコンピュータシステムにおいて
は、マイクロコンピュータ９からのアクセスに対して常
に適切なウェイト信号を当該マイクロコンピュータ９に
出力することができるので、システムのメモリボード上
にはウェイト信号発生回路が不要とされる。そのため、
コンピュータシステムやメモリボードシステムの設計に
おいて、メモリデバイスの外付け回路とされるようなウ
ェイト信号発生回路１４（図３参照）を設計せずに済
む。同様の理由により、データ処理システムのメモリボ
ードやメモリデバイスを交換する場合において、交換後
にウェイト情報の再設定や修正を伴わずに済む。
て、メモリデバイス固有のウェイト信号をマイクロコン
ピュータ９に出力するためのウェイト信号生成部５１３
が、メモリデバイスに内蔵されることにより、そのよう
なメモリデバイスを含むコンピュータシステムにおいて
は、マイクロコンピュータ９からのアクセスに対して常
に適切なウェイト信号を当該マイクロコンピュータ９に
出力することができるので、システムのメモリボード上
にはウェイト信号発生回路が不要とされる。そのため、
コンピュータシステムやメモリボードシステムの設計に
おいて、メモリデバイスの外付け回路とされるようなウ
ェイト信号発生回路１４（図３参照）を設計せずに済
む。同様の理由により、データ処理システムのメモリボ
ードやメモリデバイスを交換する場合において、交換後
にウェイト情報の再設定や修正を伴わずに済む。
【００２６】（２）上記のように、メモリボード上で外
付けウェイト信号発生回路が不要とされるので、その
分、メモリボードの縮小化を図ることができる。
付けウェイト信号発生回路が不要とされるので、その
分、メモリボードの縮小化を図ることができる。
【００２７】（３）メモリデバイス固有のアクセス速度
に応じて設定されたウェイト情報を記憶するためのウェ
イト情報記憶部５１４と、メモリデバイス固有のウェイ
ト信号を、ウェイト情報記憶部５１４の記憶情報に基づ
いて生成するためのウェイト信号生成部５１３とを設け
たことにより、ウェイト情報記憶部５１４の記憶情報に
基づいて、当該メモリデバイス固有の適切なウェイト信
号を生成することができる。
に応じて設定されたウェイト情報を記憶するためのウェ
イト情報記憶部５１４と、メモリデバイス固有のウェイ
ト信号を、ウェイト情報記憶部５１４の記憶情報に基づ
いて生成するためのウェイト信号生成部５１３とを設け
たことにより、ウェイト情報記憶部５１４の記憶情報に
基づいて、当該メモリデバイス固有の適切なウェイト信
号を生成することができる。
【００２８】（４）ウェイト信号生成部５１３によって
生成されたウェイト信号の外部出力を可能とするための
専用の外部出力端子１１を設けたことにより、この外部
出力端子１１を利用することにより、メモリデバイス毎
に固有のウェイト信号をマイクロコンピュータ９に伝達
することができる。また、システムにおいて高速アクセ
スが可能であることからウェイトサイクルが不要となる
メモリデバイスの場合、メモリボード上の配線を省略し
て当該メモリデバイスの外部出力端子を開放状態として
おけば良い。
生成されたウェイト信号の外部出力を可能とするための
専用の外部出力端子１１を設けたことにより、この外部
出力端子１１を利用することにより、メモリデバイス毎
に固有のウェイト信号をマイクロコンピュータ９に伝達
することができる。また、システムにおいて高速アクセ
スが可能であることからウェイトサイクルが不要となる
メモリデバイスの場合、メモリボード上の配線を省略し
て当該メモリデバイスの外部出力端子を開放状態として
おけば良い。
【００２９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３０】例えば、ウェイト信号生成部５１３におい
てウェイト信号のパルス幅を決定するためのウェイト情
報を、プログラマブルに設定することができる。つま
り、メモリデバイスに、ウェイト情報設定用の専用の外
部端子を設け、この専用端子を介して、ウェイト情報記
憶部５１４に、所望のウェイト情報を書込めるようにす
る。この場合、ＥＰＲＯＭライターなどによって、ウェ
イト情報記憶部５１４へのウェイト情報の書込みを行え
るように構成することができる。そのようにウェイト情
報をプログラマブルに設定可能とした場合には、ユーザ
がシステム構成に応じて任意にウェイト情報の設定が可
能とされるので、メモリデバイスの汎用性の向上を図る
ことができる。
てウェイト信号のパルス幅を決定するためのウェイト情
報を、プログラマブルに設定することができる。つま
り、メモリデバイスに、ウェイト情報設定用の専用の外
部端子を設け、この専用端子を介して、ウェイト情報記
憶部５１４に、所望のウェイト情報を書込めるようにす
る。この場合、ＥＰＲＯＭライターなどによって、ウェ
イト情報記憶部５１４へのウェイト情報の書込みを行え
るように構成することができる。そのようにウェイト情
報をプログラマブルに設定可能とした場合には、ユーザ
がシステム構成に応じて任意にウェイト情報の設定が可
能とされるので、メモリデバイスの汎用性の向上を図る
ことができる。
【００３１】また、制御信号の所定の組合わせによっ
て、ウェイト情報記憶部５１４へのウェイト情報設定モ
ードに入るように構成することができる。その場合、ア
ドレス端子やデータ端子を、一時的にウェイト情報設定
用として使用することができるから、ウェイト情報設定
用の専用の外部端子は不要とされる。例えば、ＲＡＭな
どにおいては、ロウアドレスストローブ信号ＲＡＳ＊が
ローレベルにアサートされる前に、ライトイネーブル信
号ＷＥ＊やカラムアドレスストローブ信号ＣＡＳ＊がア
サートされた場合に、ウェイト情報の書込みモードに移
行するように構成することができる。
て、ウェイト情報記憶部５１４へのウェイト情報設定モ
ードに入るように構成することができる。その場合、ア
ドレス端子やデータ端子を、一時的にウェイト情報設定
用として使用することができるから、ウェイト情報設定
用の専用の外部端子は不要とされる。例えば、ＲＡＭな
どにおいては、ロウアドレスストローブ信号ＲＡＳ＊が
ローレベルにアサートされる前に、ライトイネーブル信
号ＷＥ＊やカラムアドレスストローブ信号ＣＡＳ＊がア
サートされた場合に、ウェイト情報の書込みモードに移
行するように構成することができる。
【００３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍ、及びそれを含むコンピュータシステムに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、ＲＯＭやＤＲＡＭなどの各種半導体記憶装
置、さらにはそのような半導体記憶装置を含むデータ処
理装置に適用することができる。
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍ、及びそれを含むコンピュータシステムに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、ＲＯＭやＤＲＡＭなどの各種半導体記憶装
置、さらにはそのような半導体記憶装置を含むデータ処
理装置に適用することができる。
【００３３】本発明は、少なくとも半導体記憶装置を含
むことを条件に適用することができる。
むことを条件に適用することができる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３５】すなわち、外部から与えられた信号をトリ
ガとして半導体記憶装置固有のウェイト信号を生成する
ためのウェイト信号生成部が半導体記憶装置に内蔵され
ることにより、当該半導体記憶装置固有のウェイト信号
が、半導体記憶装置毎に生成されるので、当該半導体記
憶装置が搭載されるボード上において、外付け回路とし
てのウェイト発生回路の形成が不要とされる。それによ
り、複数の半導体記憶装置を搭載するシステム設計にお
いて、低速度の半導体記憶装置を考慮したウェイト信号
生成回路を設計せずに済むし、メモリボードの縮小化が
可能となる。
ガとして半導体記憶装置固有のウェイト信号を生成する
ためのウェイト信号生成部が半導体記憶装置に内蔵され
ることにより、当該半導体記憶装置固有のウェイト信号
が、半導体記憶装置毎に生成されるので、当該半導体記
憶装置が搭載されるボード上において、外付け回路とし
てのウェイト発生回路の形成が不要とされる。それによ
り、複数の半導体記憶装置を搭載するシステム設計にお
いて、低速度の半導体記憶装置を考慮したウェイト信号
生成回路を設計せずに済むし、メモリボードの縮小化が
可能となる。
【図１】本発明の一実施例であるコンピュータシステム
に含まれるメモリデバイスの構成例ブロック図である。
に含まれるメモリデバイスの構成例ブロック図である。
【図２】上記コンピュータシステムの全体的な構成例ブ
ロック図である。
ロック図である。
【図３】従来のコンピュータシステムの構成ブロック図
である。
である。
６Ａ，６Ｂ，１０ メモリデバイス ７ アドレスバス ８ データバス ９ マイクロコンピュータ １１ ウェイト信号出力専用の外部端子 １３ アドレスデコーダ ５０１−０〜５０１−ｎ バッファ ５０２，５０３ バッファ ５０４ ロウデコーダ ５０５ ワードドライバ ５０６ メモリセルアレイ ５０７ 制御部 ５０８ カラムデコーダ ５０９ カラムスイッチ回路 ５１０ データ入出力回路 ５１１ アドレス変化検出回路 ５１３ ウェイト信号生成部 ５１４ ウェイト情報記憶部 ＷＴ２＊，ＷＴ３＊ ウェイト信号 ＣＳ１＊，ＣＳ２＊，ＣＳ３＊ チップセレクト信号
Claims (6)
- 【請求項１】 所定のアクセスサイクルでアクセス可能
な半導体記憶装置において、外部から与えられた信号を
トリガとして、上記アクセスサイクルに対する当該半導
体記憶装置固有のウェイト信号を生成するためのウェイ
ト信号生成部を含むことを特徴とする半導体記憶装置。 - 【請求項２】 所定のアクセスサイクルでアクセス可能
な半導体記憶装置において、当該半導体記憶装置固有の
アクセス速度に応じて設定されたウェイト情報を記憶す
るためのウェイト情報記憶部と、上記アクセスサイクル
に対する当該半導体記憶装置固有のウェイト信号を、上
記ウェイト情報記憶部の記憶情報に基づいて生成するた
めのウェイト信号生成部とを含むことを特徴とする半導
体記憶装置。 - 【請求項３】 上記ウェイト信号生成部によって生成さ
れたウェイト信号の外部出力を可能とするための外部出
力端子を含む請求項１又は２記載の半導体記憶装置。 - 【請求項４】 複数の半導体記憶装置と、この複数の半
導体記憶装置を選択的にアクセス可能なマイクロコンピ
ュータとを含み、ウェイト信号に基づいて上記マイクロ
コンピュータのアクセスサイクルにウェイトサイクルが
挿入されるように構成されたデータ処理装置において、
上記半導体記憶装置は、上記半導体記憶装置の選択のた
めのチップセレクト信号をトリガとして、上記アクセス
サイクルに対する当該半導体記憶装置固有のウェイト信
号を生成するためのウェイト信号生成部を含んで成るこ
とを特徴とするデータ処理装置。 - 【請求項５】 複数の半導体記憶装置と、この複数の半
導体記憶装置を選択的にアクセス可能なマイクロコンピ
ュータとを含み、ウェイト信号に基づいて上記マイクロ
コンピュータのアクセスサイクルにウェイトサイクルが
挿入されるように構成されたデータ処理装置において、
上記半導体記憶装置は、上記半導体記憶装置固有固有の
アクセス速度に応じて設定されたウェイト情報を記憶す
るためのウェイト情報記憶部と、上記半導体記憶装置の
選択のためのチップセレクト信号をトリガとして、上記
アクセスサイクルに対する当該半導体記憶装置固有のウ
ェイト信号を、上記ウェイト情報記憶部の記憶情報に基
づいて生成するためのウェイト信号生成部とを含んで成
ることを特徴とするデータ処理装置。 - 【請求項６】 上記半導体記憶装置は、上記ウェイト信
号生成部によって生成されたウェイト信号の外部出力を
可能とするための外部出力端子を含み、この外部出力端
子を介して上記マイクロコンピュータへウェイト信号が
伝達されるように構成された請求項４又は５記載のデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234358A JPH0877059A (ja) | 1994-09-02 | 1994-09-02 | 半導体記憶装置、及びデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234358A JPH0877059A (ja) | 1994-09-02 | 1994-09-02 | 半導体記憶装置、及びデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877059A true JPH0877059A (ja) | 1996-03-22 |
Family
ID=16969759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6234358A Withdrawn JPH0877059A (ja) | 1994-09-02 | 1994-09-02 | 半導体記憶装置、及びデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0877059A (ja) |
-
1994
- 1994-09-02 JP JP6234358A patent/JPH0877059A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100389928B1 (ko) | 액티브 터미네이션 제어를 위한 반도체 메모리 시스템 | |
| US6381190B1 (en) | Semiconductor memory device in which use of cache can be selected | |
| US6981100B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
| US5226134A (en) | Data processing system including a memory controller for direct or interleave memory accessing | |
| JPH11353228A (ja) | メモリモジュールシステム | |
| US20030156472A1 (en) | Semiconductor integrated circuit device | |
| JP3768608B2 (ja) | 半導体装置および半導体記憶装置 | |
| KR100294965B1 (ko) | 입/출력장치의구성방법및그회로 | |
| KR100443910B1 (ko) | 반도체 메모리 장치 및 이 장치의 메모리 셀 억세스 방법 | |
| JPH09167499A (ja) | 半導体記憶装置 | |
| JP2715009B2 (ja) | ダイナミックランダムアクセスメモリ装置 | |
| JPH0770213B2 (ja) | 半導体メモリ装置 | |
| JPH11306796A (ja) | 半導体記憶装置 | |
| JPH0877059A (ja) | 半導体記憶装置、及びデータ処理装置 | |
| JP2760811B2 (ja) | 半導体集積回路 | |
| JPH07114794A (ja) | 半導体記憶装置 | |
| JPH0792997B2 (ja) | 半導体記憶装置 | |
| JP3930198B2 (ja) | 半導体集積回路 | |
| JP3176144B2 (ja) | 同期型スタチックメモリ | |
| JPH09330589A (ja) | 半導体記憶装置 | |
| JPH0836883A (ja) | 半導体記憶装置 | |
| JPH06162762A (ja) | 半導体記憶装置 | |
| JPS63155495A (ja) | 擬似スタテイツクメモリ装置 | |
| JPH05241946A (ja) | Ｒｏｍ内蔵ランダムアクセスメモリ装置 | |
| JPH1117137A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |