JPH0877342A - ２次元データ変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 ２次元データ変換装置において、データ変換
処理時間を短縮する。 【構成】 歩進制御回路６からの書込み動作信号WACTに
基づき入力ハンドシェーク回路１がアクティブとなり、
歩進制御回路６からの読出し動作信号RACTに基づき出力
ハンドシェーク回路２がアクティブとなる。ハンドシェ
ーク回路１のアクティブ状態で書込みアドレスカウンタ
３から歩進制御回路６及びマルチプレクサ７にアドレス
信号WAが出力される。ハンドシェーク回路２のアクティ
ブ状態でアドレスカウンタ４を介してアドレス変換回路
５から歩進制御回路６及びマルチプレクサ７にアドレス
信号RAが出力される。マルチプレクサ７はＲ／Ｗ切換信
号に基づきＲＡＭ８にアドレス信号WAとアドレス信号RA
を交互に選択出力する。ＲＡＭ８はデータ入力端子１２
からの画素データをアドレス信号WAに基づくアドレスに
書き込むとともに、アドレス信号RAに基づくアドレスか
ら画素データを読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像データ等の２次元デ
ータの転送順序を変換する２次元データ変換装置に関す
るものである。

【０００２】

【従来の技術】画像処理を目的としたアーキテクチャを
持つ演算処理装置として、ドイツＩＴＴ社のＤＳＰ：Da
ta-driven array processor がある。そのアーキテクチ
ャ、動作についての詳細は以下の文献に詳細に示されて
いる。

【０００３】「Data-driven array processor for vide
o signal processing 」 Ulrich Schmidt Kunt Caesar Thomas Himmel IEEE Transaction on Consumer Electronics vol.36, n
o.3 p.327-33 1990 若しくは 同一題名、同一著者 ICCE Digest of technical papers 1990 EPM-21.3 (p32
6−p327) このＤＳＰは命令デコード部、演算部、レジスタファイ
ル、ハンドシェーク機能を備えた入出力ポートで構成さ
れており、各処理をパイプライン構造とし高速画像処理
に向くアーキテクチャとなっている。この様なＤＳＰを
用いて例えば２次元ＤＣＴ（離散コサイン変換）による
画像処理を行わせる場合には、図７に示すようにハンド
シェーク機能を持つ２つのＤＳＰ４１，４２と、データ
の転送順序を変換する２つの２次元データ変換装置４
３，４４とを交互に接続して使用される。

【０００４】図８に示すように、画像処理では原画像Ｇ
を多数分割した各ブロックＢを同図の矢印に沿って水平
方向にスキャンして画像データとして取り込まれる。画
像処理では８×８画素を１ブロックＢとする８×８ブロ
ックが多用され、各ブロックＢ中の各画素データ（８×
８ブロックの場合は６４個の画素データ）の配列により
画像データは構成されている。

【０００５】処理前の画像データは図７の左方から１段
目のＤＳＰ４１にハンドシェーク入力回路４１ａを介し
て入力され、このＤＳＰ４１によりまず水平方向での１
次元ＤＣＴ処理が行われる。その後、ＤＳＰ４１からハ
ンドシェーク出力回路４１ｂを介して出力されたデータ
の転送順序が、２次元データ変換装置４３により垂直方
向に対応した転送順序に変換され、２段目のＤＳＰ４２
のハンドシェーク入力回路４２ａに出力される。ＤＳＰ
４２ではＤＳＰ４１と同様の処理が行われるが、入力さ
れるデータが予め２次元データ変換装置４３により垂直
方向用の転送順序に変換されているので、ＤＳＰ４２に
より垂直方向での１次元ＤＣＴ処理が行われる。その
後、ＤＳＰ４２のハンドシェーク出力回路４２ｂから出
力されたデータは、２次元データ変換装置４４によりそ
の転送順序が変換され、処理前時のデータ転送順序に戻
される。

【０００６】つまり、２個のＤＳＰ４１，４２に同一の
１次元ＤＣＴ処理を行わせ、２段目のＤＳＰ４２の入力
データと出力データの転送順序を２次元データ変換装置
４３，４４を用いて変更することにより、２段目のＤＳ
Ｐ４２によるＤＣＴが垂直方向の処理と等価となる。

【０００７】従来の２次元データ変換装置は図１０に示
すように構成されている。同図に示すように、２次元デ
ータ変換装置は、入力ハンドシェーク回路４４、出力ハ
ンドシェーク回路４５、書き込みアドレスカウンタ４
６、読み出しアドレスカウンタ４７、アドレス変換回路
４８、モード切換回路４９、マルチプレクサ（以下ＭＵ
Ｘ）５０及びＲＡＭ５１を備えている。

【０００８】モード切換回路４９はデータの書込みと読
出しを切り換える機能を備えている。すなわち、モード
切換回路４９の出力が「Ｈレベル」のときには入力ハン
ドシェーク回路４４のみがアクティブとなり、モード切
換回路４９の出力が「Ｌレベル」のときには出力ハンド
シェーク回路４５のみがアクティブとなる。また、ＭＵ
Ｘ５０は、モード切換回路４９の出力が「Ｈレベル」の
ときに書き込みアドレスカウンタ４６からのアドレス信
号をＲＡＭ５１へ選択出力する状態となり、モード切換
回路４９の出力が「Ｌレベル」のときに読み出しアドレ
スカウンタ４７及びアドレス変換器４８を介して入力さ
れるアドレス信号をＲＡＭ５１へ選択出力する状態とな
る。

【０００９】初期状態では、入力ハンドシェーク回路４
４、出力ハンドシェーク回路４５、書き込みアドレスカ
ウンタ４６、読み出しアドレスカウンタ４７が予めクリ
アされ、この状態でモード切換回路４９がセット（「Ｈ
レベル」）される。その結果、ＲＡＭ５１は継続的に書
き込み状態となる。

【００１０】書き込みアドレスカウンタ４６は制御信号
端子５２から入力ハンドシェーク回路４４を介して入力
された入力制御信号(REQ、 ACK)に基づき書込みアドレス
を指定する書込みアドレス信号をＲＡＭ５１に出力す
る。データ入力端子５３から入力された画素データは、
書込みアドレス信号に指定されたアドレスに一つずつ歩
進しながら順次記憶される。

【００１１】図９に示すように、例えば４×４ブロック
（４×４画素）単位に原画像を多数分割した各ブロック
Ｂ１，Ｂ２，…に対し、ブロックＢ１中の画素を水平方
向にスキャンした１６個の画素データが送られてくる
と、その画素データは順次にＲＡＭ５１に書き込まれ
る。すなわち、転送されてくるデータの順番は図中の画
素上のアドレス値と一致しており、画素データは順次に
アドレス順（アドレス値１，２，３，…，１６）に書き
込まれる。

【００１２】こうして１ブロック分の画像データの書込
みが完了すると、書き込みアドレスカウンタ４６からタ
ーミナルカウントTCが出力され、モード切換回路４９の
出力状態が「Ｈレベル」から「Ｌレベル」に反転され
る。その結果、入力ハンドシェーク回路４４が休止状態
となるとともに、出力ハンドシェーク回路４５がアクテ
ィブとなる。そして、出力ハンドシェーク回路４５を介
して制御信号入力端子５５からの制御信号（REQ, ACT）
に基づいて読み出しアドレスカウンタ４７がカウント動
作を開始し、アドレス変換回路４８及びＭＵＸ５０を介
して読出しアドレス信号がＲＡＭ５１に出力される。こ
のときＲＡＭ５１に出力される読出しアドレス信号によ
り指定されたアドレスは、アドレス変換回路４８により
アドレス順を変換するアドレス操作が行われており、デ
ータ入力端子５３からの画素データの入力順序（ＲＡＭ
５１への書き込み順序）と、データ出力端子５５からの
画素データの出力順序（ＲＡＭ５１からの読み出し順
序）が変更される。

【００１３】すなわち、ＲＡＭ５１から読み出される画
素データのアドレスの順番は、図９のブロックＢ１中の
１６個の画素を左の列から順に下方へ垂直方向に走査し
た際のアドレス順（アドレス値１，５，９，１３，２，
６，…）とされ、このアドレス順でＲＡＭ５１から画素
データが読み出される。

【００１４】このように従来の２次元データ変換装置で
は、図１１に示すようにブロック単位で送られてくる画
像データを一旦全てＲＡＭ５１に書き込んだ後、書き込
んだ画像データを読出しアドレスの順番を変更してＲＡ
Ｍ５１から読み出すことにより、２次元データの変換が
行われていた。

【００１５】

【発明が解決しようとする課題】ところが、従来の２次
元データ変換装置における変換時間は、図１１に示すよ
うに、所定速度で転送されてくる画素データを順次にＲ
ＡＭ５１に書き込む書込み時間ｔ1 と、その画素データ
の書込み後に所定速度で２次元変換データを出力するた
めにＲＡＭ５１からデータを読み出す読出し時間ｔ2 と
の和（ｔ1 ＋ｔ2）となる。そのため、このデータ変換
処理速度が入力されるデータの転送速度より遅くなり、
場合によってはほぼ半分の速度となることも起こり得
る。よって、従来の２次元データ変換装置を組み込んだ
システムでは、２次元データ変換装置での変換処理速度
が、そのシステム全体の処理速度を支配していたため、
システムの高速処理の実現が困難であった。

【００１６】特に、図７に示す構成の画像処理装置で
は、ＤＳＰ４１，４２の入出力が非同期であるため、２
次元データ変換装置４３，４４でのデータ変換時間が長
くなると、各ＤＳＰ４１，４２に待機状態をもたらし、
画像処理装置の処理速度をさらに低下させるという問題
を引き起こす。

【００１７】また、この問題を解消するため、ＲＡＭバ
ッファを２個持ち交互に書き込み及び読み出し動作を行
わせることにより処理時間を短縮することも考えられる
が、ＲＡＭデバイスの増加によりＤＳＰの大型化の問題
やコスト高となる問題が新たに生じる。さらに、この構
成によると、実動作時の書き込み側と読み出し側との処
理速度がそれぞれ接続された装置に依存して異なること
から、ＲＡＭバッファの切り換えタイミングが複雑とな
り、その関連ハードウェアでのデータ入出力制御も複雑
となるという問題も起こる。

【００１８】本発明は上記問題点を解決するためになさ
れたものであり、その目的はデータの順序を変換すると
きの変換時間を短くすることができる２次元データ変換
装置を提供することにある。

【００１９】

【課題を解決するための手段】上記問題点を解決するた
め請求項１に記載の発明では、記憶手段に一連の複数の
データを書き込みながらそのデータ順序を入れ換えて読
み出し可能に構成した。

【００２０】請求項２に記載の発明では、一連の複数の
データを書込むための記憶手段と、前記データの前記記
憶手段への書き込み処理と、前記記憶手段からの書込み
データのデータ順序を変換した読み出し処理とをデータ
毎に交互に行う書込み読出し手段とを備えた。

【００２１】請求項３に記載の発明では、一連の複数の
データを書込むための記憶手段と、前記データの前記記
憶手段への書き込みと、前記記憶手段からの書込みデー
タのデータ順序を変換した読み出しとをデータ毎に交互
に行う書込み読出し手段と、前記書込み読出し手段によ
り前記記憶手段にデータを書き込む際にその書込み先の
アドレスの旧データがすでに読み出し済みであるか否か
を判断し、該旧データがまだ読出し前であると判断する
と、前記書込み読出し手段による書込みを禁止する書込
禁止判断手段と、前記書込み読出し手段により前記記憶
手段から読み出す際にその読出し先のアドレスに読み出
すべきデータがすでに書き込み済みであるか否かを判断
し、読出し先のアドレスにまだ読み出すべきデータが書
き込まれていないと判断すると、前記書込み読出し手段
による読出しを禁止する読出禁止判断手段とを備えた。

【００２２】請求項４に記載の発明では、一連の複数の
データを書込むための記憶手段と、前記データを前記記
憶手段に書き込むための書込手段と、前記書込手段によ
り前記記憶手段に書き込まれたデータをそのデータ順序
を入れ換えて読み出すための読出手段と、前記書込手段
によるデータの書込みと、前記読出手段によるデータの
読出しをデータ毎に交互に行わせる書込み読出し切換手
段と、前記書込手段により前記記憶手段にデータを書き
込む際にその書込み先のアドレスの旧データがすでに読
み出し済みであるか否かを判断する書込判断手段と、前
記読出手段により前記記憶手段から読み出す際にその読
出し先のアドレスに読み出すべきデータがすでに書き込
み済みであるか否かを判断する読出判断手段と、前記書
込判断手段により書込み先のアドレスの旧データがすで
に読出し済みであると判断されたときに前記書込手段に
当該データを当該アドレスに書き込ませ、前記書込判断
手段により書込み先のアドレスの旧データがまだ読出し
前であると判断されたときに前記書込手段に当該データ
の書き込みを禁止させる書込制御手段と、前記読出判断
手段により読出し先のアドレスに読み出すべきデータが
すでに書き込み済みであると判断されたときに前記読出
手段に当該読出し先のアドレスのデータを読み出させ、
前記読出判断手段により読出し先のアドレスに読み出す
べきデータがまだ書き込み前であると判断されたときに
前記読出手段に当該読出し先のアドレスのデータの読み
出しを禁止させる読出制御手段とを備えた。

【００２３】請求項５に記載の発明では、ハンドシェー
クで非同期で動作する入力手段及び出力手段と、一連の
複数のデータが書き込まれる記憶手段と、前記データを
前記記憶手段に書き込む書込手段と、前記書込手段によ
り前記記憶手段に書き込まれたデータをそのデータ順序
を入れ換えて読み出し、その読出しデータを出力させる
読出手段と、前記書込手段によるデータの書込みと、前
記読出手段によるデータの読出しをデータ毎に交互に行
わせる書込み読出し切換手段と、前記書込手段により前
記記憶手段にデータを書き込む際にその書込み先のアド
レスの旧データがすでに読み出し済みであるか否かを判
断し、該旧データがまだ読出し前であると判断すると、
前記書込み手段による書込み処理を禁止する書込禁止判
断手段と、前記読出手段により前記記憶手段から読み出
す際にその読出し先のアドレスに読み出すべきデータが
すでに書き込み済みであるか否かを判断し、読出し先の
アドレスにまだ読み出すべきデータが書き込まれていな
いと判断すると、前記読出手段による読出し処理を禁止
する読出禁止判断手段とを備えた。

【００２４】請求項６に記載の発明では、ブロック単位
で転送されてくる画像データの転送順序を変換する２次
元データ変換装置において、入力ハンドシェーク回路か
らの出力信号に基づき歩進する書き込みアドレスカウン
タと、出力ハンドシェーク回路からの出力信号に基づき
データ順序が変換された読出しアドレス信号を出力する
アドレス変換回路と、前記書き込みアドレスカウンタか
ら入力した書込みアドレス信号と、前記アドレス変換回
路から入力した読出しアドレス信号とを交互に選択出力
する選択出力回路と、前記選択出力回路からの書込みア
ドレス信号に基づき外部データを書き込むとともに、前
記選択出力回路からの読出しアドレス信号に基づき書き
込まれた外部データを読み出すＲＡＭと、前記書き込み
アドレスカウンタからの書込みアドレス信号と、前記ア
ドレス変換回路からの読出しアドレス信号とを比較し、
読み出しアドレスが書き込みアドレスを追い越さず、且
つ次の書き込みのインターバルでの書き込みアドレス
が、前のインターバルの読み出しアドレスを追い越さな
いように、前記入力ハンドシェーク回路及び前記出力ハ
ンドシェーク回路を制御する歩進制御回路とを備えた。

【００２５】請求項７に記載の発明では、ブロック単位
で転送されてくる画像データの転送順序を変換する２次
元データ変換装置において、入力ハンドシェーク回路か
らの出力信号に基づき歩進する書き込みアドレスカウン
タと、出力ハンドシェーク回路からの出力信号で歩進す
る読み出しアドレスカウンタと、前記読み出しアドレス
カウンタからのアドレス信号に基づくアドレス値を変換
した読出しアドレス信号を出力するアドレス変換回路
と、前記書き込みアドレスカウンタから入力した書込み
アドレス信号と、前記アドレス変換回路から入力した読
出しアドレス信号とを交互に選択出力するマルチプレク
サと、該マルチプレクサからの書込みアドレス信号に基
づき外部データを書き込むとともに、該マルチプレクサ
からの読出しアドレス信号に基づき書き込まれた外部デ
ータを読み出すＲＡＭと、前記書き込みアドレスカウン
タからの書込みアドレス信号と、前記アドレス変換回路
からの読出しアドレス信号とを比較し、読み出しアドレ
スが書き込みアドレスを追い越さず、且つ次の書き込み
のインターバルでの書き込みアドレスが、前のインター
バルの読み出しアドレスを追い越さないように、前記入
力ハンドシェーク回路及び前記出力ハンドシェーク回路
を制御する歩進制御回路とを備えた。

【００２６】

【作用】請求項１に記載の発明によれば、一連の複数の
データを記憶手段に書き込みながら、その一方でその書
込みデータをそのデータ順序を入れ換えて記憶手段から
読み出される。

【００２７】請求項２に記載の発明によれば、一連の複
数のデータを記憶手段に書き込むデータの書き込み処理
と、記憶手段に書き込まれた書込みデータのデータ順序
を変換したうえでの読み出し処理とが書込み読出し手段
によりデータ毎に交互に行われる。

【００２８】請求項３に記載の発明によれば、一連の複
数のデータの記憶手段への書き込み処理と、記憶手段か
らの書込みデータのデータ順序を変換したうえでの読み
出し処理は書込み読出し手段によりデータ毎に交互に行
われる。その際、書込禁止判断手段により、記憶手段に
データを書き込む際にその書込み先のアドレスの旧デー
タがすでに読み出し済みであるか否かが判断され、該旧
データがまだ読出し前であると判断されると、書込み読
出し手段による書込み処理が禁止される。また、読出禁
止判断手段により、書込み読出し手段によるデータの読
み出しの際にその読出し先のアドレスに読み出すべきデ
ータがすでに書き込まれているか否かが判断され、読出
し先のアドレスにまだ読み出すべきデータが書き込まれ
ていないと判断されると、書込み読出し手段による読出
し処理が禁止される。

【００２９】請求項４に記載の発明によれば、一連の複
数のデータを書込手段が記憶手段に書き込む書込み処理
と、記憶手段に書き込まれた書込みデータを読出手段が
そのデータ順序を入れ換えて読み出す読出し処理は、書
込み読出し切換手段によりデータ毎に交互に行われるよ
うに切り換え制御される。その際、書込判断手段によ
り、書込手段が記憶手段にデータを書き込む際にその書
込み先のアドレスの旧データがすでに読み出されている
か否かが判断される。その結果、書込み先のアドレスの
旧データがすでに読出されていると判断されると、書込
制御手段は書込手段にデータを当該アドレスに書き込ま
せ、書込み先のアドレスの旧データがまだ読出し前であ
ると判断されると、書込手段によるデータの書き込みを
禁止させる。また、読出判断手段により読出手段が記憶
手段からデータを読み出す際にその読出し先のアドレス
に読み出すべきデータがすでに書き込まれているか否か
が判断される。その結果、読出し先のアドレスに読み出
すべきデータがすでに書き込まれていると判断される
と、読出制御手段は読出手段に読出し先のアドレスのデ
ータを読み出させ、読出し先のアドレスに読み出すべき
データがまだ書き込まれていないと判断されると、読出
手段による読出し先のアドレスからのデータの読み出し
を禁止させる。

【００３０】請求項５に記載の発明では、一連の複数の
データはハンドシェークで非同期動作する入力手段に基
づき入力される。そのデータを記憶手段に書き込む書込
手段による書込み処理と、記憶手段に書き込まれた書込
みデータをそのデータ順序を入れ換えて読み出す読出手
段による読出し処理は、書込み読出し切換手段によりデ
ータ毎に交互に行わるように切り換え制御される。読出
しデータはハンドシェークで非同期動作する出力手段に
基づき出力される。その際、書込禁止判断手段により、
書込手段が記憶手段にデータを書き込む際にその書込み
先のアドレスの旧データがすでに読み出されているか否
かが判断され、該旧データがまだ読出されていないと判
断されると、書込手段による書込み処理が禁止される。
また、読出禁止判断手段により、読出手段が記憶手段か
らデータを読み出す際にその読出し先のアドレスに読み
出すべきデータがすでに書き込まれているか否かが判断
され、読出し先のアドレスにまだ読み出すべきデータが
書き込まれていないと判断されると、読出手段による読
出し処理が禁止される。

【００３１】請求項６に記載の発明によれば、ブロック
単位で転送されてくる画像データとしての外部データは
ハンドシェーク動作する入力ハンドシェーク回路に基づ
き取り込まれる。そのとき、書き込みアドレスカウンタ
は入力ハンドシェーク回路からの出力信号に基づき歩進
され、そのときの書込みアドレス信号が書き込みアドレ
スカウンタから選択出力回路に出力される。また、外部
データの出力時には、ハンドシェーク動作する出力ハン
ドシェーク回路からの出力信号に基づきアドレス変換回
路からデータ順序が変換された読出しアドレスを指定す
る読出しアドレス信号が選択出力回路に出力される。選
択出力回路は入力した書込みアドレス信号及び読出しア
ドレス信号をＲＡＭに交互に選択出力する。ＲＡＭは書
込みアドレス信号に基づくアドレスに入力ハンドシェー
ク回路からの外部データを書き込むとともに、読出しア
ドレス信号に基づくアドレスから外部データを読み出
し、その読み出した外部データを出力ハンドシェーク回
路に基づき出力する。その際、歩進制御回路により、書
込みアドレス信号と読出しアドレス信号とが比較され、
読み出しアドレスが書き込みアドレスを追い越さず、且
つ次の書き込みのインターバルでの書き込みアドレスが
前のインターバルの読み出しアドレスを追い越さないよ
うに、入力ハンドシェーク回路及び出力ハンドシェーク
回路が制御される。

【００３２】請求項７に記載の発明によれば、ブロック
単位で転送されてくる画像データとしての外部データは
ハンドシェーク動作する入力ハンドシェーク回路に基づ
き取り込まれる。そのとき、書き込みアドレスカウンタ
は入力ハンドシェーク回路からの出力信号に基づき歩進
され、そのときの書込みアドレス信号が書き込みアドレ
スカウンタからマルチプレクサに出力される。また、外
部データの出力時には、読み出しアドレスカウンタがハ
ンドシェーク動作する出力ハンドシェーク回路からの出
力信号に基づき歩進され、そのときのアドレス信号がア
ドレス変換回路に出力され、さらにアドレス変換回路か
らアドレス信号に基づくアドレスが変換された読出しア
ドレス信号がマルチプレクサに出力される。マルチプレ
クサは書込みアドレス信号と読出しアドレス信号を交互
にＲＡＭに選択出力する。ＲＡＭは書込みアドレス信号
に基づくアドレスに外部データを書き込むとともに、読
出しアドレス信号に基づくアドレスから外部データを読
み出し、その読み出した外部データを出力する。その
際、歩進制御回路により、書込みアドレス信号と読出し
アドレス信号とが比較され、読み出しアドレスが書き込
みアドレスを追い越さず、且つ次の書き込みのインター
バルでの書き込みアドレスが前のインターバルの読み出
しアドレスを追い越さないように、入力ハンドシェーク
回路及び出力ハンドシェーク回路が制御される。

【００３３】

【実施例】以下、本発明を具体化した２次元データ変換
装置の一実施例を図１〜図６に基づいて説明する。

【００３４】図１に示すように、２次元データ変換装置
は、入力ハンドシェーク回路１、出力ハンドシェーク回
路２、書き込みアドレスカウンタ３、読み出しアドレス
カウンタ４、アドレス変換回路５、歩進制御回路６、マ
ルチプレクサ（以下ＭＵＸ）７及びＲＡＭ８を備えてい
る。本実施例では、ＲＡＭ８に対する書き込み動作と読
み出し動作の切り換えをブロック毎の画像データ単位で
行うのではなく、画素データ単位で行うようになってい
る。

【００３５】入力ハンドシェーク回路１は歩進制御回路
６から入力される書込み動作信号WACTが「Ｈレベル」の
ときにアクティブとなり、このアクティブ状態で制御信
号入力端子９からのハンドシェーク制御信号(REQ、 ACK)
の入力が可能となる。

【００３６】出力ハンドシェーク回路２は歩進制御回路
６から入力される読出し動作信号RACTが「Ｈレベル」の
ときにアクティブとなり、このアクティブ状態で制御信
号入力端子１０からのハンドシェーク制御信号(REQ、 AC
K)の入力が可能となる。

【００３７】書き込みアドレスカウンタ３は、入力ハン
ドシェーク回路１を介して入力したハンドシェーク制御
信号(REQ、 ACK)に基づき書込みアドレスを指定する書込
みアドレス信号WAを順次歩進させながらＭＵＸ７及び歩
進制御回路６に出力する。また、書き込みアドレスカウ
ンタ３は歩進制御回路６にセット信号Ｓを出力するよう
になっている。

【００３８】読み出しアドレスカウンタ４は、出力ハン
ドシェーク回路２を介して入力したハンドシェーク制御
信号(REQ、 ACK)に基づき読出しアドレスを指定する読出
しアドレス信号SAを順次歩進させながらアドレス変換回
路５に出力するようになっている。アドレス変換回路５
は、入力した読出しアドレス信号SAにより指定されたア
ドレスを所定の変換規則でアドレス変換操作し、その変
換後のアドレスを指定する新たな読出しアドレス信号RA
をＭＵＸ７及び歩進制御回路６に出力するようになって
いる。読出しアドレス信号SAと書込みアドレス信号WAと
は同期し、その指定するアドレス値は同じとなってい
る。

【００３９】ＭＵＸ７は書込み及び読出しを切換制御す
るためのＲ／Ｗ切換信号を入力する。このＲ／Ｗ切換信
号は、転送されてくる画素データの転送速度（転送間
隔）に比較して一つの画素データをＲＡＭ８へ書込むた
めに必要となる書込み時間が比較的短いことから、画素
データの転送速度のほぼ１／２の速度で切り換わるよう
に設定されたパルス信号（デューティ比５０）である。
ＭＵＸ７は入力したＲ／Ｗ切換信号が「Ｈレベル」のと
きに書込みアドレス信号WAを選択し、Ｒ／Ｗ切換信号が
「Ｌレベル」のときに読出しアドレス信号RAを選択して
ＲＡＭ８に対して出力するようになっている。

【００４０】入力ハンドシェーク回路１はナンド回路１
１を介してＲＡＭ８と接続されている。ナンド回路１１
は入力ハンドシェーク回路１からの「Ｈレベル」の書込
み信号WEを、Ｒ／Ｗ切換信号が「Ｈレベル」のときに出
力するようになっている。

【００４１】ＲＡＭ８は書込み信号WEを入力すると、Ｍ
ＵＸ７からの書込みアドレス信号WAに基づき指定された
アドレスに、データ入力端子１２からの画素データを書
き込むようになっている。また、ＲＡＭ８は読出し信号
REを入力すると、その読出し信号REに基づき指定された
アドレスに書き込まれた画素データを読み出してデータ
出力端子１３から出力するようになっている。

【００４２】歩進制御回路６は、書き込みアドレスカウ
ンタ３から入力した書込みアドレス信号WAと、アドレス
変換回路５から入力した読出しアドレス信号RAとを比較
し、その比較結果に基づき書込み動作信号WACTと読出し
動作信号RACTの出力制御を行う。

【００４３】図２に歩進制御回路６の構成を示す。同図
に示すように、歩進制御回路６は、比較器１４，１５、
スイッチ１６、Ｓフリップフロップ１７及びルックアッ
プテーブル１８を備えている。

【００４４】各比較器１４，１５には入力端子１９から
入力された書込みアドレス信号WAが入力されるようにな
っている。比較器１４には入力端子２０から入力された
読出しアドレス信号RAが入力される。比較器１５はスイ
ッチ１６及びルックアップテーブル１８を介して入力端
子２０に接続されている。スイッチ１６はＳフリップフ
ロップ１７がリセットされた状態で比較器１５をＶＣＣ
側に接続し、入力端子２１からＳフリップフロップ１７
にセット信号Ｓが入力されてＳフリップフロップ１７が
セットされた状態で比較器１５とルックアップテーブル
１８とを接続させるようになっている。

【００４５】ルックアップテーブル１８にはテーブルTB
2 が予め設定されている。図４にルックアップテーブル
１８に設定されたテーブルTB2 の一例を４×４ブロック
形式の場合で示す。図３は４×４ブロック形式におい
て、ブロック中の各画素に対応する画素データのＲＡＭ
８中でのアドレスを示すテーブルTB1 であり、書込みア
ドレス信号WA及び読出しアドレス信号RAに基づく各アド
レス値Ａ，Ｂと画素データとの対応関係を示している。
図４のテーブルTB2 は、図３のテーブルTB1 で示される
アドレス値Ｂの変換先のアドレス値LAが対応する位置関
係に配置されて設定されている。例えば、ルックアップ
テーブル１８にアドレス値Ｂ＝１が入力されると、図３
のテーブルTB1 中の「１」と同じ位置に相当する図４の
テーブルTB2 中の「３２」が選定され、ルックアップテ
ーブル１８からアドレス値LA＝３２が出力されるように
なっている。このアドレス値LAは、書き込みアドレスが
前ブロックの一連の画素データ（前インターバル）の読
み出し前のデータを破壊しない範囲において最大となる
ようなアドレス値として示されている。

【００４６】比較器１４は、書込みアドレス信号WAに基
づくアドレス値Ａと読出しアドレス信号RAに基づくアド
レス値Ｂとを比較し、Ａ＞Ｂが成立したときに「Ｈレベ
ル」の読出し動作信号RACTを出力端子２２から出力する
ようになっている。また、比較器１５は、書込みアドレ
ス信号WAに基づくアドレス値Ａとルックアップテーブル
１８からスイッチ１６を介して入力したアドレス値LAと
を比較し、Ａ≦LAが成立したときに「Ｈレベル」の書込
み動作信号WACTを出力端子２３から出力するようになっ
ている。スイッチ１６は初期状態ではＶＣＣ側に接続さ
れており、このとき比較器１５から書込み動作信号WACT
が出力されるようになっている。

【００４７】すなわち、最初のインターバルは無条件に
ＲＡＭ８へ書き込みが行われるが、書き込みアドレスカ
ウンタ３が規定カウント数（書き込み画素データ数に同
じ）に達すると、書き込みアドレスカウンタ３から歩進
制御回路６にターミナルカウントTCが出力され、このタ
ーミナルカウントTCが歩進制御回路６中のＳフリップフ
ロップ１７のセット信号Ｓとなる。また、ターミナルカ
ウントTCにより書き込みアドレスカウンタ３のカウント
値がクリアされるようになっている。なお、２次元デー
タ変換装置は画像データの変換処理を全て終了するとリ
セットされ、そのときのリセット信号に基づきＳフリッ
プフロップ１７がリセットされるようになっている。

【００４８】次に、上記のように構成された２次元デー
タ変換装置の作用を説明する。２次元データ変換装置の
初期状態では、書き込みアドレスカウンタ３及び読み出
しアドレスカウンタ４の各カウント値がリセットされ、
ＲＡＭ８の記憶データがクリアされた状態にある。ま
た、スイッチ１６はＶＣＣ側に接続された状態にある。

【００４９】２次元データ変換装置の動作が開始される
と、歩進制御回路６内のスイッチ１６がＶＣＣ側に接続
された状態にあるため、ＶＣＣ側から比較器１５を介し
て「Ｈレベル」の書込み動作信号WACTが入力ハンドシェ
ーク回路１に入力される。そのため、入力ハンドシェー
ク回路１がアクティブ状態となり、入力ハンドシェーク
回路１に制御信号入力端子９からの制御信号（REQ 、 AC
K)が入力されると、書込みアドレスカウンタ３に歩進信
号SS1 が出力される。この歩進信号SS1 に基づき書き込
みアドレスカウンタ３から書込みアドレス信号WAが歩進
制御回路６及びＭＵＸ７に出力される。また、制御信号
（REQ 、 ACK)の入力に基づき入力ハンドシェーク回路１
からナンド回路１１に書き込み信号WEが出力される。

【００５０】一方、ＭＵＸ７及びナンド回路１１にはパ
ルス信号であるＲ／Ｗ切換信号が入力される。ナンド回
路１１は「Ｈレベル」の書き込み信号WEを入力する状態
で、Ｒ／Ｗ切換信号が「Ｈレベル」となるとＲＡＭ８に
書込み信号WEを出力する。また、ＭＵＸ７はＲ／Ｗ切換
信号が「Ｈレベル」のときに書き込みアドレスカウンタ
３からの書込みアドレス信号WAをＲＡＭ８に選択的に出
力し、Ｒ／Ｗ切換信号が「Ｌレベル」のときにアドレス
変換回路５からの読出しアドレス信号RAをＲＡＭ８に選
択的に出力する。

【００５１】書き込みアドレスカウンタ３のカウント値
が規定カウント数に達して書き込みアドレスカウンタ３
からセット信号Ｓが歩進制御回路６に出力されるまで
は、スイッチ１６がＶＣＣ側に接続されているので、比
較器１５を介して書込み動作信号WACTが継続的に出力さ
れる。すなわち、最初に転送されてきた１ブロック分の
画像データは全て順次にＲＡＭ８に書き込まれる。これ
は初期状態ではＲＡＭ８に書き込み済みのデータが無い
ので、データの書き込みを禁止する必要がないからであ
る。

【００５２】一方、最初の書込みアドレス信号WAが歩進
制御回路６に入力されると、歩進制御回路６から読出し
動作信号RACTが出力される。その結果、出力ハンドシェ
ーク回路２がアクティブとなり、読み出しアドレスカウ
ンタ４及びアドレス変換回路５を介して読出しアドレス
信号RAが歩進制御回路６に入力される。書込みアドレス
信号WAに基づくアドレス値Ａは出力ハンドシェーク回路
１からの歩進信号SS1 に基づき順次に歩進される。ま
た、読出しアドレス信号RAに基づくアドレス値Ｂは出力
ハンドシェーク回路２からの歩進信号SS2 に基づき順次
に歩進される。アドレス値Ａは図３で水平方向に走査さ
れたアドレス順に歩進されて順次にＡ＝１，２，３，
４，５，…，１６の値をとり、アドレス値Ｂは図３で垂
直方向に走査されたアドレス順に歩進されて順次にＢ＝
１，５，９，１３，２，…，１６の値をとる。

【００５３】歩進制御回路６に入力された書込みアドレ
ス信号WAは、入力端子１９を介して比較器１４，１５に
入力される。また、歩進制御回路６に入力された読出し
アドレス信号RAは、入力端子２０を介して比較器１４及
びルックアップテーブル１８に入力される。比較器１４
では、書込みアドレス信号WAに基づくアドレス値Ａと読
出しアドレス信号RAに基づくアドレス値Ｂとの大小が比
較され、Ａ＞Ｂが成立すると比較器１４から読出し動作
信号RACTが出力される。すなわち、Ａ＞Ｂが成立したと
きのみ画素データの読出しが行われ、図５に示すように
読出しすべき画素データがＲＡＭ８に書き込まれていな
い間は読出しを行わずに待機（「−」で記した部分）す
る。また、画素データの書込み及び読出しは、実際には
図６に示すようにＲ／Ｗ切換信号がＨ・Ｌレベルを高速
で切り換わることにより交互に行われる。

【００５４】こうして最初の１ブロック分の画像データ
の書込みが全て完了すると、書き込みアドレスカウンタ
３が規定のカウント値に達し、ターミナルクロックTCが
セット信号Ｓとして歩進制御回路６に出力される。その
結果、歩進制御回路６内では、Ｓフリップフロップ１７
がセットされてスイッチ１６がルックアップテーブル１
８側に切り換わり、比較器１５とルックアップテーブル
１８とが接続される。そのため、比較器１５において、
ルックアップテーブル１８からのアドレス値LAと書込み
アドレス信号WAに基づくアドレス値Ａとが比較され、Ａ
≦LAが成立したときのみ比較器１５から読出し動作信号
WACTが出力される。すなわち、Ａ≦LAが成立したときの
み画素データの書込みが行われ、画素データを書き込む
べきアドレスに前ブロック分の画素データがまだ読み出
されずに残っている場合には、読出し前の画素データが
読み出されるまで、そのアドレスへの書込みを行わな
い。

【００５５】例えば、図５に示すようにアドレス値Ａ＝
１のときはアドレス値Ｂ＝１であり、このときのアドレ
ス値LAは、図３及び図４からLA＝３２となる。つまり、
アドレス値LA＝３２までは読出しがすでに完了してお
り、前ブロック分の画素データはすでに全部読出し完了
していることを意味するので、アドレス値Ａ＝１に書込
みを行ってもよいことになる。また、同様にアドレス値
Ａ＝１６のときはアドレス値Ｂ＝１０であることからア
ドレス値LA＝２となる。つまり、アドレス値LA＝２まで
は読出しがすでに完了しているが、アドレス値Ａ＝３の
画素データの読出しがまだ完了していないので、アドレ
ス値Ａ＝３以降のアドレス値Ａ＝１６への書込みは禁止
される。

【００５６】こうして図５に示すように、転送されてく
る一連の画素データが２次元データ変換装置に順次に転
送されてくるその各画素データの各転送間隔の僅かな時
間内にその画素データの書込みと、書込み済み画素デー
タの読出しとが行われる。すなわち、転送されてくる一
連の画素データを書込みながら並行して書込み済み画素
データの読出しが行われる。そのため、２次元データ変
換装置に入力される各画像データは、ほぼその転送速度
に近い処理速度で変換処理されるので、その変換後の画
素データはほぼリアルタイムで出力される。

【００５７】以上、本実施例では２次元データ変換装置
により処理される画像データを４×４ブロック形式を例
にして説明したが、Ｍ×Ｎ（Ｍ、Ｎは２以上の整数）の
データ形式でも同様に動作することは明白である。

【００５８】以上詳述したように本実施例の２次元デー
タ変換装置によれば、Ｒ／Ｗ切換信号により書込み動作
及び読出し動作を画素データ単位で切り換え制御し、従
来において一つ分の画素データの書込み処理しか行って
いなかった時間内に、書込み処理と読出し処理を行う構
成とした。そのため、画像データを一旦全て書き込んだ
後に読出しを行う従来装置に比較して、変換処理時間を
大幅に短縮することができる。また、この２次元データ
変換装置によれば、画像データの書込み処理とその読出
し処理とがほぼ同時並行で進められるので、入力された
画像データの変換データをほぼリアルタイムで出力する
ことができる。

【００５９】また、歩進制御回路６により読出し及び書
込み動作が制御され、読出すべき画素データがまだ書き
込まれていないときには、画素データが書き込まれるま
で待機し、その画素データが書き込まれると直ちに読出
しを行うので、読出し順序を守る範囲でほぼ最高の速度
で読出しデータを出力することができる。

【００６０】さらに、画素データの書込み先のアドレス
に前ブロックの画素データがまだ読み出されず残ってい
た場合には、その画素データの読出しを待って読出し完
了後にその画素データが書き込まれるように歩進制御回
路６により制御されるので、読出し前のアドレスに次の
データを書込んでしまうことを防止することができる。

【００６１】従って、本実施例の２次元データ変換装置
を従来技術で図７に示した構成の画像処理装置に適用し
た場合には、この２次元データ変換装置の変換処理速度
の高速化により、画像処理装置そのものの処理速度を高
速化させることができる。

【００６２】

【発明の効果】以上詳細したように発明によれば、２次
元データ変換装置において、一連の複数のデータを書き
込みながら、それと並行して書込みデータの読出しを行
ったので、データ変換処理時間を短縮することができ
る。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例の２次元データ変
換装置を示すブロック図である。

【図２】歩進制御回路を示すブロック図である。

【図３】画素データのアドレスを示すテーブルである。

【図４】ルックアップテーブルの出力アドレスを示すテ
ーブルである。

【図５】２次元データ変換装置のアドレス変移図であ
る。

【図６】書込み及び読出し動作の説明図である。

【図７】２次元データ変換装置の使用例を示す模式図で
ある。

【図８】原画像の走査方法を示す説明図である。

【図９】画素データのアドレスを示す説明図である。

【図１０】従来の２次元データ変換装置を示すブロック
図である。

【図１１】従来装置のアドレス変移を示す説明図であ
る。

【符号の説明】

２次元データ変換装置の使用例を示す模式図である。 １…入力手段としての入力ハンドシェーク回路 ２…出力手段としての出力ハンドシェーク回路 ３…書込み読出し手段及び書込手段を構成する書込みア
ドレスカウンタ ４…書込み読出し手段及び読出手段を構成する読出しア
ドレスカウンタ ５…書込み読出し手段及び読出手段を構成するアドレス
変換回路 ６…書込み読出し手段を構成するとともに、書込禁止判
断手段、読出禁止判断手段、書込判断手段、読出判断手
段、書込制御手段及び読出制御手段としての歩進制御回
路 ７…書込み読出し切換手段及び選択出力回路としてのマ
ルチプレクサ ８…記憶手段としてのＲＡＭ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 記憶手段に一連の複数のデータを書き込
   みながらそのデータ順序を入れ換えて読み出す２次元デ
   ータ変換装置。
2. 【請求項２】 一連の複数のデータを書込むための記憶
   手段と、 前記データの前記記憶手段への書き込み処理と、前記記
   憶手段からの書込みデータのデータ順序を変換した読み
   出し処理とをデータ毎に交互に行う書込み読出し手段と
   を備えた２次元データ変換装置。
3. 【請求項３】 一連の複数のデータを書込むための記憶
   手段と、 前記データの前記記憶手段への書き込みと、前記記憶手
   段からの書込みデータのデータ順序を変換した読み出し
   とをデータ毎に交互に行う書込み読出し手段と、 前記書込み読出し手段により前記記憶手段にデータを書
   き込む際にその書込み先のアドレスの旧データがすでに
   読み出し済みであるか否かを判断し、該旧データがまだ
   読出し前であると判断すると、前記書込み読出し手段に
   よる書込みを禁止する書込禁止判断手段と、 前記書込み読出し手段により前記記憶手段から読み出す
   際にその読出し先のアドレスに読み出すべきデータがす
   でに書き込み済みであるか否かを判断し、読出し先のア
   ドレスにまだ読み出すべきデータが書き込まれていない
   と判断すると、前記書込み読出し手段による読出しを禁
   止する読出禁止判断手段とを備えた２次元データ変換装
   置。
4. 【請求項４】 一連の複数のデータを書込むための記憶
   手段と、 前記データを前記記憶手段に書き込むための書込手段
   と、 前記書込手段により前記記憶手段に書き込まれたデータ
   をそのデータ順序を入れ換えて読み出すための読出手段
   と、 前記書込手段によるデータの書込みと、前記読出手段に
   よるデータの読出しをデータ毎に交互に行わせる書込み
   読出し切換手段と、 前記書込手段により前記記憶手段にデータを書き込む際
   にその書込み先のアドレスの旧データがすでに読み出し
   済みであるか否かを判断する書込判断手段と、 前記読出手段により前記記憶手段から読み出す際にその
   読出し先のアドレスに読み出すべきデータがすでに書き
   込み済みであるか否かを判断する読出判断手段と、 前記書込判断手段により書込み先のアドレスの旧データ
   がすでに読出し済みであると判断されたときに前記書込
   手段に当該データを当該アドレスに書き込ませ、前記書
   込判断手段により書込み先のアドレスの旧データがまだ
   読出し前であると判断されたときに前記書込手段に当該
   データの書き込みを禁止させる書込制御手段と、 前記読出判断手段により読出し先のアドレスに読み出す
   べきデータがすでに書き込み済みであると判断されたと
   きに前記読出手段に当該読出し先のアドレスのデータを
   読み出させ、前記読出判断手段により読出し先のアドレ
   スに読み出すべきデータがまだ書き込み前であると判断
   されたときに前記読出手段に当該読出し先のアドレスの
   データの読み出しを禁止させる読出制御手段とを備えた
   ２次元データ変換装置。
5. 【請求項５】 ハンドシェークで非同期で動作する入力
   手段及び出力手段と、 一連の複数のデータが書き込まれる記憶手段と、 前記データを前記記憶手段に書き込む書込手段と、 前記書込手段により前記記憶手段に書き込まれたデータ
   をそのデータ順序を入れ換えて読み出し、その読出しデ
   ータを出力させる読出手段と、 前記書込手段によるデータの書込みと、前記読出手段に
   よるデータの読出しをデータ毎に交互に行わせる書込み
   読出し切換手段と、 前記書込手段により前記記憶手段にデータを書き込む際
   にその書込み先のアドレスの旧データがすでに読み出し
   済みであるか否かを判断し、該旧データがまだ読出し前
   であると判断すると、前記書込み手段による書込み処理
   を禁止する書込禁止判断手段と、 前記読出手段により前記記憶手段から読み出す際にその
   読出し先のアドレスに読み出すべきデータがすでに書き
   込み済みであるか否かを判断し、読出し先のアドレスに
   まだ読み出すべきデータが書き込まれていないと判断す
   ると、前記読出手段による読出し処理を禁止する読出禁
   止判断手段とを備えた２次元データ変換装置。
6. 【請求項６】 ブロック単位で転送されてくる画像デー
   タの転送順序を変換する２次元データ変換装置におい
   て、 入力ハンドシェーク回路からの出力信号に基づき歩進す
   る書き込みアドレスカウンタと、 出力ハンドシェーク回路からの出力信号に基づきデータ
   順序が変換された読出しアドレス信号を出力するアドレ
   ス変換回路と、 前記書き込みアドレスカウンタから入力した書込みアド
   レス信号と、前記アドレス変換回路から入力した読出し
   アドレス信号とを交互に選択出力する選択出力回路と、 前記選択出力回路からの書込みアドレス信号に基づき外
   部データを書き込むとともに、前記選択出力回路からの
   読出しアドレス信号に基づき書き込まれた外部データを
   読み出すＲＡＭと、 前記書き込みアドレスカウンタからの書込みアドレス信
   号と、前記アドレス変換回路からの読出しアドレス信号
   とを比較し、読み出しアドレスが書き込みアドレスを追
   い越さず、且つ次の書き込みのインターバルでの書き込
   みアドレスが、前のインターバルの読み出しアドレスを
   追い越さないように、前記入力ハンドシェーク回路及び
   前記出力ハンドシェーク回路を制御する歩進制御回路と
   を備えた２次元データ変換装置。
7. 【請求項７】 ブロック単位で転送されてくる画像デー
   タの転送順序を変換する２次元データ変換装置におい
   て、 入力ハンドシェーク回路からの出力信号に基づき歩進す
   る書き込みアドレスカウンタと、 出力ハンドシェーク回路からの出力信号で歩進する読み
   出しアドレスカウンタと、 前記読み出しアドレスカウンタからのアドレス信号に基
   づくアドレス値を変換した読出しアドレス信号を出力す
   るアドレス変換回路と、 前記書き込みアドレスカウンタから入力した書込みアド
   レス信号と、前記アドレス変換回路から入力した読出し
   アドレス信号とを交互に選択出力するマルチプレクサ
   と、 該マルチプレクサからの書込みアドレス信号に基づき外
   部データを書き込むとともに、該マルチプレクサからの
   読出しアドレス信号に基づき書き込まれた外部データを
   読み出すＲＡＭと、 前記書き込みアドレスカウンタからの書込みアドレス信
   号と、前記アドレス変換回路からの読出しアドレス信号
   とを比較し、読み出しアドレスが書き込みアドレスを追
   い越さず、且つ次の書き込みのインターバルでの書き込
   みアドレスが、前のインターバルの読み出しアドレスを
   追い越さないように、前記入力ハンドシェーク回路及び
   前記出力ハンドシェーク回路を制御する歩進制御回路と
   を備えた２次元データ変換装置。