JPH087739B2 - マイクロコンピュータおよびそのネットワークならびに複数のマイクロコンピュータにおけるプロセス間のデータ通信を行う方法 - Google Patents

Description

【発明の詳細な説明】

本発明は、マイクロコンピュータに関するものであ
る。 マイクロコンピュータは一般にプロセッサとメモリを
備え、内蔵されているプログラムから得られる一連の命
令に従って動作できる。命令には１組の選択可能な機能
から選択されたいわゆる「機能」が含まれ、その命令に
応答してプロセッサにより実行される動作を定める。プ
ロセッサは他のマイクロコンピュータを含めた外部の周
辺機器と通信を行いたいことがある。その理由から、マ
イクロコンピュータは周辺機器または複数のマイクロコ
ンピュータとのネットワークに接続されることが時にあ
る。これは一般にはマイクロコンピュータの出力ポート
すなわち出力ピンを介して行われており、異なるマイク
ロコンピュータのプロセスの間で通信を行うためには、
それらのポートすなわちピンをプログラミングすること
が一般に必要であった。更に、外部通信を含めた通信は
バスを通じて行うのがマイクロコンピュータにおいては
普通であるが、そうするとマイクロコンピュータの動作
が低くなるという障害が生ずる。 したがって、従来のマイクロコンピュータにはマイク
ロコンピュータの拡張されたネットワークに使用するた
めの満足できるビルディング・ブロックは設けられてい
なかった。ネットワークは一般に動作速度を低下させ、
別にインタフェイス・ハードウェアを必要とする。本発
明の目的は、マイクロコンピュータのネットワーク用の
ビルディング・ブロックとして有用な改良されたマイク
ロコンピュータを得ることである。 本発明の他の目的は、個々のマイクロコンピュータと
同様に動作する相互に接続されたマイクロコンピュータ
のネットワークを得ることである。 本発明の更に他の目的は、並行して動作できる複数の
通信リンクを有する改良したマイクロコンピュータを得
ることである。 本発明の別の目的は、共用バスでは通常生ずる遅延を
避けたリンクを介して他のマイクロコンピュータと通信
できる改良したマイクロコンピュータを得ることであ
る。 本発明の更に別の目的は、多数の他のマイクロコンピ
ュータと通信するように接続できる複数の直列リンクを
有する改良したマイクロコンピュータを得ることであ
る。 本発明の更に別の目的は、別々の通信リンクを介して
通信チャネルを並行に動作させる、他のマイクロコンピ
ュータとの直接接続を可能にする独立した直列リンクを
有するマイクロコンピュータを得ることである。 本発明は、プロセッサとRAMの形態のメモリを同じ集
積回路装置上に有する集積回路装置と、複数のデータビ
ットを格納するためのレジスタをそれぞれ含む複数の通
信リンクとを備え、前記各通信リンクは別のマイクロコ
ンピュータの同様なリンクに独占的に接続するための通
信路を設けるように構成され、それにより各マイクロコ
ンピュータはマイクロコンピュータのネットワークのた
めのビルディング・ブロックを形成するマイクロコンピ
ュータを提供するものである。 また、本発明は、プロセッサとRAMの形態のメモリを
１つの集積回路装置上にそれぞれ備える相互に接続され
たマイクロコンピュータのネットワークであって、各マ
イクロコンピュータは複数の通信リンクを有し、各通信
リンクは接続器によりネットワーク内の別のマイクロコ
ンピュータに相互に接続され、前記各リンクは、それぞ
れのマイクロコンピュータ対のみを相互に接続し、かつ
他のどのマイクロコンピュータまたはメモリとも共用さ
れない点と点の間の接続の部分を形成し、前記各リンク
はリンクを介して送信または受信するデータの複数のビ
ットを保持するための少くとも１つのレジスタを含む相
互に接続されたマイクロコンピュータのネットワークを
提供するものである。 更に、本発明は、同じ集積回路装置上にRAMの形態の
メモリとプロセッサを含み、前記プロセッサは、プロセ
ッサにより逐次実行すべき複数の命令より成るプログラ
ムに応答して、データに基づいていくつかの命令を実行
するように構成され、各命令はプロセッサにより実行す
ることを求められている機能を指定する１組の機能ビッ
トを含み、機能は１組の選択可能な機能の１つであるマ
イクロコンピュータにおいて、 （ａ） マイクロコンピュータは複数の通信リンクを含
み、各通信リンクは別のマイクロコンピュータの対応す
るリンクにのみ接続するための通信路を設けるように構
成され、前記各通信リンクは通信リンクを介して送信す
る複数のデータビットを格納するためのレジスタと、リ
ンクを介しての同期メッセージの送信に使用するために
リンクの状態を示すポインタ値を受けるための一時的格
納器とを含み、 （ｂ） 前記プロセッサは、 （ｉ） 複数のレジスタと、それらのレジスタとの間で
データの転送を行うために用いるためのデータ転送器
と、 （ii） 各命令を受け、その命令の機能ビットに対応す
る値をレジスタの１つにロードするための手段と、 （iii） 前記データ転送器と前記レジスタを制御し、
前記機能ビットに応答してプロセッサを前記機能ビット
に従って動作させるための制御器と、 を含み、機能セットは、通信リンクを介してのメッセー
ジ送信の同期に用いるために通信リンクのポインタ値を
前記一時的格納器にロードさせることを前記制御器に行
わせる１つまたはそれ以上の機能を含むマイクロコンピ
ュータを提供するものである。 以上説明したマイクロコンピュータのネットワークは
それぞれの通信リンクの間の接続により互いに連結でき
る。２つの一方向点間接続部を含む２台のマイクロコン
ピュータの間の各接続部は各マイクロコンピュータのた
めの入力路と出力路をそれぞれ構成する。このようにし
て、それぞれのマイクロコンピュータの出力ピンと入力
ピンの間の簡単な線接続により拡張されたネットワーク
を構成できる。 なるべくなら、各通信リンクは制御ロジックを含み、
この制御ロジックは前記レジスタからのデータを通信リ
ンクの出力チャネルで送信させ、かつリンクの入力チャ
ネルの前記レジスタにおけるデータの受信を検出するよ
うに構成され、それによりマイクロコンピュータの間の
通信を複数のリンクを介して並行して行うことができる
ようにするとよい。 なるべくなら、前記制御ロジックは各リンクの入力チ
ャネルと出力チャネルのレジスタの状態に応答して、出
力チャネルからデータ・ストリングを送信させるように
構成され、かつ前記制御ロジックはストリングの始めと
終りを示す特殊な値を発生して検出するための手段と、
データ・ストリングの終りを表す前記特殊な値を同じリ
ンクの入力チャネルが受けた時に、出力チャネルに確認
応答信号を発生させるための手段を含むようにする。 なるべくなら、制御ロジックはレジスタの間でプロセ
ッサとは独立にデータ転送を行わせるように構成され、
それによりプロセッサによるプロセッサの実行と並行し
てメッセージの送信を行わせるようにする。 なるべくならマイクロコンピュータのメモリは同じマ
イクロコンピュータについて実行されるプロセスの間の
メッセージ送信のために１つまたはそれ以上の通信チャ
ネルを設け、各チャネルは、前記プロセスの間のメッセ
ージ送信の同期に使用するためのポインタ値を受けるよ
うに構成された少くとも１つの語場所を有し、前記制御
器は機能セットからの選択された機能に応答して、メッ
セージ送信の同期に使用するためのチャネルの状態を示
す前記語場所内のポインタ値を探すように構成するよう
にする。 なるべくなら、前記プロセッサはマイクロコンピュー
タにより実行されるそれぞれのプロセスをそれぞれ示す
ポインタ値を与えるための手段を含み、前記制御器は、
機能セット中の機能に応答して、前記チャネルを介して
通信することを待っているある特定のプロセスを示すポ
インタを通信リンクの前記レジスタにロードするように
構成され、前記レジスタに特殊なポインタ値をロードし
て、そのチャネルを介する通信を待っているプロセスは
ないことを示す手段を含むようにする。 本発明は、プロセッサとメモリおよび複数の通信リン
クを有する集積回路装置をそれぞれ備えるコンピュータ
のアレイ中のプロセスの間のデータを通信する方法にお
いて、アレイ中の相互に接続されている装置の通信リン
クの間に、接続部により相互に接続されている２つの装
置の間のメッセージ送信のためだけに用いられる専用の
接続部を設ける過程と、各リンクを介する入力メッセー
ジの送信と出力メッセージの送信を同期させる過程とを
備え、それにより、メッセージ送信に含まれている各マ
イクロコンピュータのプロセッサによるプロセスの実行
に割込むことなしに、複数のリンクと接続部を介してメ
ッセージ送信を並行して行うことができるコンピュータ
のアレイ中のプロセスの間のデータを通信する方法も提
供するものである。 マイクロコンピュータという用語は、一般に集積回路
装置をベースとする小型コンピュータを指すものである
が、そのコンピュータがどれだけ小型であるかについて
の限界はないことがわかるであろう。 この明細書で説明するマイクロコンピユータはTransp
uter（インモス・インターナシヨナル（Inmos Internat
ional）plcの商標）の例であつて、このTransputerはプ
ロセツサとメモリ、および外部との通信を行うためのリ
ンクを含む１つのシリコンチツプを備えている。このマ
イクロコンピユータは複数の処理を並行して実行できる
とともに、スケジユーリングと、同じチツプ上のプロセ
スの間または異なるチツプ上のプロセスの間の通信を行
うことができる。各マイクロコンピユータはプロセツサ
が設けられているチツプと同じチツプ上に、プログラム
可能なRAMの形のＫバイト・メモリを少なくとも１つ有
し、プロセツサはチツプのメモリ中のプログラムに従う
ことができる。このマイクロコンピユータは複数の通信
リンク、ここでは直列リンクと呼ぶ、を有する。この直
列リンクにより、相互に接続されているマイクロコンピ
ユータのネツトワークにマイクロコンピユータを接続し
て、任意の１台のマイクロコンピユータをネツトワーク
のためのビルデイング・ブロツクとして使用できるよう
にすることができる。任意の２台のマイクロコンピユー
タの間の通信は１本または２本の特定のピンの間の接続
を行う直列リンクにより行われる。各接続によりただ２
台のマイクロコンピユータが相互に接続される。各リン
クは他のマイクロコンピユータまたはどの外部メモリと
も共用されない。このマイクロコンピユータには、ネツ
トワーク内のマイクロコンピユータの間のデータ伝送に
おいて同期をとるための手段が設けられ、２台のマイク
ロコンピユータの間のリンクを介する通信を受信マイク
ロコンピユータまたは送信マイクロコンピユータにより
開始できるようにする。 このマイクロコンピユータは、それぞれ２つの部分よ
り成る複数の順次命令を有するプログラムを含む。１つ
の部分は命令の機能を表し、他の部分はオペランド・レ
ジスタにロードされるデータを表す。このようにして、
各命令の機能部分のビツト長は、プロセツサの語長とは
無関係に同じであり、また、プロセツサの語長とは無関
係に機能のフオーマツトと機能ビツト長の一様性が達成
される。このマイクロコンピユータの別の重要な特徴
は、それの動作が簡単で効率的な機能セツトを用いて行
われることである。その機能セツトは最少数のオペラン
ド・レジスタより成る。その機能セツトは、オペランド
・レジスタの内容を基にしてプロセツサを動作させる直
接機能を含む。好適な構成においては、マイクロコンピ
ユータは１つの間接機能と２つのプレフイクシング機能
も含む。間接機能を用いることにより、データレジスタ
の数を増加させず、かつデータレジスタを大型にするこ
となしに、オペレーシヨンを実行するために多数のプロ
セツサ・オペレーシヨンを使用できる。更に、プレフイ
クシング機能を用いることにより可変長オペランドが得
られる。 この例のマイクロコンピユータを使用することによ
り、いくつかのマイクロコンピユータを相互に結合する
ことによつて求められている任意のマイクロコンピユー
タを形成でき、そのようにして形成されたネツトワーク
は任意の１台のマイクロコンピユータと同様に動作す
る。 以下、図面を参照して本発明を詳しく説明する。 構造についての全体的な説明 本発明のマイクロコンピユータの主な要素が、ｐ形井
戸相補MOS技術を用いて１枚のシリコンチツブ11の上に
形成されている様子が第１図に示されている。これにつ
いては第17図を参照して後で詳しく説明する。チツプ上
の部品は第１図に長方形で示されているが、それらの長
方形は部品の相対的な寸法と位置を示すものではないこ
とがわかるであろう。チツブ上には中央処理装置（CP
U）12が設けられる。このCPU12は読出し専用メモリ（RO
M）13を含む。CPU12はメモリ・インタフエイス14を含
む。このメモリ・インタフエイス14はインタフエイス制
御ロジツク15により制御される。CPU12は演算論理ユニ
ツト（ALU）と、レジスタと、データ路とを含む。これ
については第３図を参照して説明する。CPU12とメモリ
・インタフエイス14はバス16に接続される。このバス16
はチツブ11上の要素を相互に接続する。サービス装置17
に複数の入力ピン18が設けられる。入力ピン18には零Ｖ
電源ピンと、5V電源ピンと、マイクロコンピユータを定
められた状態にリセツトするためのリセツトピンと、ク
ロツクピン28とが含まれる。このマイクロコンピユータ
には十分な数のメモリがチツプ11上に設けられる。それ
らのメモリはランダム・アクセス・メモリ（RAM）19とR
OM20により表されている。チツプに設けるメモリの数は
1Kバイト以下であつてはならない。というのは、外部メ
モリを使用することなしにプロセツサ12を動作させるこ
とができるのに十分なメモリ容量を必要とするからであ
る。チツプ上のメモリの容量はなるべく少くとも4Kバイ
トにする。チツプ上のRAMとROMの間の区分は、マイクロ
コンピユータに対する特定の要求に適合するように選択
できる。このメモリは冗長領域21も含む（この冗長領域
は米国特許第4346459号明細書、米国特許出願第194613
号または英国特許出願第8231055号に開示されているよ
うなもので構成できる。）この冗長領域21は、メモリ19
または20の欠陥のある領域の代りに用いるために、図示
のようにヒユーズにより選択的に接続できる列と行を有
し、それにより満足に使用されるチツプの歩留りを高く
する。このマイクロコンピユータの動作にはピン28から
のクロツクパルスに応答するタイミング制御が含まれ
る。外部メモリ・インタフエイス23が設けられる。この
外部メモリ・インタフエイス23はピン24を介して外部メ
モリ（図示せず）に接続される。ネツトワークを形成す
るようにマイクロコンピユータを他の類似のマイクロコ
ンピユータへ結合できるようにするために、複数の（図
示の例では４）直列リンク25が設けられる。各直列リン
ク25は入力ピン26と出力ピン27を有する。各ピンは、別
のマイクロコンピユータの対応する出力ピンと入力ピン
に対する単一のピン−ピン接続を形成するために使用で
きる。各直列リンクはプロセス・スケジユーリング・ロ
ジツクを構成する同期論理ユニツト10に接続される。図
には４つの直列リンク25が示されているが、１つのネツ
トワークを形成するために３つのリンクまたは２つのリ
ンクを使用できる。ただし、できれば少くとも６つ、た
とえば７つのリンクを用いるようにする。それらのリン
クは希望する任意のアレイで完全に相互接続できるよう
に設けられる。 チツプメモリ、通信チヤネルおよびリンクの使用につい
ての全体的な説明 第２図はマイクロコンピユータのいくつかの要求を詳
しく示すもので、とくにチツプ上におけるメモリの使用
を示すものである。このマイクロコンピユータは同じチ
ツプ上で複数のプロセスを並行して実行するために使用
でき、第２図には３つの並行プロセスのオペレーシヨン
が示されている。メモリはプログラム30を格納するため
に使用される。そのプログラム30はROM20またはRAM19に
格納できる。ここで説明している例では、マイクロコン
ピユータは16ビツト語のデバイスであるが、他の語長も
使用できる。プログラム30は一連の命令で構成される。
ここで説明している例では各命令の長さは８ビツトで、
プロセツサの語長が16ビツト以外のものであつても、こ
の命令の語長は変らない。各命令のフオーマツトは第５
図に示すようなものであつて、上位の４ビツトは命令の
機能を表し、下位４ビツトはデータを表す。プログラム
30は各命令の指定された部分に保持されるもの以外のデ
ータは含まない。プロセツサが各機能に応答するやり方
と、データを取り扱うやり方は機能セツトから選択され
たある特定の機能に依存するが、各命令の機能部とデー
タ部のフオーマツトは常に同じである。メモリはデータ
31も格納する。そのデータ31はROM20またはRAM19に格納
できる。 このマイクロコンピユータはいくつかのプロセスを時
分割式にいつしよに実行する。いつしよに実行されるプ
ロセスは並行プロセスと呼ばれる。任意の時刻にはマイ
クロコンピユータによりただ１つのプロセスが実際に実
行される。このプロセスは並行プロセスと呼ばれる。マ
イクロコンピユータにより実行される各並行プロセス
は、プロセスにより取り扱われるローカル変数と一時的
な値を保持するための作業域と呼ばれるメモリの領域を
使用する。各作業域の第１のローカル変数のアドレスは
作業域ポインタ（WPTR）により示される。同様に、各並
行プロセスに対して、特定のプロセスに関連するプログ
ラム中の一連の命令からの次に実行すべき命令を指示す
るために命令ポインタ（IPTR）が用いられる。第２図に
おいて、プロセス１に対する作業域が参照番号32で示さ
れ、プロセス2,3に対する対応する作業域が参照番号33,
34で示されている。各作業域は複数のアドレス可能な語
場所より成り、実行を待つているプロセスの表上で次に
実行するプロセスの作業域ポインタ（WPTR）を格納する
ために各作業域の１つの語場所が用いられる。このよう
にして、実行すべきプロセスのための一連の作業域に対
するポインタを含むメモリ内に結合されたリストが形成
される。プロセツサがプロセス１で動作しており（第２
図参照）、しばらくの間そのプロセスの実行を停止する
ことを指令される点に達したとすると、CPU12は次のプ
ロセスたとえばプロセス２での動作を開始する。そのプ
ロセツサは、メモリの場所35における作業域ポインタを
読出すことにより、前記次のプロセスへ導かれる。好適
な実施例においては、任意のプロセスのための作業域ポ
インタと、結合されているリスト上の次のプロセスの作
業域ポインタのアドレスとの間に既知の関係があるか
ら、結合されているリストの次の部分は現在のプロセス
の作業域から容易に得ることができる。各プロセス作業
域に対して、別の語場所36がそのプロセスのための命令
ポインタ（IPTR）を格納する。第２図には３つのプロセ
スだけのための作業域が示されているが、並行して実行
するプロセスの数に応じて作業域の数を変えることがわ
かるであろう。 同じマイクロコンピユータにより異なるプロセスの間
の通信を行えるようにするために、メモリのRAM部19に
複数の通信チヤネル40,41,42,43が設けられる。この例
では各通信チヤネルはメモリ内の２つの語場所より成
り、１つの語場所は通信チヤネルを使用することを希望
するプロセスを識別するために用いられ、他の１つの語
場所がチヤネルを介して通信すべきデータを保持するた
めに用いられる。それらのチヤネルの動作については第
9a〜9e図を参照して説明する。第２図は１つの直列リン
ク25の構成も詳しく示すものである。図示のように、リ
ンク25は２つのチヤネル45,46を含み、各チヤネルは一
方向通信チヤネルを構成する。この場合にはチヤネル45
は入力チヤネルとして用いられ、チヤネル46は出力チヤ
ネルとして用いられる。各チヤネルは、各チヤネル40〜
43の２語場所に類似するやり方でアドレスできる２つの
レジスタより成る。それら２つのレジスタは、通信に含
まれるプロセスを示すために用いられるプロセス・レジ
スタ47と、送るべきデータを保持するためのデータ・レ
ジスタ48とより成る。入力チヤネル内のデータ・レジス
タ48はピン26に接続され、出力チヤネル内のデータ・レ
ジスタ48はピン27に接続される。レジスタ47,48の動作
は、同期ユニツト10に結合されている制御ロジツク50に
より制御される。直列リンクと、制御ロジツク50と、同
期論理ユニツト10との動作については第12〜16図を参照
して詳しく説明する。 メモリのRAM部19は作業域32〜34および通信チヤネル4
0〜43を得るために用いられ、かつ要求によりプログラ
ムとデータを保持するためにも使用できる。ROM20は、
たとえば高レベル・プログラミング言語のインタプリタ
を保持するため、または標準オペレーシヨンのためのル
ツク・アツプ表の格納のような種々の目的に使用できる
とともに、マイクロコンピユータが特定の目的に用いら
れる周辺装置のための制御プログラムを保持するために
使用できる。 CPUデータ路およびレジスタ 次に、第３図を参照してCPU12と、それの動作を詳し
く説明する。 CPU12は演算論理装置（ALU）55と、３本のデータバス
であるＸバス、Ｙバス、Ｚバスに接続される複数のデー
タ・レジスタとを含む。それらのレジスタの動作と、バ
スとの相互接続は複数のスイツチ56により制御される。
それらのスイツチはROM13に含まれているマイクロ命令
プログラムから得た信号により制御される。それらのス
イツチはチツプ構造と一体に形成されるスイツチである
ことがわかるであろう。CPUとメモリ（19,20,21）の間
の通信は、メモリ・インタフエイス14に接続されている
一方向アドレス路61と、インタフエイス14に接続されて
いる双方向データバス62とを介して行われる。レジスタ
と、バス61,62と、バスX,Y,Zは第３図に示すように接続
される。それらのレジスタは次のようなものである。 第３図に示されているように、インクリメンタ66とバ
イト・アライナ69も設けられる。 データバス62には、データバス線62をプレチヤージす
るように動作できるスイツチ75が設けられる。Ｘバスと
Ｙバスをプレチヤージするように動作できる同様なスイ
ツチ76,77がそれぞれＸバス、Ｙバスに設けられる。Ｘ
バスとＹバス上の信号をマージさせるように動作する別
のスイツチ78がＸバスとＹバスの間に設けられる。 演算論理装置（ALU）55はＸバスとＹバスから入力を
受け、Ｚバスへ出力するように構成される。ALU55は、
データ路の動作をALU55の出力に依存して制御するよう
に、出力８を条件マルチプレクタ９を介してマイクロ命
令プログラムROM13へ与える。 命令バツフア63は一連の８ビツト語（ここでは命令と
呼んでいる）を、メモリ（19,20,21）からインタフエイ
ス14とバス62を介して受けるように構成される。各８ビ
ツト語は２つの部分より成り、第５図に示すようなフオ
ーマツトを有する。１つの部分は後で説明する機能セツ
トから選択される「機能」を表し、他の部分はデータを
表す。命令バツフア63は出力をデコーダ64へ与える。こ
のデコーダは命令を機能部分とデータ部分に分ける。デ
ータ部分はオペランド・レジスタにロードされ、機能部
分は復号されてマイクロ命令レジスタ（MIR）80へアド
レスを与える。選択された機能とは無関係に、全ての命
令に対して同じ手続がとられる。命令バツフア63により
受けられた各命令はMIR80にアドレスをロードする。そ
のアドレスはROM13内のマイクロ命令プログラムに、ス
イツチ56とインタフエイス制御ロジツク15を制御する１
つまたはそれ以上のマイクロ命令を実行させて、マイク
ロ命令の各シーケンスの終りにレジスタと、制御ロジツ
ク15と、その命令中の選択された機能に対応する第３図
に示されているデータ路とによりオペレーシヨンが行わ
れるようにする。マイクロ命令プログラムのオペレーシ
ヨンについては後で詳しく説明する。 命令バツフア63とマイクロ命令レジスタ80を除き、第
３図に示す全てのレジスタは16ビツト・レジスタであ
る。プロセツサが16ビツト語プロセツサであるこの例に
おいては、各命令が８ビツト長であるからプログラム中
の各16ビツト語場所は２つの命令を含む。したがつて、
レジスタ67に保持されている命令ポインタは、２つの命
令を含んでいるプログラム語場所から１つの命令を識別
するために、特定の８ビツトバイトを指すことをできる
ことが必要である。このような理由から、この例ではプ
ログラム30（第２図）がメモリ19の下半分だけに書き込
まれる。この例ではメモリは64に語を有し、メモリ場所
のアドレスを15ビツトだけで表すことができるから、プ
ログラム30は場所０〜32767に書き込まれる。そのため
に命令ポインタ中に別のビツトが残り、そのビツトは、
ある特定の命令を識別するためには各語のアドレスにお
ける２バイトのどれが必要であるかを識別するために使
用できる。マイクロ命令ROM13は122語を含む。各語は68
ビツトより成る。ROM13の各列には68ビツトが含まれ、
このROMがいつでも68個の出力信号を生ずるように構成
される。マイクロ命令プログラムのオペレーシヨンにつ
いては後で詳しく説明する。 第３図からわかるように、メモリ・インタフエイスの
状態を記録するために用いられる複数の１ビツト状態ラ
ツチがインタフエイス・ロジツク制御器15に設けられ
る。実行ラツチと呼ばれるラツチ110が実行すべき命令
のソースを定める。ラツチ110が状態１を有する時は命
令のソースはメモリであるしこのメモリは希望によつて
はインタフエイス23を介して接続される外部メモリとす
ることができる。ラツチ110が状態０を有する時は、命
令を外部ソースから受けることができるようにするため
に、命令のソースは直列リンク25の１つである。２つま
たはそれ以上の連続する命令に対しては同じ直列リンク
25へくり返えし行くことが必要なことがあるが、メモリ
から命令をとり出す場合には、各命令ごとに命令ポイン
タIPTRが進められる。IBラツチ112がIBレジスタ63の状
態を記録する。MADDRラツチ113がMADDRレジスタの状態
を記録する。MEM ENABLEラツチ114がメモリ・インタフ
エイスの状態を記録し、メモリ・インタフエイス14が占
められている時は常に状態１を有する。メモリに対して
書き込み要求が行われたことをWRITEラツチ115が記録す
る。また、バイト要求がメモリに対して行われたことを
BYTEラツチ116が記録する。UPPER/LOWERラツチ117がバ
イト・アドレスの最下位ビツトを保持する。その最下位
ビツトは、Ａレジスタの内容が１つの桁だけ右へ移動さ
せられた時に、Ａレジスタ71の最下位ビツト位置からロ
ードされる。 機能セツト 命令バツフア63により受けられる命令の機能要素は、
マイクロコンピユータのための機能セツトにより決定さ
れる。その機能セツトは、プログラムを書く時に選択で
きる利用可能な機能のリストであり、それらの機能に対
してマイクロコンピユータは応答できる。 機能セツトには直接機能と、間接機能と、プレフイク
シング機能との３つの種類の機能がある。 直接機能は、オペランド・レジスタ65の内容をデータ
として用いる（他のレジスタの内容もデータとして使用
できる）。 間接機能は、オペランド・レジスタ65以外のレジスタ
内のデータを用いて種々の「オペレーシヨン」のうちの
１つを選択するために、オペランド・レジスタ65の内容
を用いる。 プレフイクシング機能は、オペランドをオペランド・
レジスタ65に累積する。 その機能セツトは次の通りである。 間接機能を用いて行うことができるオペレーシヨンは
次の通りである。 それらの機能とオペレーシヨンについて説明する前
に、この明細書で用いる記法について述べることにす
る。TransputerマイクロコンピユータにはOCCAM（イン
モス・インターナシヨナル（Inmos International）plc
の商標）言語をなるべく用いるようにする。このOCCAM
言語は、1983年にインモス社（Inmos Limited）により
英国において出版および配布された「OCCAMプログラミ
ング・マニユアル（Programming Manual−OCCAM）」と
題する小冊子と、雑誌エレクトロニクス（Electronic
s）1982年11月３日号所載の「プロセス向き言語は分散
処理の要求に適当である（Process−Oriented Language
Meets Demands of Distributed Process−ing）」と題
するテーラー（Taylor）およびウイルソン（Wilson）の
論文とに詳しく記載されている。OCCAM言語は並行処理
にとくに良く適する。ここで説明している本発明の好適
な実施例は並行処理にとくに適するから、この例にOCCA
M言語を用いることは極めて適切である。他言語は適切
なコンパイラとともに使用できる。実際の応用において
は、プログラマはOCCAM言語を用いてプログラムを書
き、そのプログラムをコンパイラが普通のやり方で特定
の命令に変換する。しかし、ここで説明するマイクロコ
ンピユータの好適な実施例内で起ることを示すために、
命令中の機能とオペレーシヨンをOCCAM言語を用いて記
述する余地がある。したがつて、それらの機能とオペレ
ーシヨンおよび使用の例の記述においては下記の記法を
用いることにする。 記法 1. プロセスは開始され、いくつかの動作を実行してか
ら終る。各動作は割当、入力または出力とすることがで
きる。割当は変数の値を変え、入力はチヤネルから値を
受け、出力は値をチヤネルへ送る。 開始と終了の間の任意の時刻に、プロセスは１つまた
はそれ以上のチヤネルで通信を行う用意ができるように
できる。各チヤネルは２つの並行プロセスの間で一方向
接続を行う。それら２つの並行プロセスの一方はチヤネ
ルへ出力するだけ、他方はチヤネルから入力するだけで
ある。 割当は記号「：＝」で示される。割当 v:＝ｅ は変数ｖの値を式ｅの値にセツトしてから終る。たとえ
ば、x:＝０はｘを０にセツトすること、x:＝ｘ＋１はｘ
の値を１だけ増加することを意味する。 入力は記号「？」で示される。入力 c?x は、チヤネル「ｃ」からある値を入力し、それを変数ｘ
に割当ててから終ることを意味する。入力 c?ANY は、チヤネル「ｃ」からある値を入力し、その値を捨て
ることを意味する。 出力は記号「！」により示される。出力 c!e は式ｅの値をチヤネル「ｃ」へ出力し、それから終るこ
とを意味する。出力 c!ANY は、任意の値をチヤネル「ｃ」へ出力することを意味す
る。 プロセスSKIPは何の作用も行わずに終了する。 2. CONSTRUCT 順次construct、並列construct、条件付constructま
たはオルターネイテイブconstructを形成するためにい
くつかのプロセスを組合わせることができる。construc
t自体はプロセスであつて、別のconstructの構成部とし
て使用できる。あるcost−ructの各構成部プロセスは、
それがそのconstructの部分であることを示すために、
左マージンから更に２つの空白をとつて書かれる。 順次constructは次のようにして書かれる。 構成部プロセスP1,P2,P3…は互いに順次実行される。
各構成部プロセスは１つが終つてから次が開始され、最
終の構成部プロセスが終つからconstructは終る。たと
えば、 SEQ in?x x:＝ｘ＋１ out!x は、ある値を入力し、その値に１を加え、その結果を出
力する、ことを意味する。 並列constructは により表される。構成部プロセスP1,P2,P3…はいつしよ
に実行されるから、並行プロセスと呼ばれる。全ての構
成部プロセスが終つた後でconstructは終了する。たと
えば、 PAR in?x out!y はｘへの入力と、ｙからａ出力をいつしよに行えるよう
にするものである。 並行プロセスはチヤネルを用いて通信する。チヤネル
「ｃ」からの入力と、同じチヤネル「ｃ」への出力がい
つしよに実行されると、入力と出力を行える状態になつ
た時に通信が行われる。値は出力プロセスから入力並行
プロセスへ割当てられ、それから両方の並行プロセスの
実行が継続される。 は、条件１が真であるならばプロセスP1が実行され、さ
もなければ、条件２が真であればプロセスP2が実行され
る…等であることを意味する。このconstructにおいて
はただ１つのプロセスが実行され、実行後にconstruct
は終る。たとえば、 IF ｘ＞＝０ y:＝ｙ＋１ ｘ＜０ SKIP では、ｘの値が正である時だけｙが大きくなる。オルタ
ネーテイブconstruct は、入力1,2…のうちの１つの準備が整うまで待つこと
を意味する。入力１が最初に準備が整つたとすると入力
１が実行され、それからプロセスP1が実行される。同様
に、入力２が最初に準備が整うと入力２が実行され、そ
れからプロセスP2が実行される。すなわち、ただ１つの
入力が実行され、その後で対応するプロセスが実行さ
れ、それからconstructが終る。たとえば、 ALT count?ANY counter:＝counter＋１ total?ANY SEQ out!counter counter:＝０ では、いずれもチヤネル「count」から信号を入力し、
可変「counter」を１だけ増加し、あるいはチヤネル「t
otal」から交互に入力し、可変「counter」の現在の値
を出力し、それを零リセツトする。 3. くり返えし（REPETITION） WHILE条件 Ｐ これは、条件の値が偽となるまでプロセスＰをくり返え
し実行する。たとえば、 WHILEx＞５ x:＝ｘ−５ は、ｘの値が５以下になるまでｘを５ずつ減少すること
である。 4. VARIABLES variableは記憶装置内の１つの語に対応する簡単な変
化、またはベクトルと呼ばれるvariableの番号をつけら
れたセツトの１つである。たとえば、ｖ〔３〕：＝０は
ベクトルｖ内の３番のvariableの値を０にセツトし、ｖ

〔０〕＋１は０番のvariableの値を１だけ増加する。 variableは VAR v: Ｐ のような宣言により導入される。これはプロセスＰにお
いて使用するためにｖを導入する。 5. 手続（PROCEDURES） 手続の定義によりプロセスに名称を与えることができ
る。たとえば、 PROC square（n,sqr） sqr:＝ｎ＊ｎ は手続「squre」を定義する。 手続の名称はプロセスのための略語として使用でき
る。たとえば、 square（x,sqrx） は sqrx:＝ｘ＊ｘ を意味する。 6. EXPRESSIONS expressionはオペレータ、変数、数、真理値の真と偽
および括弧（と）から構成される。 真は１ビツトよりのみ成る値であり、偽は０ビツトの
みより成る値である。 オペレータ＋，−，＊,/は加算、減算、乗算、除算を
表す。 オペレータ＝，＜＞，＞，＜＝に対しては結果は下記
のようになる。 ｘ＝ｙ ｘがｙに等しいと真である ｘ＜＞ｙ ｘがｙに等しくなければ真である ｘ＞ｙ ｘがｙより大きければ真である ｘ＜＝ｙ ｘがｙより小さいか、ｙに等しければ真で
ある オペレータ の場合には、結果の各ビツトは下の表に従つてオペラン
ドの対応するビツトから発生される。 NOTオペレータの場合には、結果の各ビツトは、下の
表に従つてオペランドの対応するビツトから発生され
る。 ｘ NOT x ０ １ １ ０ オペレータ≪，≫の場合には ｘ≪ｙは左へｙビツト動かされるｘの値で、空いたビツ
ト位置は０ビツトで埋められる ｘ≫ｙは左へｙビツト動かされるｘの値で、空いたビツ
ト位置は０ビツトで埋められる 以上説明した一般的なOCCAM言語表記を本発明のマイ
クロコンピユータに適用することにする。 レジスタの変数は次のように定義される。 IPTRは命令ポインタ・レジスタ67の内容を表す WPTRは作業域ポインタ・レジスタ73の内容を表す LPTRはリスト・ポインタ・レジスタ74の内容を表す AREGはＡレジスタ71の内容を表す BREGはＢレジスタ72の内容を表す OREGはオペランド・レジスタ65の内容を表す １つのレジスタから他のレジスタへの転送は assignment,eq: BREG:＝AREG により表される。これは、Ａレジスタの内容がＢレジス
タへ複写され、Ｂレジスタの以前の内容に書き換えられ
る。 TRANSPUTER内のメモリは vector: memory により表される。 メモリ内の個々の語は ベクトルeg: memorx〔AREG〕 を下側に記す（subscripting）することにより識別され
る。これは、Ａレジスタの内容をアドレスとするメモリ
内の語の内容を意味する。メモリとレジスタの間の転送
は assignment eg: memory〔AREG〕：＝WPTR により同様に表される。これは、Ａレジスタの内容をア
ドレスとするメモリ内の語の内容が、作業域・ポインタ
・レジスタの内容で置き換えられることを意味する。 ３つの手続（PROC）「run」，「wait」，「moveto」
が以下の記述中にしばしば現われる。それらは次のよう
にして定義される。すなわち、リンク〔process〕は直
列リンク25のプロセス・レジスタ47の内容を表し、NIL
はどのプロセスの作業ポインタではない特殊な値を表
す。READYは直列リンクにより使用される別の特殊な値
を表す。 上記の手続においては、以下に行う説明の参考のために
行番号をつけてある。 機能とオペレーシヨンの定義 それらの定義について、前記した記法を用いて以下に
述べることにする。 作業域からのロード 定義:SEQ BREG:＝AREG AREG:＝memory〔WPTR＋OREG〕 目的：現在のプロセス作業域内の場所の値をロードする
こと。 作業域への格納 定義:SEQ memory〔WPTR＋OREG〕：＝AREG AREG:＝BREG 目的：現在のプロセス作業域内の場所に値を格納するこ
と。 作業域へのポインタのロード 定義:SEQ BREG:＝AREG AREG:＝WPTR＋OREG 目的：現在のプロセス作業域内の場所へポインタをロー
ドすること。 現在のプロセス作業域内の場所のベクトル（vector）の
第１の場所にポインタをロードすること。 作業域からのロードおよびインクリメント 定義:SEQ BREG:＝AREG AREG:＝memory〔WPTR＋OREG〕 memory〔WPTR＋OREG〕：＝AREG＋１ 目的：現在のプロセス作業域内の場所の値をロードし、
その場所をインクリメントすること。 ループ・カウンタとして作業域場所の使用を容易にし、
零へ向つて増加させること。 語またはバイトのvectorへポインタを増加させる時に作
業域場所の使用を容易にすること。 ベクトルからのロード 定義:AREG:＝memory〔AREG＋OREG〕 目的：外部作業域から値をロードすること。 値のベクトルから値をロードすること。 値をポインタとして用いて（間接的に、この場合にはOR
EG＝０）値をロードすること。 ベクトルへの格納 定義:SEQ memory〔BREG＋OREG〕：＝AREG AREG:＝BREG 目的：外部の作業域内の場所に値を格納すること。 値のベクトルに値を格納すること。 値をポインタとして用いて（間接的に、この場合にはOR
EG＝０）値を格納すること。 リテラルのロード 定義:SEQ BREG:＝AREG AREG:＝OREG 目的：値を格納すること。 リテラル加算 定義:AREG:＝AREG＋OREG 目的：値を加算すること。 外部作業域内の場所にポインタをロードすること。 値のベクトル内の場所にポインタをロードすること。 飛越し 定義:IPTR:＝IPTR＋OREG 目的：制御を前方または後方へ転送し、ループを形成
し、ループから出、プログラムの条件付部分の後で継続
すること。 非零の飛越し 定義:IF AREG＜＞０ IPTR:＝IPTR＋OREG AREG＝０ SKIP 目的：非零値がロードされた時だけ制御を前方または後
方へ転送し、プログラムの部分を条件付で実行し、条件
付ループを出ること。 値と値のセツトとの比較を容易にすること。 ポインタのコードへのロード 定義:SEQ BREG:＝AREG AREG:＝IPTR＋OREG 目的：命令のアドレスをＡレジスタにロードして、プロ
グラムの部分を形成するデータのベクトルのサドレスを
ロードすること。 手続呼出し 定義:SEQ memory〔WPTR−１〕：＝IPTR IPTR:＝AREG AREG:＝WPTR moveto（WPTR＋OREG） 目的：効率の良い手続呼出し機構を得ること。 同じプロセツサで２つの同じ手続が実行される場合に、
コードの共用を容易にすること。 間接機能 オペレート（operate） 定義:operate（OREG） 目的：求められているオペレーシヨンを定義するコード
としてオペランド・レジスタ（OREG）の内容を用いてオ
ペレーシヨンを実行すること。 プレフイクシング機能 プレフイツクス（prefix） 定義:OREG:＝OREG≪４ 目的:0〜15の範囲にない命令オペランドを１つまたはそ
れ以上のプレフイツクス命令を用いて表すことができる
ようにすること。 否定プレフイツクス（negative prefix） 定義:OREG:＝（NOT OREG）≪４ 目的：零またはそれ以上のプレフイツクス命令が続く１
つの否定プレフイツクス命令を用いて否定オペランドを
表すことができるようにすること。 オペレーシヨン（operations） reverse 定義:SEQ OREG:＝AREG AREG:＝BREG BREG:＝OREG 目的:AレジスタとＢレジスタの内容を交換すること。非
対称的なオペレータのオペランドを反転させること、こ
の場合にはこれはコンパイラでは都合良く行うことはで
きない。 零に等しくする（equal to zero） 定義:IF AREG＝０ AREG:＝TRUE AREG＜＞０ AREG:＝FALSE 目的:Aが非零値を保持しているかどうかを判定するこ
と。 論理（ビツトに関してでなく）否定を実行すること。 Ａ＝０ as eqz Ａ＜＞ as eqz,eqz if A＝０… as jnz if A＜＞０… as eqz,jnz を実行すること。 より大きい（greater） 定義:IF BREG＞AREG AREG:＝TRUE BREG＜＝AREG AREG:＝FALSE 目的:AとＢを比較し（それらを２つの相補整数として処
理して）、ＢがＡより大きいと１（真）をロードし、そ
れ以外は０（偽）をロードすること。 オペランドを反転することによりＢ＜Ａを実現するこ
と。 オペランドと（gt,eqz）を反転することによりＢ＜＝A
as（gt,eqz）とＢ＞＝Ａを実現すること。 論理積（and） 目的:AとＢのビツトについてのAND操作の結果をロード
し、ＡとＢにおける対応するビツトが１にセツトされる
ならば各ビツトを１にセツトし、それ以外では０にセツ
トすること。 ２つの真値を論理的にAND操作すること。 論理和（or） 目的:AとＢのビツトについてのOR操作の結果をロード
し、ＡとＢの対応するビツトのいずれかがセツトされる
ならば各ビツトを１にセツトし、それ以外は０にセツト
すること。 ２つの真の値を論理的にOR操作すること。 排他的or（exclusive or） 定義:AREG:＝BREG＞＜AREG 目的:AとＢのビツトについての排他的OR操作の結果をロ
ードし、ＡとＢの対応するビツトが異なる時は各ビツト
を１にセツトし、それ以外は０にセツトすること。 ビツトについての not as（ldl−1,xor） を実行すること。 加算（add） 定義:AREG:＝BREG＋AREG 目的:BとＡの和をロードすること。 ベクトル内の語またはバイトのアドレスを計算するこ
と。 減算（subtract） 定義:AREG:＝BREG−AREG 目的:BからＡを減じ、結果をロードすること。 Ａ＝Ｂ as sub,eqz Ａ＜＞Ｂ as sub,eqz,eqz if A＝Ｂ as sub,jnz,… if A＜＞Ｂ as sub,eqz,jnz,… を実行すること。 プロセス実行（run process） 定義:SEQ memory［AREG−１］：＝BREG run（AREG） 目的：プロセスをアクテイブ・プロセス・リストの終り
に加えること。 休止（pause） 定義:SEQ run（WPTR） wait（ ） 目的：現在のプロセスの実行を一時的に休止すること。 現在アクテイブ・プロセス・リスト上にあるプロセスの
間でプロセツサ時間を共用すること。 結合（join） 定義:IF memory［AREG］＝０ meveto（memory［AREG＋１］） memory［AREG］＜＞０ SEQ memory［AREG］：＝memory［AREG］−１ wait（ ） 目的：並列プロセスを結合する； ２つの語が用いられる。１つはカウンタであり、他の１
つは作業域へのポインタである。カウントが零に達する
と、作業域が変えられる。 同期（synchronize） 定義:IF memory［AREG］＝NIL SEQ memory［AREG］：＝WPTR wait（ ） memory［AREG］＜＞NIL SEQ run（memory［AREG］） memory［AREG］：＝NIL 目的:2つのプロセスを同期させ、チヤネルを用いて通信
させること。 復帰（return） 定義:SEQ moveto（AREG） IPTR:＝memory［WPTR−１］ AREG:＝BREG 目的：呼出された手続から復帰させること。 バイト回転（rotate bytes） 定義:AREG:＝（AREG≪８）／（AREG≫（bitsperword−
８）） 目的:8ビツト・バイト値を組合せて１つの語の値を形成
できるようにするためにＡレジスタ内のバイトを回転さ
せること。 語の値をいくつかのコンポーネント８ビツト値に分割で
きるようにすること。 右桁送り（shift right） 定義:AREG:＝AREG≫１ 目的:Aレジスタの内容を右へ１桁だけ桁送りすること。 左桁送り（shift left） 定義:AREG:＝AREG≪１ 目的:Aレジスタの内容を左へ１桁だけ桁送りすること。 上記の機能セツトは直接機能と、間接機能と、プレフ
イクシング機能とを含むことがわかるであろう。任意の
命令の開始時には、その命令に対して選択された機能と
は無関係に、命令バツフア63内の命令の機能部分を受け
る所定のビツト位置セツトが入力をデコーダ64へ与える
ために用いられ、各命令のデータ部分を表す他の所定の
ビツト位置が、オペランド・レジスタ65の下位４ビツト
位置をロードするために用いられる。その機能が直接機
能であるとすると、オペランド・レジスタ65の内容に対
して選択された機能に従つてプロセツサは作動する。そ
の機能が間接機能であれば、実行すべきオペレーシヨン
の性質を決定するためにオペランド・レジスタ65の内容
が用いられ、他のレジスタに保持されているデータにつ
いてオペレーシヨンが行われる。機能が直接または間接
であるような任意の命令が終ると、オペランド・レジス
タ65は零にクリアされる。その機能がプレフイクス機能
であれば、プロセツサはオペランド・レジスタ65中に存
在するデータを高い桁の位置へ転送し、その後で、その
ために空いた下位桁の位置にその命令のデータ部分をロ
ードする。 各命令の始めに命令ポインタは増加させられる。した
がつて、命令ポインタは次に実行すべき命令を常に指
す。 オペランド・レジスタは種々の目的のために用いられ
る。オペランド・レジスタ65が各命令で受ける「デー
タ」は計算用のリテラル値のこともあれば、間接機能の
場合には求められている機能の定義のこともある。別の
重要な用途は、ある特定の変数の値を見出す場所、また
は格納する場所のアドレスを探すために、ある機能に対
して、オペランド・レジスタ65内のデータ値が作業域・
ポインタ・レジスタ73内のデータに組合わされることで
ある。たとえば、作業域・ポインタ・レジスタ73は現在
のプロセスの作業域ポインタWPTRを含む。これはその作
業域のための基準メモリ・アドレスを指す。変数または
その他のポインタは定義され、作業域ポインタWPTRによ
り指し示されたアドレスから既知量だけずれているその
作業域のアドレス場所に格納される。そのずれは一般に
命令部分により指定され、オペランド・レジスタ65内に
格納される。実際に、作業域命令からのロードと格納
は、WPTRレジスタ73の内容とオペランド・レジスタ65の
内容の組合せ（たとえば加え合せ）により定められるメ
モリ場所を暗黙のうちに指す。更に、ベクトルをアクセ
スするため、またはプログラムにおいて分岐するため
に、オペランド・レジスタ65の内容はＡレジスタ71また
はIPTRレジスタ67のような他のレジスタの内容に組合わ
される。これの例は後で説明する。 オペレーシヨンの効率を最高にするために、最も一般
的に求められる動作をカバーするように直接機能が選択
されることがわかるであろう。各命令の機能要素を表す
ために４ビツトを用いることにより、機能セツトはコー
ド０〜15を用いる。もつとも、コード12には機能は割当
てられていない。コード13は間接機能を示すために用い
られる。その間接機能は、この場合には、命令の下位４
ビツトを通常のやり方でオペランド・レジスタ65にロー
ドさせる「オペレート」機能であるが、そのオペランド
・レジスタの内容は、他のレジスタに保持されているデ
ータについてのオペレーシヨンを決定するためにプロセ
ツサによりそれから用いられる。このようにして、８ビ
ツト命令の一様性を保ちつつ、オペレーシヨンの数を増
加できることがわかるであろう。「オペレート」命令の
前にプレフイクス機能または負プレフイクス機能を用い
ることにより、オペランド・レジスタ65の内容を変え
て、先に説明したものよりもはるかにオペレーシヨン選
択を行うことができる。pfixとnfixの使用については第
８図を参照して詳しく説明するが、マイクロ命令プログ
ラム13のオペレーシヨンを更に説明することがまず必要
である。 マイクロ命令プログラムというのは、マイクロコンピ
ユータのプログラムから命令バツフア63に到達する各逐
次命令の求められている「機能」を実行するために、ス
イツチ56（第３図）とインタフエイス制御ロジツク15を
制御する制御信号を発生する手段である。マイクロ命令
プログラムはROM13の列と行に格納されているマイクロ
命令のリストより成る。ROM13はマイクロ語と呼ばれる
出力を生ずる。その出力は64ビツトより成り、各ビツト
は制御信号を構成する。その出力は複数のフイールドに
分割され、各フイールドは所定のビツト位置群より成
る。ある任意の時刻における出力は、選択されたマイク
ロ命令に応じて選択されたビツト位置に与えられる。各
フイールドはある特定の制御領域に関連させることがで
きる。たとえば、１つのフイールドがどのレジスタがＸ
バスに接続されるかを制御し、別のフイールドがどのレ
ジスタがＹバスに接続されるかを制御し、他のフイール
ドがどのレジスタがＺバスに接続されるかを制御し、更
に別のフイールドがALU55の動作を制御し、更に別のフ
イールドがマルチプレクサ９とMIR80への帰還信号を制
御する。１つのフイールドがインタフエイス制御ロジツ
ク15を制御し、「読み出し」、「書き込み」、「求めら
れた次の命令（NEXT）」のようなマイクロ命令出力信号
を与えて、マイクロ命令がインタフエイス14を介しての
レジスタとメモリ19の間の通信を制御できるようにす
る。 ROM13内で選択される特定のマイクロ命令はMIR80内の
アドレスに依存する。MIR80はROM13内で列と行の選択を
行う７ビツト・レジスタである。命令バツフア63により
受けられた各命令の始めに「機能」がデコーダ64により
復号され、条件マルチプレクサ９を通されて、ROM13内
のマイクロ命令の選択のためのアドレスを与える。機能
を実行するためにある機能はただ１つのマイクロ命令を
要することがある。その場合には、ROM13はデコーダ64
により復号されるアドレスに応じてマイクロ語出力を与
え、その機能はROM13の１動作サイクル（ここではマイ
ナー・サイクルと呼ぶことにする）内に終了させられ
る。他の機能は一連のマイクロ命令、したがつて一連の
マイナー・サイクルを要する。この場合には、その機能
のために必要な最初のマイクロ命令をROM13が選択する
ためのアドレスをデコーダ64がMIR80へ与える。その後
で、マイクロプログラムは一連のマイクロ命令の実行
（各実行には１マイナー・サイクルかかる）を続け、各
マイクロ命令は、一連のマイクロ命令中の次に実行する
マイクロ命令のアドレスを識別するように、それの出力
マイクロ語のフイールド中にMIR80のための７ビツトを
与える。次のマイクロ命令が前のマイナー・サイクルに
より発生される条件の結果として選択されるように、MI
R80の下位２ビツトを条件付でセツトして、マルチプレ
クサ９を介して帰還させ、MIR80内のアドレスを行わせ
ることができる。これにより、たとえば第３図に示され
ている種々のレジスタ内の値に依存して、４つの可能な
オプシヨンから次のマイクロ命令を選択できるようにす
る。MIR80の２つの条件付ビツトが条件付でセツトされ
ないものとすると、MIR80内のアドレスにより示される
次のマイクロ命令が無条件で実行される。命令バツフア
63内の命令のオペレーシヨンを行うために全てのマイク
ロ命令が実行されると、ROM13のマイクロ語出力のフイ
ールド内に制御信号「NEXT」が発生され、それによりメ
モリ19から命令バツフア63への次の命令を要求する。 各マイナー・サイクルはソース相と宛先相の２つの相
より成る。ROM13から発生された制御信号は、ソース相
の間だけアクテイブである群と、宛先相の間だけアクテ
イブである群と、マイナー・サイクル全体にわたつてア
クテイブである群との３つの群に分けられる。制御信号
の発生と持続時間を制御するために、第６図に示されて
いる４種類のストローブ信号を発生するようにタイミン
グ制御器が構成される。それらのストローブ信号はソー
ス・ストローブ信号150と、宛先ストローブ信号151と、
行プレチヤージ・ストローブ信号152と、マイクロ命令
ストローブ信号153である。ソース・ストローブ信号
は、レジスタがそれの内容をバス上に置けるようにする
タイミング信号であつて、それの持続時間は演算論理装
置が結果を形成するのに十分なほど長い。宛先ストロー
ブ信号はレジスタがデータをバスから受けることができ
るように構成される。マイクロ命令ストローブ信号は条
件マルチプレクサ９から次のマイクロ命令のアドレスを
発生するために用いられる。行プレチヤージ・ストロー
ブ信号は、次のソース・ストローブ信号のための準備が
整う高レベル状態へバス線ＸとＹをプレチヤージするた
めに用いられる。それらのストローブ信号の相対的なタ
イミングと持続時間が第６図に示されている。それらの
ストローブ信号は第７図に示す装置により発生される。
ピン28（第１図）からのクロツクパルスが各マイナー・
サイクルの開始のためのGO信号を発生する。この信号は
CPU12内の４つの連続する遅延器を通され、第１の遅延
器154の出力端子からマイクロ命令ストローブ信号153が
とり出され、第２の遅延器155の出力端子から宛先スト
ローブ信号151がとり出され、第３の遅延器156の出力端
子から行プレチヤージ・ストローブ信号152がとり出さ
れ、第４の遅延器157の出力端子からソース・ストロー
ブ信号150がとり出される。したがつて、プロセツサの
動作は外部クロツク入力28に同期させられる。 可変長オペランドの使用 先に説明したように、このマイクロコンピユータは可
変長オペランドで動作できる。各命令は４ビツト場所を
オペランドに割当てるが、前記機能セツト内のコード1
4,15に対応する機能セツトpfixとnfixを使用することに
より、16ビツトまでのオペランドをオペランド・レジス
タ65内で形成することが可能である。この動作は第８図
を参照することにより最も良く理解できる。第８図はそ
れぞれ４ビツトの４つの部分を有するオペランド・レジ
スタ65を示すものである。演算論理装置55が位が高くな
る４ビツトに対応する４つの部分を有するのが示されて
おり、０レジスタ65と演算論理装置55の間の接続が、Ｙ
バスを通る演算論理装置への伝送を選択的に制御するゲ
ート90を介して制御される。ＹバスとＺバスが４つの部
分に分離されている様子が示されている。各部分は位の
異なるデータの４つのビツトを取り扱う。たとえば、Ｙ
〔3:0〕は下位の４数字を取り扱うＹバスの部分を表
し、Ｙ〔15:12〕は上位の４数字を取り扱い、Ｚバスの
場合にも同様に処理される。オペランド・レジスタ65の
下位４ビツト以外の各部分にはＺバスからゲート91を介
して供給でき、あるいはゲート92から零を供給できる。
下位４ビツトが０レジスタ65の下位４ビツト位置へ送ら
れるように第８図の命令バツフア63からの命令は分割さ
れ、第３図を参照して説明したようにマイクロ命令プロ
グラム13内のアドレスを選択するために機能要素が用い
られる。第８図の真理値表は、機能がpfixまたはnfixに
対応し、またはいずれにも対応しない３つの可能性を示
すものである。その真理値表には、ROM13のマイクロ語
出力から線100〜104へ与えられる対応する制御信号と、
それらの信号の持続時間も示されている。 この場合に用いられるマイクロ語出力制御信号は次の
通りである。 1. OPD NOT 0:これは、真理値表が「１」を有する時に
はオペランド・レジスタ65には零が供給されないが、真
理値表が「０」を有する時はレジスタ65に零が供給され
ることを意味する。 2. NEXT:これは、真理値表が「１」を有する時はオペ
ランド・レジスタ65に次のオペランドが命令バツフア63
からロードされるが、真理値表が「０」を有する時はオ
ペランド・レジスタ65には次のオペランドが命令バツフ
ア63からロードされないことを意味する。 3. Y FROM OPD:これは、真理値表が「１」を有する時
はＹバスがオペランドをオペランド・レジスタ63から受
けるが、真理値表が「０」を有する時はそうではないこ
とを意味する。 4. Z FROM Y:これは、真理値表が「１」を有する時はA
LU55からのＺバス出力がＹバスからデータを受けるが、
真理値表が「０」を有する時はそうではないことを意味
する。 5. Z FROM NOT Y:これは、真理値表が「１」を有する
時はALU55がＹバス上の信号を挿入して、Ｚバスを通す
が、真理値表が「０」を有する時はそうではないことを
意味する。 各マイナー・サイクルにおけるそれら５つの制御信号
の持続時間は第８図に示されている。第８図において、
Ｓはソース相だけにおける持続時間を示し、Ｄは宛先相
だけにおける持続時間を示し、Ｓ＋Ｄは両方の相におけ
る持続時間を示す。 線100上のマイクロ語制御信号はゲート91と92を動作
させて、Ｚバスが機能pfixとnfixに応答してオペランド
・レジスタ65にロードしないようにし、他のどの機能も
オペランド・レジスタ65の上位３つの段をゲート92を介
しての入力により零にさせる。全ての命令信号は最後の
マイナー・サイクルで制御信号NEXTを発生する。その信
号は線101へ与えられてオペランド・レジスタ65に次の
オペランドをロードさせる。線102は信号「Y FROM OP
D」を受け、pfixとnfixに対してオペランド・レジスタ
をゲート90を介して接続させる。線103は制御信号「Z F
ROM Y」を受け、pfixの場合にはALU55にＹバス上の信号
をＺバスへ送らせるが、nfixに対してはそうさせない。
線104は制御信号「Z FROM Y」を受け、nfixの場合には
Ｙバス上の信号を反転してからALU55を通つてＺバスへ
供給できるようにするが、pfixの場合にはそうさせな
い。線100,103,104上の信号は各マイナー・サイクルの
ソース相と宛先相の全体を通じて存在するが、線101上
の信号は宛先相の時だけ存在し、線102上の信号はソー
ス相の時だけ存在する。機能がpfixの時は、真条件に対
応する信号が線100,101,102,103に供給され、このよう
にしてオペランド・レジスタ65の下位部分のオペランド
の４ビツトがALUを通じてオペランド・レジスタ65の次
に高い位の段へ進ませられ、それによりオペランドの別
の４ビツトをオペランド・レジスタ65の下位位置にロー
ドできるようにする。この動作は、オペランドの最高16
ビツトまで、命令がpfix機能でとり出されるたびに反復
される。同様に、機能がnfixであれば、プロセスは全体
として類似して、各命令の後に零が書き込まれることな
しに、オペランドの引き続く４ビツトをオペランド・レ
ジスタの高位の段へ移動させるようにする。これにより
負のオペランドを最大16ビツトまで形成できる。機能が
pfixとnfixのいずれでもないと、線100上の制御信号が
零を、その命令の終りに、オペランド・レジスタ65の３
つ上位の段（ビツト15〜４を表す）へ与えさせることを
この真理値表は示す。 プロセスのスケジユーリング 先に述べたように、このマイクロコンピユータはいく
つかの並行プロセスを行うことができる。したがつて、
このマイクロコンピユータはある特定の時刻にどのプロ
セスを実行すべきかを決定する計画のシステムを与え
る。ある時刻にWPTRレジスタ73（第３図）は現在実行さ
れているプロセスの作業域ポインタを保持する。しか
し、現在のプロセスの作業域と、実行されるのを待つて
いる別のプロセスの作業域とはリストを形成し、そのリ
ストにおいては各作業域の１つの場所がリスト上の次の
プロセスの作業域ポインタを保持する。各プロセス作業
域内の別の場所が、そのプロセスの次に実行すべき命令
を識別する命令ポインタを保持する。更に、LPTRレジス
タ74が現在実行を待つている最終のプロセスのための作
業域のアドレスを含む。このようにして新しいプロセス
をそのリストの終りにつけ加えることができ、LPTRレジ
スタ74はそのリストの現在の終りを常に指示する。プロ
セツサはリスト上のプロセスを逐次実行するのが普通
で、現在のプロセスが「休止」オペレーシヨン（オペレ
ーシヨン・リストのコード９）を実行する時、または現
在のプロセスが「結合」オペレーシヨン（オペレーシヨ
ン・リストのコード10）を実行することにより自身でス
ケジユールを破つた時、または同期オペレーシヨン（オ
ペレーシヨン・リストのコード11）の時に、次のプロセ
スへ進むだけである。それらの状況のいずれにおいて
も、現在のプロセスはそれ以上の命令の実行を止めて、
プロセツサは、第２図の36で示されているように、プロ
セス作業域に命令ポインタIPTRを留保して、第２図に35
として示されている次のプロセスのアドレスにより識別
されている次のプロセスへ動き、それから新しいプロセ
スのためのIPTRをIPTRレジスタ67にロードする。少くと
も１つのプロセス実行が常に存在するように、零プロセ
スが設けられ、他のプロセスがアクテイブでない時はそ
の零プロセスが実行される。 先に定義した手続「実行（run）」、「待機（wai
t）」、「へ移動（moveto）」はスケジユーリングにお
いて使用される。あるプロセスはそれが現在のプロセス
である時、または実行されることを待つているプロセス
の結合されたリスト上にある時に、そのプロセスは「ス
ケジユールされる」。あるプロセスが結合されているリ
ストから外された時に「スケジユールから外される」こ
とになる。スケジユールから外されたプロセスは、他の
プロセスまたは命令がその外されたプロセスをスケジユ
ールに含ませる、すなわち、結合されたリストの末尾に
それを加えるまでは、決して実行されることはない。LP
TRレジスタ74（第３図）はリスト上の最終のプロセスの
ための作業域ポインタを格納するために用いられること
を思い出すであろう。したがつて、プロセスが結合され
たリストに付加されるたびにLPTRレジスタ74を調整せね
ばならない。また、あるプロセスをスケジユールに含め
る場合には、そのプロセスの次にどの命令を実行すべき
かをCPU12は決定できなければならない。これは適正な
命令ポインタIPTRをメモリに格納することにより行われ
る。プロセスが実行中はそのIPTRはIPTRレジスタ76内に
ある。その格納はたとえばメモリ場所36（第２図）で行
われる。 それらの手続の説明においては、作業域32と33とレジ
スタ65,67,71,73,74を示す第４図を参照すると便利であ
る。第４図は代表的なメモリ・アドレスと、作業域の内
容を示すものである。 作業域32を有するプロセスは、それの作業域ポインタ
WPTRをレジスタ73に挿入することにより現在のプロセス
にされる。この場合にはWPTRは10000に等しい。プロセ
スが現在のプロセスになると、プロセツサはWPTR−１を
調べることにより、すなわり、メモリ場所9999における
内容を調べて、ある命令に対するポインタ84を見つけ、
それをIPTRレジスタ67にロードすることにより、次に実
行する命令を見つける。これが現在のプロセスである
が、プロセツサは次の命令を指すためにIPTRレジスタ67
の内容を使用する。 処理中は、プロセツサは、WPTRすなわちＡレジスタ71
の内容のような基準値と、レジスタ65に置かれているオ
ペランドを組合わせることにより形成されるアドレスを
有する変数を使用する。作業域オペレーシヨンからのロ
ードにおいては、「２」のオペランドがメモリ場所1000
2にあるものを何でも対象とし、作業域32に対応するプ
ロセスが現在行われる。処理を停止する時は、結合され
ているリストが調べられる。要素85,86は結合されてい
るリストの部分である。次の作業域を指すメモリ場所99
98におけるWPTR85を見つけるために、プロセツサはWPTR
−２を調べる。ポインタ85は作業域33を指す数11000を
含む。作業域33に対応するプロセスが結合されているリ
スト上の最後のプロセスであるとすると、LPTRレジスタ
74がポインタ11000を含む。結合されているリストにあ
るプロセスが付加されるまではポインタ86はメモリ場所
10998に格納されない。 ここで３つの手続について説明することにする。PROC
run（ｗ）がｗにより定められるプロセスをスケジユー
ルにするため、すなわち、そのプロセスを結合されてい
るリストに加えるために用いられる。この手続は先に定
義したものであるが、ここでその定義と、その定義に用
いた線番号を参照することにする。 ｗの値が特殊な値「READY」であるとすると、何の動
作も実行されない。これについてのそれ以上の説明は種
々のマイクロコンピユータの間の通信について後で行う
ことにする。それ以外はｗはプロセス作業域に対するポ
インタであって、線5,6が逐次実行される。線５におい
ては、LPTRはLPTRレジスタ74の内容を意味する。それ
は、結合されているリスト上の最後のプロセスのための
作業域に対する基準アドレスに対するポインタである。
アドレスがLPTR−２であるメモリは次のプロセスのため
の作業域ポインタのアドレスを含むが、LPTRが最後のプ
ロセスに対応するからまだ何もない。いまは線５がｗ
（プロセスｗにおける作業域ポインタ）をメモリ場所LP
TR−２に割当てるから、いまはプロセスｗは結合されて
いるリストの終りにある。この点ではLPTRレジスタ74の
内容は最後のプロセスｗを指さず、最後から２番目のプ
ロセスを指す。これは、プロセスｗのための作業域ポイ
ンタをLPTRレジスタ74に入れる線６において修正され
る。このステツプのために、プロセスｗを意図しないの
に削除することなしに、結合されているリストに別のプ
ロセスを付加できる。そのような削除は、LPTRレジスタ
74が更新されない時に起る。第４図を参照して、ただ２
つの処理されているプロセスがあり、かつポインタが12
000である作業域にプロセスｗが対応するものとする
と、PROC run（ｗ）が12000をメモリの〔10998〕に入
れ、12000をレジスタ74に入れる。 「待機（wait）」と呼ばれる手続は単独で、またはPR
OC run（ｗ）と組合せて、使用できる。それ自身でその
手続は現在のプロセスをスケジユールから外し、システ
ムが次のプロセスを実行できるようにし、それのプログ
ラムの最初の命令における代りにそのプログラム中の適
切な所でそのプロセスを実行する。ここで、PROC wait
について先に行つた定義を参照することにする。PROC
「wait」が呼出されると（線１）、４つのステツプ（線
3,4,8,9）を有するシーケンスが開始される（線２）。
線４〜７は外部からの要求に関するものであり、これに
ついての説明を延ばすことができる。もつとも、リンク
（プロセス）は直列リンク25（第２図）のプロセス・レ
ジスタ47の内容を表す。線３においては、メモリ〔WPTR
−１〕はアドレスWPTR−１におけるメモリ・スペースで
ある。そのアドレスは現在のプロセスの基準アドレスWP
TRを基にしている。ここで説明している実施例において
は、そのメモリ場所は、プロセスが推奨された時に次に
実行される命令を指すために用いられる。IPTRレジスタ
67の内容は、現在のプロセスの次に実行する命令を常に
指す。したがつて、線３は次に実行する命令に対するポ
インタをメモリ（なるべくなら同じチツプ上の）に単に
格納するだけである。手続PROC run（ｗ）がPROC wait
に先行するものとすると、この時には、現在のプロセス
（ｗ）は結合されているリストの終りに付け加えられて
おり（PROC run（ｗ）１により）、LPTRレジスタ74は更
新されており（やはりPROC run（ｗ）により）、いまは
プロセスｗのための次の命令に対するポインタは、プロ
セスｗのための作業域ポインタのアドレス（WPTR）に関
して既知の場所、メモリ〔WPTR−１〕に格納されてい
る。したがつて、プロセスｗはいまは実行されなくなる
ための準備が整う。線８は次のプロセスのための結合さ
れているリストを調べる。それの作業域は現在の作業域
のアドレスWPTR−２における内容により指される。した
がつて、線８は結合されているリスト上の次のプロセス
のための作業域ポインタをWPTRレジスタ73に割当てる。
今は基準アドレスが進み、装置はメモリのアドレスWPTR
−１に格納されているポインタを調べることにより、こ
のプロセスのための次の命令であるかを探す。第４図を
用いるために、作業域32が現在行われており、それのプ
ロセスがPROC waitを含む命令を受けることについて考
察する。最初はWPTRは10000である。線８において、線7
3はメモリ・アドレス9998において見出される内容にセ
ツトされる。それはポインタ11000である。線９におい
ては、レジスタ67はメモリ・アドレス10999において見
出される命令ポインタでセツトされる。したがつて、PR
OC run（ｗ）の後にPROC waitが続くものとすると、現
在のプロセスがリストの終りに付け加えられるものとす
ると（それの作業域ポインタが結合されているリストに
格納される）、それの次の命令に対するポインタはメモ
リに格納され、それは活動を停止させられ、結合されて
いるリスト上の次のプロセスが適切な命令の始めに開始
される。これらの動作の全てはたつた４つのレジスタを
用いて行われる。このように構成することにより、シス
テム中のメモリの量によつてのみ数が制限されるプロセ
スのスケジユーリングとデスケジユーリングを行えるよ
うにされる。 「moveto」と名づけられた手続は、新しいIPTRへ必ず
しも変更することなしに、作業域基準ポインタを現在の
プロセスのための作業域における異なるアドレスにセツ
トするために使用できる。したがつて、あるプロセスが
それの基準作業域ポインタを10000に有しているものと
すると、この同じプロセスのために基準ポインタを（10
200）に変えるためにmoveto（10200）を用いてレジスタ
をセツトできる。これはPROC moveto（ｗ）の前記した
定義を参照して次のように説明される。 定義の２行目はこれが一連のステツプであることを宣
言している。３行目と８行目は左マージンから等しくず
らされているから、それらはともに逐次実行される。シ
ステムが最後のプロセスでないと仮定する。そうする
と、行２は偽であるからシステムは行６へ飛び越す。行
６における条件は真であるから行７が実行される。行７
はメモリ・アドレスｗ−２における内容を、結合されて
いるリスト上の次のプロセスのための作業域ポインタに
セツトする。次に、行８がWPTRレジスタ73の内容を値ｗ
に変える。今レジスタ73は現在のプロセスのための新し
い基準アドレスを指す。この新しい基準アドレスからの
慣例となつているずれ（マイナス２）が、次にスケジユ
ールされるプロセスのための作業域に対するポインタを
見出す。次のプロセスがない場合には、行２が真で、LP
TRレジスタ74の内容が、最後のプロセスのための基準ア
ドレスとしてｗを指すために調整され、その後で現在の
プロセスの基準アドレスへのポインタを保持するための
レジスタ73がｗを指すように調整される。 以上、スケジユーリングについて第４図を説明した
が、いくつかの機能とオペレーシヨンについて第４図を
参照して更に説明する。 作業域からのロード 作業域からのロードはある特定のメモリ場所における
内容を複写し、それを暗黙のうちにＡレジスタ内に置
く。この機能と、好適な実施例の構成は、基準となる現
在の作業域ポインタからのオフセツトにより定められる
アドレスを有するメモリも暗黙のうちに参照する。この
基準アドレスはWPTRレジスタ73に常に格納され、オペラ
ンド・レジスタ65にオフセツトが含まれる。したがつ
て、式“memory〔WPTR＋OREG）”は、WPTRレジスタ73と
レジスタ65との内容を加え合わせることにより見出され
るアドレスを有するメモリの内容を指す。“load"はＡ
レジスタ71を指し、スタツクの内容が１つのレジスタに
より下方へ移動させられる、すなわち、Ａレジスタの内
容がＢレジスタへ移動させられ（データをAREGにロード
させるための余地を作る）、BREGの内容がＣレジスタ
（もしあれば）へロードされる。第４図を参照して、WP
TRが10000であるとすると、コード02を用いて“load fr
om workspace"は変数２をＡレジスタにロードすること
を意味する。 この“store to workspace"命令は、Ａレジスタ71に
含まれているのは何であつても、オペランド・レジスタ
65に含まれているオフセツトにより（WPTRレジスタ73に
含まれている）基準アドレスからずらされるアドレスを
有するメモリ領域に動かすことを暗黙のうちに意味する
ものである。また、スタツクは上方へも動く（たとえ
ば、BREGの内容がAREGへ動き、CREGの内容がBREGへ動
く）。再び第４図を参照して、WPTR＝10000およびOREG
＝１であるとすると、この機能は、Ａレジスタ71の内容
をメモリ場所10001に格納することを意味する。それは
変数１である。 作業域内へのポインタのロード 機能“load pointer into workspace"はどのデータも
作業域に格納しない。その代りに、この機能は作業域内
のある特定の場所へのポインタをＡレジスタ71にロード
する。これは、たとえば、作業域に格納できるベクトル
のある特定の部分を指す“load from vector"命令に関
連して使用される。したがつて、第４図を参照して、作
業域32は10000である作業域ポインタWPTRにより参照さ
れる。作業域内の既知の場所においてはベクトルが存在
し得る。そのベクトルは10200,10201,10202のような複
数の場所を有する。このベクトルの始めは作業域ポイン
タ（10000）からのある特定のオフセツト（200）であ
る。したがつて、ベクトルの始めを見出すためには、オ
フセツト（200）がオペランド・レジスタ65にロードさ
れ、それから命令“load pointer into workspece"がア
ドレス10200をＡレジスタ内に置く。それはそのベクト
ルの始めを指す。その後で、ベクトルの始めに関して特
定のメモリ場所を見出すために“load from vector"オ
ペレーシヨンが用いられ、したがつて、作業域ポインタ
・レジスタ73の代りにＡレジスタ71に組合わされたオペ
ランド・レジスタ65内のオフセツトをそれは用いる。 リテラル・ロード（load literal） “load literal"命令はオペランド・レジスタ65内に
あるものはどんなものでもＡレジスタ71（評価スタツク
の１番上）にそのままロードする。第５図を参照して、
与えられた任意の命令の最後の４ビツトがオペランド・
レジスタ65にロードされるが、プレフイクシング機能を
用いることにより、４ビツト以上をオペランド・レジス
タに格納できる。しかし、たとえば、10進表記で６13の
コードを有する命令は、数13をＡレジスタ71にロード
し、Ａレジスタの以前の内容をＢレジスタ72へ桁送りす
ることを意味する。 飛越し（jump） “jump"機能はプログラム中で分岐するために用いら
れる。現在のプロセスでプロセツサにより次に実行され
る命令は、命令ポインタを含んでいるIPTRレジスタ67の
内容により指示される。飛越し命令はオペランド・レジ
スタ65の内容を命令ポインタに加え合わせる。プレフイ
クシング機能を用いることにより、命令ポインタはそれ
に加え合わされた値、またはそれから減じられた値を有
することができて、プログラム中で前方または後方へ飛
越すことができる。 手続呼出し（call procedure） “call procedure"機能は前記した“moveto"手続を用い
る。“call procedure"は次に実行する命令のための通
例のメモリ場所（たとえば、第４図のメモリ場所9999）
にIPTRを最初に格納する。次に、その機能は、“call p
rocedure"機能が終了させられた後で次に実行すべき命
令に対するポインタがロードされているＡレジスタ71の
内容を、命令ポインタ・レジスタ67へ転送する。 それから、Ａレジスタ71に作業域ポインタがロードさ
れる。これに続いて、“moveto"手続が基準ポインタWPT
Rを変更して、その基準ポインタWPTRが現在の作業域内
の異なるアドレスを指すようになる。“moveto（ ）”
手続はWPTRレジスタ73の内容を、movetoに続く括弧の中
の内容にセツトするものである。したがつて、“call p
rocedure（呼出し手続）”の後では現在のプロセスのた
めの同じ作業域内の異なる場所を指す作業域ポインタを
システムは有することになり、Ａレジスタ71に前から含
まれていた異なる命令をシステムが実行する準備がされ
たことになる。 RETURNオペレーシヨンの使用により逆のオペレーシヨ
ンが行われる。 プロセス実行（run process） このオペレーシヨン“run process"は自身の作業域と
１組の命令を有するプロセスの構成において一般に使用
される。Ａレジスタ71には新しいプロセスのための作業
域用の作業域ポインタがロードされ、Ｂレジスタには新
しいプロセスのための適当な命令ポインタがロードされ
ている。オペレーシヨン“run process"は作業域ポイン
タから適切にオフセツトされたメモリ内の場所に命令ポ
インタを格納し、それから括弧内の作業域ポインタを用
いて前記手続PROC run（ ）を呼出す。先に説明したよ
うに、これは新しいプロセスのスケジユールを作成す
る。すなわち、結合されているリストに新しいプロセス
を付加する。 休止（pause） “休止”オペレーシヨンは、１つのプロセスが他のプ
ロセスを除外してALU55を使用することを阻止するため
にプログラム中に現れる。このオペレーシヨンはコンパ
イラによりループ中に挿入される。このオペレーシヨン
は、現在のプロセスを結合されているリストの終りに付
加し、必要なポインタを格納し、現在のプロセスに実行
をしばらく休止させ、結合されているリスト上の次のプ
ロセスを現在のプロセスにする。評価スタツクの内容を
プロセスを損うことなしに捨てることができる時に“pa
use"が実行されるから、評価スタツクの内容は保留され
ない。 結合（join） この“join"オペレーシヨンは、たとえば並行プロセ
スが存在する時に用いられ、それらの並行プロセスの全
てが同時刻にプログラム中のある点にあるべきであるこ
とを意図するものである。元のプロセスＰ（０）につい
て考えることにする。プログラム中のある点においてそ
のプロセスＰ（０）は並行副プロセスＰ（１）,P
（２）,P（３）…Ｐ（ｎ）に拡がる。それらが実行され
ると、最後のプロセスＰ（ｎ＋１）を実行する。しか
し、Ｐ（１）,P（２）…Ｐ（ｎ）の全てが終るまではそ
の最後のプロセスは起らない。 “join"オペレーシヨンはこのために用いられるもの
である。カウンタが作業域内で設定され、Ａレジスタ71
がカウントの格納されるメモリに向けられる。カウント
は依然としてアクテイブである（終つていない）副プロ
セスの数に対応する。各副プロセスは“join"オペレー
シヨンとともに終る。ある副プロセスがそれの“join"
オペレーシヨンに到達した後で、その副プロセスはカウ
ントを調べる。カウントが零であると、プログラムは
“moveto"手続を用いて最後のプログラムへ動く。カウ
ントが零でなければ、カウントは１だけ減少させられ、
それから先に述べたようにして副プロセスは“wait"さ
せられる。他の副プロセスは零カウントに達するまで実
行される。 同期（synchronise） “synchronise"オペレーシヨンは並行処理にとつて非
常に重要である。というのは、その“synchronise"オペ
レーシヨンを使用することにより２つのプロセスをある
時刻に同じ点に置くことができるからである。これにつ
いては「同じマイクロコンピユータ上のプロセス間の通
信」の項において第９図を参照して説明することにす
る。簡単に説明すれば、同じチツプ上の２つのプロセス
ＸとＹが、たとえば一方のプロセスが必要とするデータ
を他方のプロセスが計算しているために、通信を希望し
たとすると、チヤネル40,41,42または43（第２図）が用
いられる。各プロセスは“synchronise"オペレーシヨン
を有する。 “synchronise"オペレーシヨンに到達する最初のプロ
セスはチヤネルを調べる。チヤネルのアドレスはＡレジ
スタ71にロードされているから、“memory〔AREG〕”が
そのチヤネルのことを言及する。表現式“NIL"は零とし
て認められる所定の基準のことを指す。第１のプロセス
によりチヤネルの始めの部分にNILが見出されたとする
と、そのプロセスはそれの作業域ポインタをチヤネルの
第１の部分に置き、それからそれ自身でスケジユールか
ら外れる。それでそのプロセスはプロセスＹがそれの
“sync"オペレーシヨンに到達するのを待つ。プロセス
Ｙが“sync"オペレーシヨンに到達すると、プロセスＹ
は同じチヤネルの第１の部分を調べる。そうすると、NI
Lは見つからないが、その代りにある作業域ポインタを
見つける。それに応答してプロセスＹはプロセスＸをス
ケジユールする（結合されているリストの終りにそれを
加え合わせる）。チヤネルの第１の部分はNILに戻る。
一般に、１つのプロセスから他のプロセスへ転送するた
めのデータが置かれる少くとも第２の部分がチヤネルに
存在する。また、同期オペレーシヨンは一般に対となつ
て起る。２つのプロセスにおける第１の“sync"オペレ
ーシヨンはプロセスにデータを待機させ、それから準備
が整つた時にそのデータを転送させる。第２の“sync"
命令は確認応答を行わせる。したがつて、プロセスから
データを入力しているプロセスは“sync"する。データ
がレデイ状態になつていないとすると、そのデータは
“待機”する。供給プロセスによりデータがレデイ状態
にされると、その供給プロセスは受けるプロセスをスケ
ジユールし、それから受けるプロセスはデータをとる。
それから各プロセスによる“sync"命令が転送の確認応
答をする。データを供給するプロセスによる最初の“sy
nc"は、データをとる準備が整つていることを示す。 同じマイクロコンピユータにおけるプロセス間の通信 先に説明したように、このマイクロコンピユータは同
じマイクロコンピユータにおけるプロセス間、または異
なるマイクロコンピユータにおけるプロセス間の通信を
可能にする。たとえば、１つのプロセスは自動車の走行
距離の測定、第２のプロセスはその自動車の走行距離に
対する燃料消費量の測定ということがある。第１のプロ
セスは入力として自動車の車輪の回転を表すデータを受
け、走行距離を表す出力を発生する。第２のプロセスは
燃料消費量に関連するデータを入力として受けるが、走
行距離に対する燃料消費量についての有用な出力を発生
できるようになるためには、走行距離についての情報を
得るために第１のプロセスと交信することも必要であ
る。同じマイクロコンピユータにおける通信を処理する
プロセスの場合には、ここで説明している例では第２図
に示されているチヤネル40〜43を通じて通信が行われ
る。このオペレーシヨンには同期オペレーシヨンの使用
が含まれる。その同期オペレーシヨンには、機能とオペ
レーシヨンの前記した表からの機能コード13とオペレー
シヨン・コード11より成るプログラム命令を要する。各
チヤネル40〜43はメモリ内の２つの連続する語場所より
成る。１つの語場所は「プロセス場所」を与え、第２の
語場所は「データ場所」を与える。チヤネルは一方向通
信チヤネルであつて、ある１つの時刻には２つの、そし
てただ２つのプロセスにより共用される。あるアクテイ
ブ・プロセスｘが同じマイクロコンピユータ上のプロセ
スｙと通信することを望んだとすると、第９図ａ〜ｅを
参照して後で説明するシーケンスが行われる。第１に、
プロセスｘはチヤネル（40）のアドレスを識別し、通信
しようと思うデータをそのチヤネルのデータにロードす
る。また、プロセスｘは同期オペレーシヨンのための命
令の実行も行う。プロセス場所がデータを受けることを
待つているプロセスｙの作業域ポインタを有していない
とすると、同期オペレーシヨンはプロセスｘのWPTRをプ
ロセス場所に記録させ、プロセスｘをスケジユールから
外すために“wait"手続を使用する。これは第９図ｂに
示されている位置である。今は、プロセスｘはプロセス
ｙがデータを受ける準備が整うまで待つ。プロセスｙが
データを受けることを希望すると、プロセスｙは同期オ
ペレーシヨンのための命令を実行して、通信チヤネル40
がデータを送る準備が整つているかどうかを調べる。こ
の命令の実行に際して、プロセスｙはプロセスｘの作業
域ポインタをチヤネル40のプロセス場所に置き、オペレ
ーシヨンのリストにおいて述べた同期オペレーシヨンか
らわかるように、同期オペレーシヨンの実行により“ru
n"手続がプロセスｘの作業域ポインタをチヤネル40から
除去させ、実行を待つているプロセスのリストの終りに
プロセスｘを付け加える。これは第９図ｃにおける位置
である。それからプロセスｙはチヤネル40のデータ場所
からデータを読出し、それから同期オペレーシヨンのた
めの別の命令を動作させて、それがデータを受けたこと
を指示する。このためにプロセスｙの作業域ポインタが
チヤネル40のプロセス場所にロードされ、プロセスｙを
待機させる。このためにプロセスｙがスケジユールから
外され、チヤネル40を第９図ｄに示す状態に放置する。
プロセスｘがその上で待機しているリストがプロセスｘ
に到達して、プロセスｘが再びアクテイブ状態にされる
と、いまプロセスｙの作業域ポインタをチヤネル40のプ
ロセス場所に置く同期オペレーシヨンのための別の命令
をプロセスｘが実行し、そのためにプロセスｘの動作を
継続できることになる。それと同時に、プロセスｙがプ
ロセスの待機リストの終りに再び付け加えられて、実行
の準備が整うように、ｘプロセスはプロセスｙに“run"
手続を行わせる。そうすると通信チヤネル40は第９図ｅ
に示す状態となり、プロセスｘは継続され、プロセスｙ
はリスト上で待機している。このようにして、“handsh
ake"オペレーシヨンを行つている両方のプロセスにより
通信が同期される。“handshake"オペレーシヨンにおい
ては、両方のプロセスがオペレーシヨンを同期させるた
めに２つの命令を実行する。それら２つの命令のうちの
一方はプロセスをスケジユールから外し、スケジユール
から外されない方の通信プロセスから適切な信号が受信
された時に、スケジユールから外された方のプロセスだ
けがリストへ戻される。 次に、第10図を参照して、同じマイクロコンピユータ
上で２つの通信プロセスを実行するために必要なプログ
ラムと命令シーケンスの特殊な例について説明すること
にする。これは自動車の走行距離と燃料消費量を測定す
るための、先に述べた２つの例を示すものである。マイ
クロコンピユータ170はそれのメモリ域に、変数“rotat
ions"をカウントする第１のプロセスのための第１の作
業域171と、変数“miles"をカウントする第２のプロセ
スのための第２の作業域172とを有する。作業域171は語
場所173を有し、この語場所には“rotation"と呼ばれる
入力チヤネル174のアドレスが含まれる。その入力チヤ
ネルは、外部の回転検出器（図示せず）から各車輪回転
数についてのメツセージを受けるように構成されている
直列リンクの一部を構成する。作業域171は別の語場所1
75も有する。この語場所175にはチヤネル“mile"と呼ば
れる２語メモリ・チヤネル176のアドレスが含まれる。
この場合には、このメモリ・チヤネル176は、車輪の100
0回転ごとに1mileの走行を示す作業域171のプロセスか
らの出力を受ける。 この第１のプロセスに対するOCCAM言語を用いるプロ
グラムは次の通りである。 1. VAR rotations: 2. WHILE TRUE 3. SEQ 4. rotations:＝０ 5. WHILE rotations＜1000 6. SEQ 7. rotation?ANY 8. rotations:＝rotations＋１ 9. mile!ANY 行番号はこのプログラムの構成部分ではないが、説明を
容易にするためにつけた。１行目は存在する変数を宣言
する。その変数は“rotations"と呼ばれる。２行目は、
条件TRUEが常に真であるから、終りの無いループであ
る。零回転からスタートする（４行目）。７行目では
“rotation"という名前のチヤネルからの入力を待つ。
１が受けられると、変数“rotations"が１だけ増加させ
られる。最後には1000回転となるから、５行目は偽とな
る。そうすると６、７、８行目はスキツプされ、９行目
で“mile"という名のチヤネルへ１つのデータが出力さ
れる。 それらのOCCAM文がコンパイラにより下記のような機
械命令に変換される。 この機械命令の表においても行番号は説明の便宜上つ
けたものである。１、４、21行はプログラム中における
単なる参考場所である。２行目において値０をＡレジス
タ71にロードする。３行目でＡレジスタ内のデータを作
業域に格納する。命令データ部分は０であるから、この
プロセスのための基準アドレスからのオフセツトはな
い。したがつて、作業域ポインタ・レジスタ73はいまは
作業域ポインタWPTRを含む。この作業域ポインタはメモ
リ内の、変数“rotations"のために０が格納されている
基準アドレスを指す。５行目で作業域からＡレジスタ71
にロードする。命令のデータ部分（その命令はオペラン
ド・レジスタ65にロードされる）は０であるから、作業
領域の基準アドレスWPTRからのオフセツトは０である。
６、７、８行目において10進値1000を加える。命令のデ
ータ部における４つの２進ビツトを用いて10進数の1000
を表すことはできないから、10進数1000を加えるために
はプレフイクシング・オペレーシヨンを必要とする。そ
こで機能コード14（pfix）が用いられる。10進数1000は
２進数では1111101000で表される。これには10ビツトを
必要とするが、標準命令のデータ部は４ビツトであるか
ら、この値をオペランド・レジスタにロードするために
は３つのステツプを必要とする。８行目は“load liter
al"機能のためのコードを含むから、この時には、Ａレ
ジスタ71には1000の２進数が含まれる。これによりＡレ
ジスタの内容（０である）がＢレジスタ72へ転送させら
れる。 ９行目では間接機能、すなわちオペレーシヨン“grea
ter than"が呼出される。これによりレジスタＡとＢの
内容が比較される。Ｂレジスタの内容がＡレジスタの内
容より大きくなければ、このオペレーシヨンはFALSE
（０）となる。 10行目は“jump nonzero"オペレーシヨンである。９
行目のオペレーシヨンの結果が真であるとすると、Ａレ
ジスタの内容が非零値にセツトされ、10行目から９行だ
け前へ飛越しが行われる。これはコードのデータ部にお
ける数字９で示されている。これによりプログラムは21
行目まで前へ飛越す。21行目は出力部である。1000回転
がまだカウントされていないと仮定すると、次に11行目
が実行される。11行目では、作業域機能からのロードは
＋１のオペランドを有する。このことは、基準アドレス
からのオフセツトが＋１であることを意味する。このメ
モリ・アドレスにおいてチヤネル“rotation"のアドレ
スが見出され、このアドレスは作業域からＡレジスタ71
にロードされる。12行目では同期オペレーシヨンが行わ
れる。13行目ではチヤネル“rotation"のアドレスが再
びロードされ、14行目では再び同期が行われて入力オペ
レーシヨンが終了される。この簡単な例においてはデー
タは転送されない。15行目では作業域にある変数、オフ
セツト０、がＡレジスタにロードされる。すなわち、
“rotations"の現在の値がＡレジスタへロードされる。
16行目においては、データ値１がＡレジスタの内容へそ
のまま加え合わされる。17行目では、Ａレジスタの内容
が０に等しいオフセツトで作業域内に格納される。した
がつて、チヤネル“rotation"からのデータの受けとり
に応じて変数“rotations"が増加させられたことにな
る。18行目は休止オペレーシヨンであつて、次のプロセ
スを実行させ、この現在のプロセスをリストの末尾に加
える。このプログラムのこの点においてはＡレジスタ71
とＢレジスタ72の内容はプロセスには関連していないこ
とに注意されたい。19行目と20行目においては負のプレ
フイツクス機能を用いて後方への飛越しが実行される。
22行目においては、基準場所から２場所だけオフセツト
されている作業域の内容がロードされる。これはチヤネ
ル“mile"のアドレスであつて、それはＡレジスタへロ
ードされる。23行目においては同期オペレーシヨンが行
われる。25行目で行われる別の“sync"オペレーシヨン
により出力が完了させられる。26行目において別の休止
が挿入されて、次のプロセスをスケジユールに加え、こ
のプロセスを結合されているリストの末尾に加える。27
行目と28行目においては負のプレフイクシングを用いて
後方への飛越しが行われる。変数“miles"に関する第２
のプロセスは作業域172を使用する。この作業域172は
“mile"チヤネル176を含む語場所177を有する。“mile"
チヤネル176は作業域172のプロセスへ入力を与えるため
に用いられる。別の語場所178が第２の入力のアドレス
を有する。この第２の入力は、この場合には、約3.9
（１ガロン）の燃料が消費されるたびに外部の燃料計か
らのメッセージを受けるように構成された直列リンクの
部分を形成する、“fuel"チヤネルと呼ばれるチヤネル1
79である。作業域172は別の語場所180も有する。この語
場所180は、燃料の最後の約3.9（１ガロン）が消費さ
れる間に走行した距離を出力するように構成された直列
リンクの部分を形成する“consumption"チヤネルと呼ば
れる出力チヤネル181のアドレスを有する。明らかに、
走行距離数を示すメッセージをチヤネル176を介して得
るためには、作業域172内におけるプロセスは作業域171
におけるプロセスと通信する必要がある。作業域172に
おけるプロセスのための命令シーケンスとプログラムは
次の通りである。 単なるマイクロコンピユータ上のプロセス間の通信 相互に接続されたマイクロコンピユータのネツトワー
クが第11図に示されている。第11図には４台のマイクロ
コンピユータが示されている。このネツトワークは要求
に応じて二次元または三次元に拡張できることがわかる
であろう。各マイクロコンピユータの構造は類似してお
り、２本の一方向ワイヤ185,186により別のマイクロコ
ンピユータの直列リンクに相互に接続される。各ワイヤ
185,186は１台のマイクロコンピユータの出力ピン27
と、他の１台のマイクロコンピユータの入力ピン26の間
に接続される。ワイヤ185,186はそれら２本のピンとピ
ンの間の距離だけに使用されるのであつて、他のマイク
ロコンピユータまたはメモリとの接続に共用されるもの
ではない。種々のマイクロコンピユータの間の通信は、
同一の同期オペレーシヨン・シーケンスを用いて全体と
して類似のやり方で行われる。これについては第２、1
1、12、13図を参照して説明する。チヤネル40（第２
図）の代りに、直列リンクは入力チヤネル45と出力チヤ
ネル46を有する。各チヤネルはプロセス・レジスタ47と
データ・レジスタ48より成る。それらのレジスタはメモ
リ・チヤネル40〜43のための語場所と同じやり方でアド
レスできる。しかし、それらのレジスタは制御ロジツク
50により動作させられる。この制御ロジツクについては
第15、16図を参照して説明することにする。 ２台のマイクロコンピユータの間の直列リンクを通じ
てデータが送られる時は、そのデータは第13a、13b図に
示されているようなパケツトの形で直列に送られる一連
のデータ列の形をとる。データパケツトは第13a図に示
すような形を有し、出力ピン27により入力ピン26へ送ら
れる。データパケツトは値が１である２つの連続するビ
ツトで始まり、その後に16個のデータ・ビツトが続き、
値が０のストツプ・ビツトで終る。第13b図に示されて
いる確認応答パケツトが、データパケツトを受けるマイ
クロコンピユータの出力ピン27から、データパケツトを
送るマイクロコンピユータの入力ピン26へ送られる。確
認応答パケツトは値が０のスタート・ビツトと、その後
に続く値が０のストツプ・ビツトより成る。各直列リン
クの出力制御ロジツクは、各出力ピン27がデータパケツ
トまたは確認応答パケツトを送らない時に値が０のビツ
トを連続して送るように出力ピン27を構成するから、入
力ピン26がパケツトの１スタート・ビツトを受けるまで
は入力制御ロジツクは入力ピン26上の全ての信号を無視
する。 入力チヤネルまたは出力チヤネルのプロセス・レジス
タがプロセスの作業域ポインタを保持している時は、CP
U12がプロセスの作業域ポインタを実行を待つているリ
ストに加え合わせることによりそのプロセスをスケジユ
ールするように、制御ロジツク50は要求（入力要求また
は出力要求と呼ばれる）を発生してCPU12へ与えること
ができる。同期ロジツク10は、直列リンクからの各要求
信号を調べるためにCPU12により使用されるセレクタを
発生する。“wait"手続の実行によりアクテイブ・プロ
セスがスケジユールから外された時は、直列リンクから
の要求があるかどうかをCPU12は調べる。もしいくつか
の外部要求があれば、CPU12はリスト上の次のプロセス
を実行する前に、それらの要求の全てを順次サービスす
る。その要求を発生したチヤネルのプロセス・レジスタ
に保持されているプロセスをスケジユーリングすること
によりCPU12は要求をサービスし、プロセス・レジスタ4
7を零にリセツトする。リンク25内の入力チヤネルまた
は出力チヤネルのプロセス・レジスタ47は、そのチヤネ
ルが通信を実行する用意ができた時に、特殊な値READY
を含む。同期オペレーシヨンは手続“run"を行わせる。
その手続“run"により特殊な値READYを検出し、あるプ
ロセスをスケジユーリングする代りに、リンク内の制御
ロジツク50の動作を停止させる。リンク内の制御ロジツ
クはチヤネル上で同期オペレーシヨンを実行できる。そ
の同期オペレーシヨンはチヤネルのプロセス場所をテス
トする。値が零であるとすると、それはその値を特殊な
値READYで置き換え、プロセス・レジスタ上のプロセス
によりひき起される同期オペレーシヨンがその値を零に
リセツトするまで待つ。そうでなければ、前記したよう
にプロセス・レジスタ内のプロセスをスケジユールする
ためにそれはCPU12のための要求を発生し、それからCPU
12はプロセス・レジスタの値の零にリセツトする。その
結果、別のプロセスに同期させるために同期オペレーシ
ヨンが用いられるのと同じやり方で、プロセスは制御ロ
ジツク50に同期させるために同期オペレーシヨンを使用
できる。 リンク25内の出力制御ロジツク50は、出力チヤネル内
のプロセス・レジスタを用いてプロセスとの同期をまず
とり、それから出力チヤネル内のデータ・レジスタから
のデータパケツト中のデータを出力ピン27（第２、11
図）を通じて送り、入力ピン26上で確認応答パケツト信
号を待ち、それから出力チヤネル内のプロセス・レジス
タを再び用いてプロセスに同期させる。出力制御ロジツ
クはこのオペレーシヨンをくり返えし実行する。リンク
内の入力制御ロジツクは入力ピン26からのデータが入力
チヤネル内のデータ・レジスタに到達することをまず待
ち、それから入力チヤネル内のプロセス・レジスタを用
いてプロセスに同期させ、次に入力チヤネル内のプロセ
ス・レジスタを用いてプロセスに再び同期させ、それか
ら確認応答パケツト信号を出力ピン27へ送る。入力制御
ロジツクはこのオペレーシヨンをくり返えし実行する。 以下の説明においては、第11図に示されているマイク
ロコンピユータ１により動作させられるプロセスｘがデ
ータを直列リンクを介して、マイクロコンピユータ２に
より動作させられるプロセスｙへ出力することを望んで
いると仮定する。この出力を行うために、プロセスｘは
出力すべきデータを出力チヤネルのデータ・レジスタ18
7に格納し、プロセス・レジスタ188で同期オペレーシヨ
ンを実行して、ピン27を介してのデータの伝送を直列リ
ンクに開始させる。それからプロセスは同じプロセス・
レジスタ188について別の同期オペレーシヨンを実行し
て、マイクロコンピユータ１の入力ピン26を介して確認
応答パケツトが受けられるまで待つ。確認応答パケツト
は、マイクロコンピユータ２により動作させられるプロ
セスｙがデータを入力したことを意味する。入力するた
めに、プロセツサｙはマイクロコンコンピユータ２の入
力チヤネルのプロセス・レジスタ189について同期オペ
レーシヨンの実行して、データ・パケツトがマイクロコ
ンピユータ２のピン26から到達することを待つ。それか
らプロセスｙはデータ・レジスタ190からデータをと
り、別の同期オペレーシヨンを実行して、マイクロコン
ピユータ２の出力ピン27から確認応答信号を送信させ
る。 第12図は、プロセスｘとｙが直列リンクを介して通信
する時に起る典型的なオペレーシヨン・シーケンス中に
おけるプロセス・レジスタ188,189の内容の順次示すも
のである。参照番号188a〜188e,189a〜189eはそれぞれ
プロセス・レジスタ188,189の内容の引き続状態を表す
ものである。最初に、プロセスｘはマイクロコンピユー
タ１の出力チヤネルをアドレスし、出力すべきデータを
データ・レジスタ187にロードし、出力プロセス・レジ
スタ188について同期オペレーシヨンを行う。直列リン
クが出力を発する用意が整つていることを示す特殊な値
READY188aをプロセス・レジスタ188が含んでいると仮定
すると、同期オペレーシヨンによりプロセス・レジスタ
188の値が零（NIL）188bにリセツトされる。その結果、
制御ロジツクはデータ・レジスタ187からのデータを、
１本のワイヤ接続185を介してマイクロコンピユータ２
の入力データ・レジスタ190へ送らせる。プロセスｙが
入力をまだ待つていないとすると、マイクロコンピユー
タ２内の制御ロジツクがプロセス・レジスタ189の値をN
IL189aからREADY189bへ変えて、データが受けられるこ
とを示す。次に、プロセスｙがプロセス・レジスタ189
について同期オペレーシヨンを行う。そうするとプロセ
ス・レジスタ189の値がREAD189bからNIL189cに変えられ
る。マイクロコンピユータ２が確認応答信号をマイクロ
コンピユータ１へ送り用意が整つていると仮定すると、
制御ロジツクはプロセス・レジスタ189の値をREADY189d
へ戻す。それからプロセスｙは入力チヤネルのデータ・
レジスタ190からデータをとり、プロセス・レジスタ189
について別の同期オペレーシヨンを実行する。そうする
とプロセス・レジスタ189がNIL189eにリセツトされる。
その結果、制御ロジツクは確認応答信号を１つのワイヤ
接続186を介して送る。この確認応答信号は、プロセス
ｘを動作させるマイクロコンピユータ１の入力ピン26に
より受けられる。確認応答信号を受ける前にプロセスｘ
が第２の同期オペレーシヨンを実行すると仮定すると、
プロセスｘは手続“wait"によりスケジユールから外さ
れ、それの作業域ポインタがプロセス・レジスタ188（1
88c）に格納される。確認応答パケツトが受けられる
と、直列リンクの制御ロジツクが、プロセスｘをスケジ
ユールすることをマイクロコンピユータ１のCPUに求め
る要求を発生し、プロセス・レジスタをリセツトする。
この要求は、現在のプロセスがスケジユールから外され
るとマイクロコンピユータ１のCPUにより直ちにサービ
スされ、CPUはプロセスｘをリストの末尾に加えて、プ
ロセス・レジスタをNIL（188d）にリセツトする。そう
すると制御ロジツクはプロセス・レジスタをREADY（188
e）にリセツトすることにより、リンクが更に出力する
用意が整つたことを示す。そのために直列リンクは、第
12図のシーケンスに示されているように、通信が行われ
る前と同様になつて、次の通信を行う用意を整える。 第14図は、第11図を参照して先に説明したプロセスの
２つのマイクロコンピユータについての動作を示す。し
かし、この場合には、回転数を数えるための作業域171
がマイクロコンピユータ191にあり、距離をカウントす
るための作業域172は別のマイクロコンピユータ192にあ
る。それらのマイクロコンピユータ191,192はそれぞれ
の直列リンク25により相互に接続される。チヤネル“mi
le"176aがマイクロコンピユータの191の直列リンクの出
力チヤネルを形成し、チヤネル“mile"176bがマイクロ
コンピユータ192の直列リンクの入力チヤネルを形成す
る。第14図において２つのプロセスを動作させるために
使用される命令シーケンスとプログラムは、各プロセス
により使用されるチヤネル“mile"のアドレスが、メモ
リ内のチヤネルではなくて直列リンクのチヤネルのアド
レスであることを除き、第10図を参照して説明したもの
に全体として類似する。 リンク制御ロジツクについての説明 次に、第15、16図を参照して、直列リンクの入力チヤ
ネルと出力チヤネル用の制御ロジツク50（第２図）につ
いて詳しく説明する。第15図は出力チヤネル46用の制御
ロジツクを示し、第16図は入力チヤネル45用の制御ロジ
ツクを示す。 出力するために、リンクの制御ロジツク50（第２図）
が出力プロセス・レジスタ47を用いてプロセスにまず同
期してから、出力データ・レジスタ48からのデータをピ
ン27へ送り、それからピン26からの確認応答信号を待
ち、次に出力プロセス・レジスタ47を再び用いてプロセ
スに同期する。制御ロジツク50はこのオペレーシヨンを
くり返えし行う。 入力するために、リンクの制御ロジツク50（第２図）
は、入力ピン26からデータが到達することをまず待ち、
そのデータを入力データ・レジスタ48へ送り、それから
入力プロセス・レジスタ47（第16図）を用いてプロセス
と同期し、次に入力プロセス・レジスタを用いてプロセ
スと再び同期し、その後で確認応答信号をピン27へ送
る。制御ロジツク50はこのオペレーシヨンをくり返えし
行う。 出力と入力のプロセス・レジスタ47によりとられる値
は、プロセスも制御ロジツクも同期を待つていないこと
を示すNILと、制御ロジツクが同期を待つていることを
示すREADYのことがあり、あるいは同期を待つているプ
ロセスの作業域ポインタとすることもできる。 リンクにおいては、各プロセス・レジスタ47と各デー
タ・レジスタ46がアドレス・デコーダ193を介してバス1
6へ接続される。バス16はアドレス・データおよび制御
のための信号線を含む。制御には“write"信号と、“re
ad"信号と、“busy"信号とを含む。“busy"信号はCPUと
リンク制御ロジツクが、プロセス・レジスタの値を同時
に変えようとしないようにするために用いられる。 リンク内の各プロセス・レジスタ47は、プロセス・レ
ジスタ内の値がREADY,NILまたは作業域ポインタのいず
れであるかを調べるためのロジツク194を含む。 出力データ・レジスタ48（第15図）はアンドゲート19
5とオアゲート196を介して出力ピン27に接続される。入
力データ・レジスタ48（第16図）が入力ピン26に直結さ
れる。 リンク内の各プロセス・レジスタには要求ラツチ197
が組合わされる。CPUがWAIT手続を実行する時は、全て
の要求ラツチの状態が常にテストされる。ある要求ラツ
チがセツトされたとすると、対応するプロセス・レジス
タに保持されている作業域ポインタを有するプロセス
が、それの作業域ポインタをリストの末尾に加えること
によりスケジユールされる。CPUがプロセス・レジスタ
に書き込む時には要求ラツチは常にクリアされる。 このリンクを介して行われるデータの入力と出力は４
状態マシン282,283,284,285により制御される。各状態
マシンは現在の状態を保持するための状態レジスタと、
プログラム可能なロジツク・アレイとより成る。このプ
ログラム可能なロジツク・アレイは状態レジスタの値
と、状態マシンへの入力信号とに応答して出力信号の所
定のパターンと、状態レジスタのための新しい値を発生
する。リンクを通つて送られるビツトをカウントするた
めにカウンタ286が用いられ、リンクを通つて受けられ
るビツトをカウントするために別のカウンタ287が用い
られる。 入力および出力のチヤネル制御器とデータ状態マシン
は下記のような入力と出力を有する。入力または出力の
名称は信号の目的を示すものである。 各状態マシンのシーケンスについて、各マシンの現在
の状態、次の状態、入力、出力について以下に説明す
る。 どのような状態においても、「出力」欄に記載されて
いる出力は１で、他の出力は０である。「入力」欄に記
載されている入力を除き、全ての入力は無視される。記
号 および△はそれぞれプール代数の演算のand,or,notを示
すものである。 第16図に示すように、入力制御ロジツクは、入力デー
タ状態マシン282の出力端子246に接続されるフリツプフ
ロツプ280を含む。別のフリツプフロツプ281が入力デー
タ状態マシン282の出力端子245に接続される。両方の制
御状態マシンはクロツク28から与えられるクロツクパル
スにより制御される。リンクのあるものに対して、両方
のデータ状態マシンはクロツク28からのクロツクパルス
によつても制御される。第15、16図に示すリンクに対し
ては、データ状態マシンは、クロツク28に対して位相が
関係するクロツク22からのクロツクパルスにより制御さ
れる。クロツク22はこのリンクを低速で動作させること
ができる。動作させられるマイクロコンピユータ・ネツ
トワークの種類に応じて効率を最高にするために、２種
類のクロツク周波数を得ることができる。マイクロコン
ピユータが近接して群にまとめられると、それらのコン
ピユータの間の通信はより高速で行うことができる。そ
の場合には、より高いクロツク周波数を使用できる。マ
イクロコンピユータが遠く離れて配置され、低速動作を
必要とする場合には、満足できる通信を確保するために
低いクロツク周波数を使用できる。 入力チヤネルと出力チヤネルにおいて、制御状態マシ
ンはプロセス・レジスタ47の内容をモニタし、適切であ
ればラツチ197をセツトすることによりCPU要求を線199
に生ずる。 出力制御状態マシン285は出力プロセス・レジスタ47
を用いてまずプロセスに同期させる。それから、マシン
285は“datago"信号211を用いて出力データ状態マシン2
82に、出力データ・レジスタ48内のデータをピン27を通
じて出力させる。出力データ状態マシン284は第13a図を
参照して説明したようにしてデータを送り出し、カウン
タ286内のカウントがなくなるまでレジスタ48内のデー
タを桁送りする。カウンタ48内のカウントがなくなる
と、それは“datagone"信号205を出力状態マシンへ戻し
て、データの転送が終了したこと、および“datago"信
号を除去すべきことを示す。それから、出力制御状態マ
シンはラツチ280からの“ackready"信号264を待ち、入
力データ状態マシン282が、第13b図に示されている確認
応答パケツトをピン26から受けたことを示す。“ackrea
dy"信号264に応答して、出力制御状態マシンは“acktak
en"信号265を出力する。その信号はラツチ280をリセツ
トする。そうすると出力制御ロジツクは出力プロセス・
レジスタ47を用いて出力プロセスに再び同期させる。 リンクの他の端にあるマイクロコンピユータの入力デ
ータ状態マシン282は、入力ピン26に現われる“atartbi
t"を待つ。データ・パケツトが検出されると、そのマイ
クロコンピユータの入力データ状態マシン282が、適切
な数のビツトが受けられたことをカウンタ287が示すま
で、データをデータ・シフトレジスタ48へ桁送りし、そ
れから「データを受ける」ラツチ281をセツトする。入
力制御状態マシン283は“dataready"信号262を検出し、
それに応答してラツチ281をセツトする。それから、そ
れは入力プロセス・レジスタ47を用いて入力プロセスに
同期する。その後で、それはプロセス・レジスタ47を用
いて入力プロセスに再び同期し、プロセスがデータ・レ
ジスタ48からデータを得たことを確認し、次に“ackgo"
信号261を用いて出力データ状態マシンに確認応答パケ
ツトをピン27を介して送らせる。出力データ状態マシン
284をデータを送らない時は、そのマシンはスタート・
ビツトとストツプ・ビツトを発生する。それらのビツト
は確認応答パケツト（13a図）を構成する。マイクロコ
ンピユータのデータ・パケツトを送つた入力データ状態
マシン282は確認応答パケツトを検出し、「確認応答を
受けた」ラツチ280をセツトする。前記したように、送
信マイクロコンピユータの出力制御状態マシン285はこ
れを待つており、その信号を検出するとラツチ280をリ
セツトして第２の同期オペレーシヨンを行う。出力リン
クと入力リンクの両方におけるリンク・ロジツクの状態
は、次の送信の用意が整うように、いまは通信が行われ
た以前と同じである。 チツプとメモリの形成 先に説明したように、本発明のマイクロコンピユータ
はチツプ（集積回路装置）上に外部メモリなしでマイク
ロコンピユータを動作させることができる十分なメモリ
をRAMの形で有するからとくに有利である。もつとも、
要求があれば外部メモリを使用することもできる。プロ
セツサが形成されているチツプ上に適切なメモリを形成
するのに十分なスペースをとることにはいろいろと問題
がある。各メモリセルに必要な面積をできるだけ小さく
し、同じチツプ上のプロセツサのような同期しないで動
作している回路からのRAMへのノイズ妨害を減少させる
と同時に、何枚かのシリコンチツプから許容できるマイ
クロコンピユータを、とくに、チツプ上に作られる最大
で最高の集積密度の部品であるメモリを満足できる歩留
りで製造することが必要である。 各メモリの必要とするチツプ面積を小さくするため
に、本発明のこの実施例では、より一般的なデプリーシ
ヨン（depletion）形トランジスタ負荷または相補プル
アツプ・トランジスタではなくて、高インピーダンス抵
抗負荷を用いる静的セル（SRAM）を用いる。この実施例
で用いる製造技術は高抵抗率の多結晶シリコンの膜を用
いる。その多結晶シリコン中に抵抗負荷が形成される。
メモリは32KビツトのSRAMで構成できる。SRAMの各セル
は、多結晶シリコン膜内に形成されるゲートを有するト
ランジスタより成る。トランジスタのゲートと抵抗負荷
は同じ多結晶シリコン膜内に、または異なる多結晶シリ
コン膜内に形成できる。 抵抗負荷SRAMはそれが形成されているシリコン材料内
に入りこむ電気的ノイズから妨害を受けやすく、また、
存在することがある少数キヤリヤにより内蔵データがつ
ぶされることが起り得る。チツプ上の他の回路により発
生させるノイズと、チツプ上の他の回路から注入された
少数キヤリヤとからSRAMを遮へいするために、SRAMは第
17図に示すようにシリコンの電気的に分離された領域に
形成される。ｎチヤネル基板300に別々のｐ形井戸301,3
02が形成される。RAMセルが、RAMアレイをｐ形井戸301
の内部に配置することにより、他の回路および関連する
基板ノイズから分離される。これによりRAMセルは、井
戸と基準の間の電位障壁により基板中に発生された少数
キヤリヤから分離され、井戸の中で発生された少数キヤ
リヤは基板中に集められる確率が高い。第17図で、RAM
アレイはｐ形の井戸301の中に配置されたｎチヤネル・
アレイである。周辺回路のｎチヤネル・トランジスタを
別のｐ形井戸302の中に入れることにより、それらのｎ
チヤネル・トランジスタはRAMアレイから分離される。 この技術はMOSまたはｐ形井戸CMOS製造技術と完全に
両立する。ここで説明している例においてはｐ形井戸の
CMOSが用いられ、周辺回路のどのｎチヤネル・トランジ
スタもｎ形基板の上に置かれて、井戸と基板の間の電位
障壁によりRAMアレイから分離される。メモリ・アレイ
を含んでいる各井戸は接地金属により囲まれる。その接
地金属は高濃度にドープされたｐ形領域を介して周囲の
メモリ・アレイ井戸に接触する。メモリ・アレイ内に
は、各セル対ごとに、井戸を介して接地されるｐ形拡散
領域が存在する。基板のバイアスは不要である。 シリコンチツプからの製品の歩留りを高くするために
メモリに冗長性が与えられる。メモリは行デコーダと列
デコーダによりそれぞれアクセスできる行と列に分けら
れる。正常な行と正常な列に加えて、いくつかの冗長行
と冗長列が設けられるとともに、それら予備の行と列の
ために予備の行デコーダと列デコーダが設けられる。予
備の行デコーダと列デコーダは、試験中に欠陥のあるこ
とがわかつた行または列を、たとえばレーザで開回路に
できるように、ヒユーズを含む。レーザによりヒユーズ
がとばされて、欠陥であることが判明した列または行の
検出器を動作不能とし、欠陥である列または行のアドレ
スで予備の適切な列デコーダまたは行デコーダをプログ
ラミングすることにより、予備の列または行を使用可能
な位置に置くことができる。 ｎ形井戸CMOS製造技術を使用できるようにするため
に、以下に説明する別の分離技術を採用できる。第18図
を参照して、抵抗抗率のｐ形基板405の上に高抵抗率の
ｐ形エピタキシヤル層が形成される。 セルアレイはこのエピタキシヤル層の領域401の中に
形成され、高濃度に拡散されたｎ形井戸402により完全
に囲まれる。領域403内の他の回路により発生された少
数キヤリヤはｎ形井戸402へひき寄せられ、そこで無害
な多数キヤリヤになり、または高濃度にドープされてい
るｐ形基板405において再結合する。ｐチヤネル・トラ
ンジスタがｎ形井戸404の中に置かれ、そこで壁と基板
の間の電位障壁により少数キヤリヤは分離される。 付加事項 本発明は以上説明した実施例に限定されるものではな
い。たとえば、第２図に示した直列リンクは別々のプロ
セス・レジスタ47を有するが、レジスタ47により与えら
れる機能は、RAM19内のメモリ場所により行うことがで
きる。この場合には、機能している直列リンクをCPUは
識別できなければならず、これは各直列リンクの各チヤ
ネルを第２図の同期ロジツクへ別々に接続することによ
り達成できる。 １組のデータ・レジスタとバスのセツトが第３図に示
されており、ある場合には１台のマイクロコンピユータ
にそのようなセツトを含ませることが望ましく、または
１台のマイクロコンピユータに２つのCPUを有すること
も望ましいことがある。 オペランドの長さを変えるためにpfixとnfixの機能を
用いる前記原理は任意の語長のマイクロコンピユータに
応用できる。本発明は、16ビツト語で動作するマシンに
限定されるのでもなければ、16ビツト・オペランド・レ
ジスタに限定されるのでもなく、たとえば、８ビツトあ
るいは８ビツトの整数倍の語長を有するプロセツサはそ
れらの命令を使用できる。本発明は32ビツト語マイクロ
コンピユータにとくに応用できる。 CPUは、ＡレジスタとＢレジスタに加えて、CREGまた
はDREGのような別のレジスタを評価スタツク内に含むこ
とができる。そうすると、付加レジスタを使用できるよ
うにある機能とオペレーシヨンを変更できる。たとえ
ば、 Areg:＝BregをSEQ Areg:＝Breg Breg:＝Creg Creg:＝Dreg により置き換えることができる。 Breg:＝AregをSEQ Dreg:＝Creg Creg:＝Breg Breg:＝Areg で置き換えることができる。 もちろん、他の機能またはオペレーシヨンを付加して
余分のレジスタを利用できるようにすることもできる。
第３図を参照して説明した実施例はＡレジスタとＢレジ
スタのみを含んでいるが、本発明の好適な実施例におい
ては、スタツク内に３個のレジスタが用いられる。 以上の説明において、機能セツトは、間接機能“oper
ate"の使用により選択できるオペレーシヨンの拡張可能
なリストが続く複数の機能を機能セツトはリストにまと
める。あらゆる場合に、それらの機能とオペレーシヨン
は、マイクロコンピユータを動作させるために有用な命
令のフオームと考えることができる。しかし、第５図に
示されているような固定フオーマツトの「命令」に対し
て述べた利点を得るために、機能とオペレーシヨンとの
セツトを主機能（直接機能と、プレフイクシング機能
と、間接機能とにより成る）セツトと、二次命令（間接
機能の使用により選択できるオペレーシヨンより成る）
のセツトと考えることができる。効率を最高にするため
に、最も一般的に使用される主命令は、第５図に示され
ている命令フオーマツトの４ビツトだけを必要とし、し
たがつて、オペランド・レジスタ65にロードさせるため
に使用でき、かつ命令のためのオペランドとして使用さ
れる。一般的に用いられる度合の低い第２の命令に対し
ては、求められた命令を識別するために第５図に示され
ている全部で８ビツトの命令フオーマツトを必要とす
る。したがつて、第５図に示されている固定フオーマツ
ト命令によりデータに第２の命令を伴うことはできず、
したがつて、第２の命令はオペランド・レジスタ65以外
のレジスタに保持されているデータで動作する。 第４図に示す命令フオーマツトは半分に分けられた８
ビツトを含むが、他のビツト長を使用できること、機能
とデータに分けても２つの部分のビツト長が必ずしも等
しくなるものではないことがわかるであろう。 以上説明した本発明は、マイクロコンピユータの効率
とスループツトを劇的に向上させる組合せを提供するも
のである。一定フオーマツトの命令を用い、最もよく用
いられる機能は直接利用でき、かつ他の機能は間接的に
利用できるような機能セツトを有し、プロセスの間の通
信とプロセス間の同期のために構成し、マイクロコンピ
ユータ間の点−点通信を行えるようにし、各マイクロコ
ンピユータのチツプと同じチツプ上にメモリを設けるこ
とにより、本発明の種々の面によるマイクロコンピユー
タは１秒間に1000万個の命令を処理する速度を達成でき
る。わずかに約25.4×50.8cm（10×20インチ）のボード
に納められるアレイが1000万命令／秒の速度を達成でき
るのである。OCCAM（商標）を用いるTransputer（商
標）マイクロコンピユータ・アレイは、たとえばPASCAL
を用いるモトローラ（Motorola）68000より２桁も高速
である。OCCAMでプログラムされた１台のTransputer
は、PASCALを用いる１台の68000マイクロコンピユータ
より約２〜３倍速い。先行技術においては、マイクロコ
ンピユータがアレイ状に加え合わされると、性能の向上
率はプロセツサ数の増加とともにしだいに低下するが、
本発明のマイクロコンピユータを用いると、性能はプロ
セツサの数に比例して向上する。このように、本発明は
先行技術よりも性能を劇的に向上させることがわかるで
あろう。

【図面の簡単な説明】

第１図は本発明のマイクロコンピユータの主な特徴を示
すブロツク図、第２図は第１図に示すいくつかの部品、
とくにメモリと、外部通信用の直列リンクの詳しいブロ
ツク図、第３図は中央処理装置のレジスタとデータ路お
よび演算論理装置、ならびに中央処理装置とマイクロコ
ンピユータの他のユニツトの間のインタフエイスをとく
に示す詳しいブロツク図、第４図はメモリ内の作業域の
使用を示す略図、第５図はこのマイクロコンピユータで
使用される命令のフオームを示す略図、第６図は複数の
タイミング制御信号の相対的なタイミング波形図、第７
図はタイミング制御信号発生の様子を示すブロツク図、
第８図は第１〜３図のマイクロコンピユータの可変長オ
ペランドによる動作を示すブロツク図、第９図ａ〜ｅは
同じマイクロコンピユータにより実行される２つのプロ
セスの間の２語チヤネルを用いる通信の１つのやり方に
おける引き続くオペレーシヨンを示す略図、第10図は１
台のマイクロコンピユータにおける２つの通信プロセス
のオペレーシヨンを示す図、第11図は２台のマイクロコ
ンピユータの間の直列リンク接続の詳細を含む、相互に
接続されたマイクロコンピユータのネツトワーク図、第
12図は異なるマイクロコンピユータで実行される２つの
プロセスの間の直列リンクを介する通信を行うための一
連のオペレーシヨンを示す略図、第13a、13b図は２台の
マイクロコンピユータの間の直列リンクを介する通信の
ためのデータ・パケツトと確認応答パケツトのフオーマ
ツト図、第14図は相互に接続された２台のマイクロコン
ピユータにおける第10図の同じ２つの通信プロセスの動
作を示すブロツク図、第15図は１つの出力直列リンクの
論理図、第16図は１つの入力直列リンクの論理図、第17
図は第１図のマイクロコンピユータに使用できるチツプ
の構造図、第18図は第１図のマイクロコンピユータに使
用できる別のチツプ構造図である。 10……同期ロジツク、12……CPU、13,20……ROM、14…
…メモリ・インタフエイス、15……インタフエイス制御
ロジツク、19……RAM、23……外部メモリ・インタフエ
イス、25……直列リンク、47……プロセス・レジスタ、
48……データ・レジスタ、50……制御ロジツク、56……
レジスタバス制御スイツチ、64……デコーダ、154〜157
……遅延器、193……アドレス・デコーダ、282……出力
制御状態マシン、28……ビツト・カウンタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−3147（ＪＰ，Ａ) 特開 昭53−35448（ＪＰ，Ａ) 特開 昭50−73540（ＪＰ，Ａ) 特開 昭52−68341（ＪＰ，Ａ) 特開 昭49−69051（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】二つのチップの間に、二つの反対方向の独
   立した直列データ通信路を有する２方向性通信路によっ
   て隣合うマイクロコンピュータ通信リンク（25）にそれ
   ぞれ接続される通信リンク（25）を有する複数のワンチ
   ップ・マイクロコンピュータより成るマイクロコンピュ
   ータを相互に接続したネット・ワークにおいて、複数の
   マイクロコンピュータのうちの任意の２つのマイクロコ
   ンピュータの間で同期のかかったプロセス間通信を行な
   うために、各集積回路チップ（11）は、オンチッププロ
   セッサ（12）並びに処理を実行するために必要なプログ
   ラム及びデータを保持するオンチップRAMメモリー（1
   9）を含むマイクロコンピュータを備え、前記オンチッ
   プRAMメモリー（19）は同一チップ上の前記オンチップ
   プロセッサ（12）及び複数の通信リンク（25）のみの制
   御の下にアドレスされ、前記通信リンク（25）は通信に
   含まれる入力プロセスを保持する入力プロセスレジスタ
   及び一方の直列データ通信路に接続されており入力され
   たデータを保持する入力データレジスタを含む入力側通
   信チャネルと通信に含まれる出力プロセスを保持する出
   力プロセスレジスタ及び他方の直列データ通信路に接続
   されており出力すべきデータを保持する出力データレジ
   スタを含む出力側通信チャネルと、前記オンチッププロ
   セッサ（12）に接続され同期化を行うリンク制御回路
   （50）を備え、前記リンク制御回路（50）はデータパケ
   ット及びリンクを通じて出力しプロセス間通信の同期化
   に用いられる確認応答パケットを発生する手段を備え、
   前記リンク制御回路（50）は、前記発生手段によりデー
   タパケットを出力し、実行を待機しているプロセスのリ
   ストであるスケジュールからデータパケットを出力した
   プロセスを外し、メッセージを送るべき相手チップの有
   する前記発生手段から出力された前記確認応答パケット
   を受信するため、さらにこのメッセージの伝達が完了し
   たときに、データパケットを出力したプロセスを再度ス
   ケジュールに入れるために同期化を行うことを特徴とす
   るマイクロコンピュータのネットワーク。
2. 【請求項２】（１）処理を実行するために必要なプログ
   ラムとデータの両方を保持するオンチップRAMと（２）
   オンチッププロセッサと（３）複数の通信リンクとをそ
   れぞれ備えた複数のワンチップ・マイクロコンピュータ
   を相互に接続したネットワークにおける異なるワンチッ
   プ・マイクロコンピュータの間で実行されるプロセス間
   で通信するための動作方法において、一つのチップ上の
   通信リンクと隣接するチップ上の通信リンクとを該二つ
   のチップの間で二つの反対方向に通信を行なう二つの独
   立した１方向通信路で接続し、前記オンチップ・プロセ
   ッサの制御の下に同一チップ上の前記メモリーをアドレ
   スし、前記通信リンクを介して一つのチップ上のオンチ
   ッププロセッサが同一チップ上のメモリーに格納されて
   いるプログラムに従って実行しているプロセスから、他
   のチップ上のオンチッププロセッサが同一チップ上のメ
   モリーに格納されているプログラムに従って実行してい
   るプロセスへのメッセージ伝送の同期をとり、（１）デ
   ータパケットを出力し、（２）実行を待機しているプロ
   セスのリストであるスケジュールからデータパケットを
   出力したプロセスを外し、（３）接続されたチップから
   の確認応答信号を受信し、かつ（４）メッセージ伝送が
   完了した時に、データパケットを出力したプロセスを再
   度スケジュールに含ませるという上記（１）〜（４）の
   動作を行わせるためのメッセージ・インストラクション
   がプロセッサにより実行されることに応答するリンク制
   御回路によって該同期をとるようにした、ワンチップ・
   マイクロコンピュータを相互に接続したネットワークの
   動作方法。