JPH0878518A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0878518A JPH0878518A JP23227794A JP23227794A JPH0878518A JP H0878518 A JPH0878518 A JP H0878518A JP 23227794 A JP23227794 A JP 23227794A JP 23227794 A JP23227794 A JP 23227794A JP H0878518 A JPH0878518 A JP H0878518A
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- Japan
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- film
- sog
- insulating film
- sog film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＧ膜を含む絶縁膜を介して多層配線さ
れ、上層側配線と下層側配線との間をスルーホールを介
して導通する半導体製造装置に於て、上記両層間の導通
が確実にとれ、製品の歩留まりを低下させない半導体装
置の製造方法を提供する。 【構成】 ＳＯＧ膜のエッチバック後に熱処理を行うこ
とにより、ＳＯＧ膜の吸湿量が少なくなり、その後のス
ルーホール内への電極膜堆積時に確実に導通がとれるよ
うになり、製品の信頼性が向上し、歩留まりが向上する
る。また、ＳＯＧ膜のエッチング後に熱処理を行うこと
で、ＳＯＧの流動性により平坦化が促進される効果もあ
る。
れ、上層側配線と下層側配線との間をスルーホールを介
して導通する半導体製造装置に於て、上記両層間の導通
が確実にとれ、製品の歩留まりを低下させない半導体装
置の製造方法を提供する。 【構成】 ＳＯＧ膜のエッチバック後に熱処理を行うこ
とにより、ＳＯＧ膜の吸湿量が少なくなり、その後のス
ルーホール内への電極膜堆積時に確実に導通がとれるよ
うになり、製品の信頼性が向上し、歩留まりが向上する
る。また、ＳＯＧ膜のエッチング後に熱処理を行うこと
で、ＳＯＧの流動性により平坦化が促進される効果もあ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に多層配線を行う際の配線間絶縁膜の形成に
特徴を有する半導体装置の製造方法に関するものであ
る。
に関し、特に多層配線を行う際の配線間絶縁膜の形成に
特徴を有する半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来から半導体装置に於てその高密度化
を図るべく多層配線が行われている。例えば２層配線構
造の形成手順について説明すると、まず、各種素子が形
成された基板１１上にＡｌからなる１層目の配線層１２
をスパッタリングにより成膜してパターニングした後
（図２（ａ））、ＣＶＤ法などによりＳｉＯ2からなる
第１の絶縁膜１３を成膜し（図２（ｂ））、その後表面
にＳＯＧ溶液１４′の塗布（図２（ｃ））、熱処理及び
エッチバック（図２（ｄ））からなる工程をＳＯＧ液塗
布装置の装置上制約やＳＯＧ膜１４の膜厚適正化のため
に複数回行い、更にエッチバック（図２（ｄ））を行っ
てＳＯＧ膜１４表面を平坦化し、再度ＣＶＤ法などによ
りＳｉＯ2からなる第２の絶縁膜１５を成膜し（図２
（ｅ））、その表面から１層目のＡｌ配線１２に至るス
ルーホール１６を開孔した後（図２（ｆ））、表面にこ
のスルーホール１６を含むように２層目のＡｌからなる
配線層１７をスパッタリングにより成膜してパターニン
グしていた（図２（ｇ））。
を図るべく多層配線が行われている。例えば２層配線構
造の形成手順について説明すると、まず、各種素子が形
成された基板１１上にＡｌからなる１層目の配線層１２
をスパッタリングにより成膜してパターニングした後
（図２（ａ））、ＣＶＤ法などによりＳｉＯ2からなる
第１の絶縁膜１３を成膜し（図２（ｂ））、その後表面
にＳＯＧ溶液１４′の塗布（図２（ｃ））、熱処理及び
エッチバック（図２（ｄ））からなる工程をＳＯＧ液塗
布装置の装置上制約やＳＯＧ膜１４の膜厚適正化のため
に複数回行い、更にエッチバック（図２（ｄ））を行っ
てＳＯＧ膜１４表面を平坦化し、再度ＣＶＤ法などによ
りＳｉＯ2からなる第２の絶縁膜１５を成膜し（図２
（ｅ））、その表面から１層目のＡｌ配線１２に至るス
ルーホール１６を開孔した後（図２（ｆ））、表面にこ
のスルーホール１６を含むように２層目のＡｌからなる
配線層１７をスパッタリングにより成膜してパターニン
グしていた（図２（ｇ））。
【０００３】
【発明が解決しようとする課題】しかしながら、ＳＯＧ
液の塗布／熱処理後のエッチバック工程を行った後、絶
縁膜１５を成膜しているが、エッチバックがバッチ処理
できず、ウエハ１枚づつの処理であることから多くの時
間を要し、その間、即ち２回目のＳＯＧ溶液の熱処理か
ら、絶縁膜１５を成膜するまでのエッチバック処理中に
待機しているウエハのＳＯＧ膜１４が大気中の水分を吸
湿し、その膜質が劣化してスルーホール１６の開孔時に
図２（ｆ）に示すようにＳＯＧ膜１４がサイドエッチさ
れてアンダカット１４ａが生じ易くなる。すると、その
後の２層目のＡｌ配線１７のスパッタリングの際に、Ａ
ｌがスルーホール１６内面に適正にスパッタされず、カ
バレッジが低下して１層目のＡｌ配線１２と２層目のＡ
ｌ配線１７との導通がとれなくなるウエハが生じる場合
があり、製品の歩留まりが低下するという問題があっ
た。
液の塗布／熱処理後のエッチバック工程を行った後、絶
縁膜１５を成膜しているが、エッチバックがバッチ処理
できず、ウエハ１枚づつの処理であることから多くの時
間を要し、その間、即ち２回目のＳＯＧ溶液の熱処理か
ら、絶縁膜１５を成膜するまでのエッチバック処理中に
待機しているウエハのＳＯＧ膜１４が大気中の水分を吸
湿し、その膜質が劣化してスルーホール１６の開孔時に
図２（ｆ）に示すようにＳＯＧ膜１４がサイドエッチさ
れてアンダカット１４ａが生じ易くなる。すると、その
後の２層目のＡｌ配線１７のスパッタリングの際に、Ａ
ｌがスルーホール１６内面に適正にスパッタされず、カ
バレッジが低下して１層目のＡｌ配線１２と２層目のＡ
ｌ配線１７との導通がとれなくなるウエハが生じる場合
があり、製品の歩留まりが低下するという問題があっ
た。
【０００４】本発明は、上記したような従来技術の問題
点に鑑みなされたものであり、その主な目的は、ＳＯＧ
膜を含む絶縁膜を介して多層配線され、上層側配線と下
層側配線との間をスルーホールを介して導通する半導体
製造装置に於て、上記両層間の導通が確実にとれ、製品
の歩留まりを低下させない半導体装置の製造方法を提供
することにある。
点に鑑みなされたものであり、その主な目的は、ＳＯＧ
膜を含む絶縁膜を介して多層配線され、上層側配線と下
層側配線との間をスルーホールを介して導通する半導体
製造装置に於て、上記両層間の導通が確実にとれ、製品
の歩留まりを低下させない半導体装置の製造方法を提供
することにある。
【０００５】
【課題を解決するための手段】上記した目的は、本発明
によれば、多層配線され、その下層側配線層と上層側配
線層との間にＳＯＧ膜により平坦化された絶縁膜が介在
し、スルーホールにより前記各配線層同士が選択的に接
続される半導体装置の製造方法に於て、前記下層側配線
層上に直接若しくは絶縁膜を介して前記ＳＯＧ膜を形成
する過程と、該ＳＯＧ膜の表面を平坦化するべくエッチ
バックする過程と、該ＳＯＧ膜上に蒸着による絶縁膜を
形成する過程と、該蒸着による絶縁膜表面から前記下層
側配線層に至るスルーホールを形成する過程と、該スル
ーホールを含む前記蒸着による絶縁膜上に前記上層側配
線層を形成する過程とを有し、前記ＳＯＧ膜のエッチバ
ック過程と前記蒸着による絶縁膜の形成過程との間に前
記ＳＯＧ膜を熱処理する過程を有することを特徴とする
半導体装置の製造方法を提供することにより達成され
る。
によれば、多層配線され、その下層側配線層と上層側配
線層との間にＳＯＧ膜により平坦化された絶縁膜が介在
し、スルーホールにより前記各配線層同士が選択的に接
続される半導体装置の製造方法に於て、前記下層側配線
層上に直接若しくは絶縁膜を介して前記ＳＯＧ膜を形成
する過程と、該ＳＯＧ膜の表面を平坦化するべくエッチ
バックする過程と、該ＳＯＧ膜上に蒸着による絶縁膜を
形成する過程と、該蒸着による絶縁膜表面から前記下層
側配線層に至るスルーホールを形成する過程と、該スル
ーホールを含む前記蒸着による絶縁膜上に前記上層側配
線層を形成する過程とを有し、前記ＳＯＧ膜のエッチバ
ック過程と前記蒸着による絶縁膜の形成過程との間に前
記ＳＯＧ膜を熱処理する過程を有することを特徴とする
半導体装置の製造方法を提供することにより達成され
る。
【０００６】
【作用】ＳＯＧ膜を塗布・乾燥により形成し、熱処理し
た後に、エッチバックし、再び製品に対して熱処理を行
うことにより、エッチバックしている間にＳＯＧ膜が吸
収していた大気中の水分を放出させることができる。
た後に、エッチバックし、再び製品に対して熱処理を行
うことにより、エッチバックしている間にＳＯＧ膜が吸
収していた大気中の水分を放出させることができる。
【０００７】
【実施例】以下に、本発明が適用された半導体装置の配
線部分の製造手順について図１を参照しつつ詳細に説明
する。まず、基板上の下地酸化絶縁膜１の表面にＡｌ膜
を成膜してパターニングし、１層目（下層側）の配線層
２を形成する（図１（ａ））。次に、配線層２を含む下
地酸化絶縁膜１上に、例えば、シリコン酸化膜からなる
第１の絶縁膜３をＣＶＤ法により堆積させて形成する
（図１（ｂ））。その上にＳＯＧ溶液４′をスピンコー
トによって塗布し、然る後に熱処理を行い、ＳＯＧ膜４
を形成する（図１（ｃ））。ここで、ＳＯＧ膜４の膜厚
の適正化を図るべく、またＳＯＧ塗布装置の制約からＳ
ＯＧ溶液４′の塗布／熱処理は２回以上行うことが望ま
しい。更に、ＳＯＧ膜４の膜厚を再度適正化するために
ＳＯＧ膜４をエッチバックする（図１（ｄ））。
線部分の製造手順について図１を参照しつつ詳細に説明
する。まず、基板上の下地酸化絶縁膜１の表面にＡｌ膜
を成膜してパターニングし、１層目（下層側）の配線層
２を形成する（図１（ａ））。次に、配線層２を含む下
地酸化絶縁膜１上に、例えば、シリコン酸化膜からなる
第１の絶縁膜３をＣＶＤ法により堆積させて形成する
（図１（ｂ））。その上にＳＯＧ溶液４′をスピンコー
トによって塗布し、然る後に熱処理を行い、ＳＯＧ膜４
を形成する（図１（ｃ））。ここで、ＳＯＧ膜４の膜厚
の適正化を図るべく、またＳＯＧ塗布装置の制約からＳ
ＯＧ溶液４′の塗布／熱処理は２回以上行うことが望ま
しい。更に、ＳＯＧ膜４の膜厚を再度適正化するために
ＳＯＧ膜４をエッチバックする（図１（ｄ））。
【０００８】次に、エッチバックしたＳＯＧ膜４に熱処
理を施す。この熱処理は既に形成した配線層２に影響を
与えないように、窒素雰囲気中で４００℃〜４５０℃で
行うと良い。このＳＯＧ膜４の上に例えばシリコン酸化
膜からなる第２の絶縁膜５をＣＶＤ法により形成する
（図１（ｅ））。そして、フォトリソグラフィー及びエ
ッチングを行うことによりスルーホール６を開孔する
（図１（ｆ））。
理を施す。この熱処理は既に形成した配線層２に影響を
与えないように、窒素雰囲気中で４００℃〜４５０℃で
行うと良い。このＳＯＧ膜４の上に例えばシリコン酸化
膜からなる第２の絶縁膜５をＣＶＤ法により形成する
（図１（ｅ））。そして、フォトリソグラフィー及びエ
ッチングを行うことによりスルーホール６を開孔する
（図１（ｆ））。
【０００９】その後、このスルーホール６を含む第２の
絶縁膜５上にＡｌ膜を成膜してパターニングし、１層目
の配線層２とスルーホール６を介して導通する２層目
（上層側）の配線層７を形成する（図１（ｇ））。
絶縁膜５上にＡｌ膜を成膜してパターニングし、１層目
の配線層２とスルーホール６を介して導通する２層目
（上層側）の配線層７を形成する（図１（ｇ））。
【００１０】尚、本実施例では平坦化用の膜としてＳＯ
Ｇ膜を用いたが、ＰＳＧ膜やＢＰＳＧ膜を用いた場合で
も同様な処理を行うことにより、同様な効果を得ること
ができる。また、本実施例では配線層を２層構造とした
が、これに限定されず、３層以上の多層配線に於ける各
配線間の構造にも同様に適用できることは云うまでもな
い。
Ｇ膜を用いたが、ＰＳＧ膜やＢＰＳＧ膜を用いた場合で
も同様な処理を行うことにより、同様な効果を得ること
ができる。また、本実施例では配線層を２層構造とした
が、これに限定されず、３層以上の多層配線に於ける各
配線間の構造にも同様に適用できることは云うまでもな
い。
【００１１】
【発明の効果】以上、説明したように本発明によれば、
ＳＯＧ膜のエッチバック後に熱処理を行うことにより、
ＳＯＧ膜の吸湿量が少なくなり、その後のスルーホール
内への電極膜堆積時に確実に導通がとれるようになり、
製品の信頼性が向上し、歩留まりが向上するる。また、
ＳＯＧ膜のエッチング後に熱処理を行うことで、ＳＯＧ
の流動性により平坦化が促進される効果もある。
ＳＯＧ膜のエッチバック後に熱処理を行うことにより、
ＳＯＧ膜の吸湿量が少なくなり、その後のスルーホール
内への電極膜堆積時に確実に導通がとれるようになり、
製品の信頼性が向上し、歩留まりが向上するる。また、
ＳＯＧ膜のエッチング後に熱処理を行うことで、ＳＯＧ
の流動性により平坦化が促進される効果もある。
【図１】本発明が適用された一実施例に於ける半導体装
置の配線部分の製造手順を示す断面図。
置の配線部分の製造手順を示す断面図。
【図２】従来の半導体装置の配線部分の製造手順を示す
断面図。
断面図。
１ 下地酸化絶縁膜 ２ １層目（下層側）の配線層 ３ 第１の絶縁膜 ４ ＳＯＧ膜 ４′ ＳＯＧ溶液 ５ 第２の絶縁膜 ６ スルーホール ７ ２層目（上層側）の配線層 １１ 下地酸化絶縁膜 １２ １層目（下層側）の配線層 １３ 第１の絶縁膜 １４ ＳＯＧ膜 １４′ ＳＯＧ溶液 １５ 第２の絶縁膜 １６ スルーホール １７ ２層目（上層側）の配線層
Claims (2)
- 【請求項１】 多層配線され、その下層側配線層と上
層側配線層との間にＳＯＧ膜により平坦化された絶縁膜
が介在し、スルーホールにより前記各配線層同士が選択
的に接続される半導体装置の製造方法に於て、 前記下層側配線層上に直接若しくは絶縁膜を介して前記
ＳＯＧ膜を形成する過程と、該ＳＯＧ膜の表面を平坦化
するべくエッチバックする過程と、該ＳＯＧ膜上に蒸着
による絶縁膜を形成する過程と、該蒸着による絶縁膜表
面から前記下層側配線層に至るスルーホールを形成する
過程と、該スルーホールを含む前記蒸着による絶縁膜上
に前記上層側配線層を形成する過程とを有し、 前記ＳＯＧ膜のエッチバック過程と前記蒸着による絶縁
膜の形成過程との間に前記ＳＯＧ膜を熱処理する過程を
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記ＳＯＧ膜のエッチバック後の熱処
理を窒素雰囲気中で４００℃〜４５０℃で行うことを特
徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23227794A JPH0878518A (ja) | 1994-09-01 | 1994-09-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23227794A JPH0878518A (ja) | 1994-09-01 | 1994-09-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878518A true JPH0878518A (ja) | 1996-03-22 |
Family
ID=16936717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23227794A Withdrawn JPH0878518A (ja) | 1994-09-01 | 1994-09-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299511B1 (ko) * | 1999-06-18 | 2001-11-01 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
| JP2002368118A (ja) * | 2001-06-04 | 2002-12-20 | Sony Corp | 半導体装置およびその製造方法 |
| US6573603B2 (en) | 2000-12-20 | 2003-06-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and method of manufacturing the same |
-
1994
- 1994-09-01 JP JP23227794A patent/JPH0878518A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299511B1 (ko) * | 1999-06-18 | 2001-11-01 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
| US6573603B2 (en) | 2000-12-20 | 2003-06-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and method of manufacturing the same |
| JP2002368118A (ja) * | 2001-06-04 | 2002-12-20 | Sony Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |