JPH0878660A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0878660A
JPH0878660A JP6211008A JP21100894A JPH0878660A JP H0878660 A JPH0878660 A JP H0878660A JP 6211008 A JP6211008 A JP 6211008A JP 21100894 A JP21100894 A JP 21100894A JP H0878660 A JPH0878660 A JP H0878660A
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semiconductor
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    • H10P10/12—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates
    • H10P10/128—Bonding of semiconductor wafers or semiconductor substrates to semiconductor wafers or semiconductor substrates by direct semiconductor to semiconductor bonding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 【目的】ゲートが埋め込まれるベースを半導体基板同士
のより低温の接合によって形成できる半導体装置および
その製造方法を提供する。 【構成】Ｎ- 基板１０の上面１４に凹部４２を設ける。
Ｎ- 基板１０の下面にＰ + 層１２を形成する。Ｐ+ のゲ
ート領域５２を凹部４２の底部４３および側部の下方に
形成する。Ｎ+ 基板２０の下面２２にＡｕ−Ｓｂ合金か
らなる金属層６２を形成する。硫酸＋過酸化水素水溶液
によって、Ｎ- 基板１０およびＮ+ 基板２０の不純物除
去処理を行い、純水で洗浄し、スピンナ乾燥する。Ｎ-
基板１０の凸部４４の上面４５とＮ+ 基板２０の下面２
２に設けられた金属層６２とを接触させた状態で、水素
雰囲気中、約３５０℃で加熱することにより、Ｎ- 基板
１０およびＮ+ 基板２０を接合する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に静電誘導（ＳＩ）サイリスタおよび
その製造方法に関する。
【０００２】
【従来の技術】図１９は、本発明者が案出した従来の静
電誘導サイリスタおよびその製造方法を説明するための
断面図である。
【０００３】従来、この種の静電誘導サイリスタ１００
は、次のようにして製造されていた。
【０００４】図１９Ａに示すように、まず、少なくとも
互いに接合される面が鏡面研磨されたＮ- 基板１０およ
びＮ+ 基板２０を準備する。
【０００５】次に、Ｎ- 基板１０の上面１４にホトリソ
グラフィ法によって、複数の凹部４２を設ける。凹部４
２間には凸部４４が形成される。
【０００６】次に、Ｎ- 基板１０の下面に不純物拡散法
によりＰ+ 層１２を形成する。
【０００７】さらに、Ｐ型不純物であるボロンをＮ- 基
板１０の上面１４側から選択的に拡散することにより、
Ｐ+ のゲート領域５２を凹部４２の底部４３に露出する
Ｎ-基板１０の領域の全面および凹部４２の側部に露出
するＮ- 基板１０の領域の下方に形成する。
【０００８】次に、硫酸＋過酸化水素水溶液によって、
Ｎ- 基板１０およびＮ+ 基板２０の超音波洗浄を行って
有機物や金属を除去する。
【０００９】次に、Ｎ- 基板１０およびＮ+ 基板２０を
純水で洗浄し、室温でスピンナ乾燥する。
【００１０】次に、図１９Ｂに示すように、凹部４２間
のＮ- 基板１０の凸部４４の上面４５とＮ+ 基板２０の
下面とを接触させた状態で、水素雰囲気中、約４００〜
１０００℃で加熱することにより、Ｎ- 基板１０および
Ｎ+ 基板２０を接合する。
【００１１】次に、Ｎ- 基板１０の下面に形成されたＰ
+ 層１２の下面およびＮ+ 基板２０の上面に、アノード
電極９２およびカソード電極９４をそれぞれ形成する。
【００１２】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ+ 層１２はアノードとして機
能し、Ｎ+ 基板２０はカソードとして機能するだけでな
く、Ｎ- 基板１０とともにＮベース３０として機能し、
Ｐ+ のゲート領域５２は、アノード電極９２とカソード
電極９４との間を流れるアノード電流を制御するゲート
として機能する。
【００１３】この従来の静電誘導サイリスタ１００にお
いては、Ｐ+ のゲート領域５２が埋め込まれるＮベース
３０はＮ- 基板１０およびＮ+ 基板２０の接合によって
形成されるから、均一で高品質な結晶性を有するＮベー
ス３０を得ることができる。また、Ｐ+ のゲート領域５
２を高濃度にすることも可能であり、最大遮断電流を大
きくできる。
【００１４】
【発明が解決しようとする課題】このように、本発明者
が案出した従来の静電誘導サイリスタおよびその製造方
法は優れた特徴を有している。しかしながら、この従来
の静電誘導サイリスタ１００を製造する際には、凹部４
２間のＮ- 基板１０の凸部４４の上面４５とＮ+基板２
０の下面とを接触させた状態で、水素雰囲気中、約４０
０〜１０００℃で加熱することによってＮ- 基板１０と
Ｎ+ 基板２０とを接合しているから、基板同士の接合に
比較的高温を要し、その結果、基板の反りが生じ易く、
接合面の接触が十分にとれないという問題があった。ま
た、このように、半導体基板間の熱拡散のみによって半
導体基板同士を接合しているから、基板の平面度が悪い
場合には、接触部位近傍でのみ接合するという問題もあ
った。さらに、ゲート抵抗の低減を目的としてゲート領
域上に良導体ゲート電極を設けることもある。その良導
体としては高融点金属あるいは多結晶シリコンのような
熱的に安定な材料に限られるという問題があった。
【００１５】従って、本発明の一目的は、ゲートが埋め
込まれるベースを半導体基板同士のより低温の接合によ
って形成できる半導体装置およびその製造方法を提供す
ることにある。
【００１６】本発明の他の目的は、半導体基板同士の接
合をより信頼性が高くなるようにし、しかもゲート電極
材料の選択の幅を拡げることにある。
【００１７】
【課題を解決するための手段】本発明によれば、一導電
型の第１および第２の半導体基板を準備する工程と、前
記第１の半導体基板の一主面に、他の導電型の半導体か
らなるゲート領域を、前記ゲート領域間に前記第１の半
導体基板の前記一主面を露出して、選択的に形成する工
程と、前記第２の半導体基板の一主面の少なくとも前記
第１の半導体基板の前記ゲート領域間に露出する前記一
主面に対応する領域、および前記第１の半導体基板の前
記ゲート領域間に露出する前記一主面、の少なくとも一
方の上に、金属層および／または金属シリサイド層を形
成する工程と、前記金属層および／または金属シリサイ
ド層を介して前記第１の半導体基板の前記一主面と前記
第２の半導体基板の前記一主面とを接合する工程と、を
有することを特徴とする半導体装置の製造方法が提供さ
れる。
【００１８】前記金属層および／または金属シリサイド
層は、好ましくは、前記第２の半導体基板の前記一主面
の少なくとも前記第１の半導体基板の前記ゲート領域間
に露出する前記一主面に対応する領域上に形成される。
【００１９】また、前記金属層および／または金属シリ
サイド層は、好ましくは、前記第２の半導体基板の前記
一主面の全面上に形成される。
【００２０】好ましくは、前記第１の半導体基板の前記
一主面に、凹部を、前記凹部間に前記第１の半導体基板
の前記一主面を露出して設け、前記第１の半導体基板の
少なくとも前記凹部の側部に露出する領域に前記ゲート
領域を設ける。
【００２１】前記ゲート領域は、前記凹部の底部に露出
する領域に設けてもよい。
【００２２】好ましくは、前記ゲート領域を覆う絶縁膜
を、前記ゲート領域間に露出する前記第１の半導体基板
の前記一主面を露出して選択的に設ける。この場合に、
好ましくは、前記金属層および／または金属シリサイド
層を、前記第２の半導体基板の前記一主面の少なくとも
前記第１の半導体基板の前記ゲート領域間に露出する前
記一主面に対応する領域上または前記第２の半導体基板
の前記一主面の全面上に形成し、その後、前記金属層お
よび／または金属シリサイド層を介して前記第１の半導
体基板の前記一主面と前記第２の半導体基板の前記一主
面とを接合し、前記ゲート領域間に露出する前記第１の
半導体基板の前記一主面と、前記第２の半導体基板の前
記一主面とを前記金属層および／または金属シリサイド
層によって電気的に接続する。
【００２３】または、前記ゲート領域を覆う絶縁膜を、
前記ゲート領域間に露出する前記第１の半導体基板の前
記一主面を露出して選択的に設けた後、前記第１の半導
体基板の前記ゲート領域間に露出する前記一主面上に前
記金属層および／または金属シリサイド層を形成し、そ
の後、前記第１の半導体基板の前記一主面と前記第２の
半導体基板の前記一主面とを接合してもよい。
【００２４】さらには、前記第１の半導体基板の前記ゲ
ート領域間に露出する前記一主面上に前記金属層および
／または金属シリサイド層を形成するだけでなく、前記
第２の半導体基板の前記一主面の少なくとも前記第１の
半導体基板の前記ゲート領域間に露出する前記一主面に
対応する領域上または前記第２の半導体基板の前記一主
面の全面上にも、前記金属層および／または金属シリサ
イド層を設け、その後、前記第１の半導体基板の前記一
主面と前記第２の半導体基板の前記一主面とを接合して
もよい。
【００２５】好ましくは、前記第１の半導体基板の前記
一主面に、前記一導電型であって前記第１の半導体基板
よりも高不純物濃度の半導体領域をさらに設ける。
【００２６】また、前記凹部内に前記ゲート領域と電気
的に接続される良導体からなるゲート電極を設けた後
に、前記第１の半導体基板の前記一主面と前記第２の半
導体基板の前記一主面とを接合することも好ましい。
【００２７】さらに、前記ゲート電極を覆う保護膜を前
記凹部内に設けることもより好ましい。
【００２８】好ましくは、前記第２の半導体基板が、前
記第１の半導体基板よりも高不純物濃度の半導体基板で
ある。
【００２９】また、好ましくは、前記一導電型がｎ型で
あり、前記金属がＡｕ−Ｓｂ合金である。
【００３０】また、前記第１の半導体基板の前記一主面
とは反対側の他の主面および前記第２の半導体基板の前
記一主面とは反対側の他の主面のいずれか一方に、前記
他の導電型の第１の半導体層を設ける工程と、アノード
電極およびカソード電極の一方を、前記第１の半導体基
板の前記他の主面または前記第１の半導体層と電気的に
接続して設ける工程と、前記アノード電極および前記カ
ソード電極の他方を、前記第２の半導体基板の前記他の
主面または前記第１の半導体層と電気的に接続して設け
る工程と、をさらに有することが好ましい。
【００３１】また、本発明によれば、アノード電極とカ
ソード電極との間に設けられた半導体基板内のベース
に、前記アノード電極とカソード電極との間を流れる電
流を制御するためのゲートを設けた半導体装置におい
て、前記ベースが同一導電型の２つの半導体を接合する
ことによって形成され、前記接合が金属層および／また
は金属シリサイド層を介して行われていることを特徴と
する半導体装置が提供される。
【００３２】好ましくは、前記ベース内に空洞を設け、
前記空洞の底部および／または側部に露出する前記ベー
スにゲート領域を設け、前記ゲート領域を覆う保護膜を
前記空洞内に設け、前記保護膜に開口部を設け、前記開
口部内の前記金属層および／または前記金属シリサイド
層を用いて前記接合を行う。
【００３３】前記ベースの前記金属層および／または前
記金属シリサイド層と接する領域に、好ましくは、前記
ベースと同一導電型で前記ベースよりも高不純物濃度の
半導体領域を設ける。
【００３４】また、前記空洞内に前記ゲート領域と電気
的に接続される良導体からなるゲート電極を設けること
が好ましい。
【００３５】さらに、好ましくは、前記ゲート電極を覆
う保護膜を前記空洞内に設ける。
【００３６】前記半導体基板が、一導電型の第１の半導
体層と、前記第１の半導体層上に設けられた他の導電型
の前記ベースとを備え、前記アノード電極および前記カ
ソード電極の一方が前記第１の半導体層と電気的に接続
して設けられ、前記アノード電極および前記カソード電
極の他方が前記ベースの上に形成された前記ベースより
も高不純物濃度の他の導電型の半導体領域と電気的に接
続して設けられ、前記ゲート領域が前記一導電型の半導
体であることが好ましい。
【００３７】この場合、前記カソード電極と、前記金属
層および／または前記金属シリサイド層の間の半導体層
を高不純物濃度半導体領域とすると好適である。製造が
容易となり、電力ロスが減るからである。
【００３８】
【作用】本発明においては、第１の半導体基板の一主面
に、他の導電型の半導体からなるゲート領域を、ゲート
領域間に第１の半導体基板の一主面を露出して、選択的
に形成し、第２の半導体基板の一主面の少なくとも第１
の半導体基板のゲート領域間に露出する一主面に対応す
る領域、および第１の半導体基板のゲート領域間に露出
する一主面、の少なくとも一方の上に、金属層および／
または金属シリサイド層を形成し、この金属層および／
または金属シリサイド層を介して第１の半導体基板の一
主面と第２の半導体基板の一主面とを接合している。従
って、ゲート領域が設けられるベースは、エピタキシャ
ル成長を行うことなく、第１の半導体基板および第２の
半導体基板の接合によって形成されるから、均一で高品
質な結晶性を有するベースを得ることができる。また、
ゲート領域の高濃度のドーピングも可能である。
【００３９】エピタキシャル成長には、約１１００℃以
上の高温が必要とされ、不純物が非常に拡散しやすいの
に対して、本発明のように、金属層および／または金属
シリサイド層を介して半導体基板同士を接合させる際、
前記の濃度より一層低温で加熱することにより接合可能
であり、不純物がほとんど拡散することがない。このよ
うに、半導体同士を金属層および／または金属シリサイ
ド層を介して接合すると、金属層および／または金属
シリサイド層の溶融による粘性流動、金属層および／
または金属シリサイド層の軟化による塑性変形、および
金属層および／または金属シリサイド層の低温熱拡散
等が活用でき、その結果、低温で均一な半導体基板同士
の接合ができる。
【００４０】本発明に使用される金属層および／または
金属シリサイド層として、好ましくは、Ｗ、Ｍｏ等の高
融点金属、Ｗ−Ｓｉ、Ｍｏ−Ｓｉ等の高融点金属のシリ
サイド、Ａｕ、Ａｕ−Ｓｂ合金、Ａｕ−Ａｓ合金、Ａｕ
−Ｓｉ合金、Ａｕ−Ｂｉ合金等が用いられる。これらの
金属層および／または金属シリサイド層は、蒸着法、Ｃ
ＶＤ法またはスパッタ法等で形成される。
【００４１】第１および第２の半導体基板としてｎ型の
半導体基板を用いた場合には、Ａｕ−Ｓｂ等の金とＶ族
元素との合金を用いることが好ましい。ＡｕはＳｉとの
濡れ性がよく、Ｖ族元素はｎ型のドーパントであるか
ら、接合面の不純物濃度を高め、より良好な電気的接合
を与えるからである。
【００４２】この金属層および／または金属シリサイド
層を、第２の半導体基板の一主面の少なくとも第１の半
導体基板のゲート領域間に露出する一主面に対応する領
域上に形成すれば、この金属層および／または金属シリ
サイド層を形成する際に、この金属層および／または金
属シリサイド層が第１の半導体基板に形成されたゲート
領域と短絡されてしまうのを阻止できる。
【００４３】また、この金属層および／または金属シリ
サイド層を、第２の半導体基板の一主面の全面上に形成
すれば、この金属層および／または金属シリサイド層を
形成する際に微細加工を行う必要がなくなり、製造工程
が簡単になる。
【００４４】さらに、第１の半導体基板の一主面に、複
数の凹部を、該凹部間に第１の半導体基板の一主面を露
出するように設け、第１の半導体基板の少なくとも凹部
の側部に露出する領域にゲート領域を設けることによっ
て、オフ時にゲート領域から伸びる空乏層のアノード電
流方向の長さを大きくすることができ、チャンネル幅を
大きくできる。従って、オフ時の耐圧を高くすることが
でき、また漏れ電流も小さくすることができ、遮断能力
に優れ、大電流を制御できる半導体装置を製造すること
ができる。
【００４５】また、ゲート領域を、凹部の底部に露出す
る領域に設けることによって、凹部内に、後述するよう
にゲート電極を設けた場合に、容易にこのゲート領域と
接続することができる。
【００４６】なお、ゲート領域を第１の半導体基板の少
なくとも凹部の側部に露出する領域だけでなく、凹部の
底部に露出する領域にも形成することによって、ゲート
の横方向の抵抗がより小さくなってより最大遮断電流を
大きくできるとともに、さらなる高周波化が図れる。
【００４７】また、ゲート領域を覆う絶縁膜を設けるこ
とによって、第１の半導体基板と第２の半導体基板の接
合時に金属層および／または金属シリサイド層が移動す
ることによってゲート領域とカソードが短絡されるのを
阻止でき、その結果、耐圧が低下するのを回避できる。
この絶縁膜を、ゲート領域間に露出する第１の半導体基
板の一主面を露出して選択的に設けることによって、ゲ
ート領域間に露出する第１の半導体基板の一主面と第２
の半導体基板の一主面との導通が確保される。
【００４８】第１の半導体基板の一主面に、一導電型で
あって第１の半導体基板よりも高不純物濃度の半導体領
域をさらに設けることによって、電気的により良好な接
続が得られる。
【００４９】また、凹部内にゲート領域と電気的に接続
される良導体からなるゲート電極を設けることにより、
ゲートの横方向の抵抗が小さくなって最大遮断電流を大
きくできるとともに、キャリアの引き抜き電流を増大さ
せることができてより高速のスイッチングが可能とな
る。
【００５０】また、ゲート電極は、第１の半導体基板の
一主面および第２の半導体基板の一主面の接合前に、第
１の半導体基板の凹部内にすでに設けられているから、
このように半導体基板内にゲート電極を設ける場合であ
っても、外部から半導体基板にアスペクト比の大きい溝
を設け、その溝内にゲート電極を形成する必要もなくな
る。その結果、ゲート電極上部の半導体基板がその溝に
よって微細に分割されて、高抵抗となることもなくな
る。
【００５１】また、第１の半導体基板の一主面に設けら
れる凹部はゲート電極を収容可能であればよいから、例
え、エッチング速度の小さいドライエッチング法によっ
てこの凹部を形成しても、その形成に時間がかかりすぎ
ることもない。
【００５２】さらに、ゲート電極は、第１の半導体基板
の一主面に設けられた凹部内に設けられているから、第
１の半導体基板の一主面と接合される第２の半導体基板
の一主面には凹部を設ける必要がなく、その一主面は平
面状であってよく、製造が容易となる。
【００５３】なお、ゲート電極としては、不純物をドー
ピングした多結晶シリコン、アルミニウム、およびタン
グステン、モリブデン等の高融点金属が好ましくは用い
られる。
【００５４】さらに、また、ゲート電極を覆う保護膜を
凹部内に設けることにより、第１の半導体基板の一主面
と第２の半導体基板の一主面とを接合時において清浄に
保つことができ、その結果、第１の半導体基板の一主面
と第２の半導体基板の一主面との間のより良好な接合を
得ることができる。
【００５５】このゲート電極を覆う保護膜は、ゲート電
極として、アルミニウムや高融点金属を用いた場合に
は、ＴＥＯＳ（テトラエトキシシラン）等を用いた化学
気相成長法（ＣＶＤ法）やＳｉＯ2 のスパッタ法等によ
って形成するのが好ましく、ゲート電極として不純物を
ドーピングした多結晶シリコンを用いた場合には、多結
晶シリコンを熱酸化させて形成してもよく、また、ＴＥ
ＯＳ等を用いた化学気相成長法（ＣＶＤ法）やＳｉＯ2
のスパッタ法等によって形成してもよい。
【００５６】また、第２の半導体基板を、第１の半導体
基板よりも高不純物濃度の半導体基板とすることによっ
て、より良好なオーミック接触ができる。
【００５７】このように、第２の半導体基板全体を高不
純物濃度のものにすると、該第２半導体基板全体がキャ
リアを放出するエミッタ層として働くため、低抵抗とな
り、電力ロスも減少する。
【００５８】また、本発明においては、アノード電極と
カソード電極との間に設けられた半導体基板内のベース
に、アノード電極とカソード電極との間を流れる電流を
制御するためのゲートを設けた半導体装置において、ベ
ースが同一導電型の２つの半導体を接合することによっ
て形成され、接合が金属層および／または金属シリサイ
ド層を介して行われることによって、ゲート領域が設け
られるベースは、エピタキシャル成長を行うことなく、
２つの半導体の接合によって形成されるから、均一で高
品質な結晶性を有するベースを得ることができる。ま
た、ゲート領域の高濃度のドーピングも可能である。
【００５９】本発明のように、金属層および／または金
属シリサイド層を介して半導体同士を接合させると、よ
り低温による加熱で接合可能であり、不純物がほとんど
拡散することがない。このように、半導体同士を金属層
および／または金属シリサイド層を介して接合すると、
金属層および／または金属シリサイド層の溶融による
粘性流動、金属層および／または金属シリサイド層の
軟化による塑性変形、および金属層および／または金
属シリサイド層の低温熱拡散等が活用でき、その結果、
低温で均一な半導体基板同士の接合ができる。
【００６０】また、ベース内に空洞を設け、空洞の底部
および／または側部に露出するベースにゲート領域を設
け、ゲート領域を覆う保護膜を空洞内に設け、保護膜に
開口部を設け、開口部内の金属層および／または金属シ
リサイド層を用いて接合を行うことによって、ゲート領
域間に露出する第１の半導体基板の一主面と第２の半導
体基板の一主面との導通を確保するとともに、２つの半
導体同士の接合時に金属層および／または金属シリサイ
ド層が移動することによって、ゲート領域とカソードが
短絡されるのを阻止でき、その結果、耐圧が低下するの
を回避できる。
【００６１】また、ベースの金属層および／または金属
シリサイド層と接する領域に、ベースと同一導電型でベ
ースよりも高不純物濃度の半導体領域を設けることによ
って、電気的により良好な接続が得られる。
【００６２】さらに、また、空洞内にゲート領域と電気
的に接続される良導体からなるゲート電極を設けること
によって、ゲートの横方向の抵抗が小さくなって最大遮
断電流を大きくできるとともに、キャリアの引き抜き電
流を増大させることができ、より高速のスイッチングが
可能となる。
【００６３】さらに、また、ゲート電極を覆う保護膜を
空洞内に設けることによって、２つ半導体の接合面を接
合時において清浄に保つことができ、その結果、２つの
半導体の間のより良好な接合を得ることができる。
【００６４】
【実施例】次に、本発明の実施例を添付の図面を参照し
て説明する。 （第１の実施例）図１は、本発明の第１の実施例の静電
誘導サイリスタおよびその製造方法を説明するための断
面図である。
【００６５】まず、少なくとも互いに接合される面が鏡
面研磨されたＳｉからなるＮ- 基板１０およびＮ+ 基板
２０を準備する。
【００６６】次に、図１Ａに示すように、Ｎ- 基板１０
の上面１４にホトリソグラフィ法によって、幅約５０μ
ｍ、深さ約２０μｍの複数の凹部４２を約７０μｍピッ
チで設ける。凹部４２間には凸部４４が形成される。こ
の凹部４２の側部はＮ- 基板１０の上面１４にほぼ垂直
に設けられている。
【００６７】次に、Ｎ- 基板１０の下面に不純物拡散法
によりＰ+ 層１２を形成する。
【００６８】さらに、Ｐ型不純物であるボロンをＮ- 基
板１０の上面１４側から選択的に拡散することにより、
Ｐ+ のゲート領域５２を凹部４２の底部４３に露出する
Ｎ-基板１０の領域の全面および凹部４２の側部に露出
するＮ- 基板１０の領域の下方に形成する。なお、ボロ
ンの拡散はＢＢｒ3 ＋Ｏ2 雰囲気中で約１０５０〜１２
００℃の温度で行った。また、このボロンの拡散時に
は、凹部４２の側部および底部４３ならびに凸部４４の
上面４５には酸化膜が形成されるが、図示していない。
【００６９】一方、Ｎ+ 基板２０の下面２２にスパッタ
法とホトリソグラフィ法によりＡｕ−Ｓｂ合金からな
り、厚さ約３μｍの金属層６２を形成する。金属層６２
は、Ｐ + のゲート領域５２間に露出する凸部４４の上面
４５と対応する位置に選択的に設けられている。
【００７０】次に、硫酸＋過酸化水素水溶液中での加熱
によって、Ｎ- 基板１０およびＮ+基板２０の洗浄を行
って有機物を除去する。
【００７１】次に、必要に応じてフッ酸を用いて自然酸
化膜の除去を行い、Ｎ- 基板１０およびＮ+ 基板２０を
純水で超音波洗浄し、室温でスピンナ乾燥する。
【００７２】次に、図１Ｂに示すように、凹部４２間の
Ｎ- 基板１０の凸部４４の上面４５とＮ+ 基板２０の下
面２２に設けられた金属層６２とを接触させた状態で、
水素雰囲気中、約３５０℃で加熱することにより、Ｎ-
基板１０およびＮ+ 基板２０を接合する。なお、前記凹
部４２とＮ+ 基板２０の下面２２とによって、Ｎベース
３０内に空洞が形成される。
【００７３】次に、Ｎ- 基板１０の下面に形成されたＰ
+ 層１２の下面およびＮ+ 基板２０の上面に、アルミニ
ウムからなるアノード電極９２およびカソード電極９４
をそれぞれ形成する。
【００７４】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ+ 層１２はアノードとして機
能し、Ｎ+ 基板２０はカソードとして機能するだけでな
く、Ｎ- 基板１０とともにＮベース３０として機能し、
Ｐ+ のゲート領域５２は、アノード電極９２とカソード
電極９４との間を流れるアノード電流を制御するゲート
として機能する。
【００７５】本実施例においては、Ｐ+ のゲート領域５
２が埋め込まれるＮベース３０はＮ - 基板１０およびＮ
+ 基板２０の接合によって形成されるから、均一で高品
質な結晶性を有するＮベース３０を得ることができる。
また、Ｐ+ のゲート領域５２を高濃度にすることも可能
であり、最大遮断電流を大きくできる。本実施例のよう
に、Ａｕ−Ｓｂ合金からなる金属層６２を介して基板１
０および２０同士を接合させると、約３５０℃程度で接
合可能であり、低温で均一な基板１０および２０同士の
接合ができる。
【００７６】本実施例においては、金属層６２にＡｕ−
Ｓｂ合金を用いているが、ＡｕはＳｉとの濡れ性がよ
く、Ｓｂ元素はｎ型のドーパントであるから、接合面の
不純物濃度を高め、より良好な電気的接合を与える。
【００７７】また、本実施例においては、Ａｕ−Ｓｂ合
金からなる金属層６２を、Ｎ- 基板１０の上面１４では
なく、Ｎ+ 基板２０の下面２２上に形成しているから、
この金属層６２を形成する際に、この金属層６２がＮ-
基板１０に形成されたＰ+ のゲート領域５２と短絡され
てしまうのを阻止できる。
【００７８】さらに、基板２０をＮ+ としているから、
より良好なオーミック接触ができる。 （第２の実施例）図２は、本発明の第２の実施例の静電
誘導サイリスタおよびその製造方法を説明するための断
面図である。
【００７９】上述した第１の実施例においては、Ｎ+ 基
板２０の下面２２にＡｕ−Ｓｂ合金からなる金属層６２
をＰ+ のゲート領域５２間に露出する凸部４４の上面４
５と対応する位置に選択的に設けたが、本実施例におい
ては、Ａｕ−Ｓｂ合金からなる金属層６２をＮ+ 基板２
０の下面２２の全面に設けている点が第１の実施例と異
なるが、他の構造は同様であり、製造方法も同様であ
る。
【００８０】本実施例のように、Ａｕ−Ｓｂ合金からな
る金属層６２をＮ+ 基板２０の下面２２の全面上に形成
すれば、Ａｕ−Ｓｂ合金からなる金属層６２を形成する
際に微細加工を行う必要がなくなり、製造工程が簡単に
なる。 （第３の実施例）図３乃至５は、本発明の第３の実施例
の静電誘導サイリスタおよびその製造方法を説明するた
めの断面図である。
【００８１】まず、少なくとも互いに接合される面が鏡
面研磨されたＳｉのＮ- 基板１０およびＮ+ 基板２０を
準備する。
【００８２】次に、図３Ａに示すように、Ｎ- 基板１０
の上面１４上に熱酸化によって酸化膜７２を形成し、酸
化膜７２上にホトレジスト７３を形成する。次に、ホト
レジスト７３をパターニングする。次に、パターニング
されたホトレジスト７３をマスクとして酸化膜７２およ
びＮ- 基板１０を選択的にエッチング除去して、Ｎ-基
板１０の上面１４に約５０μｍ、深さ約２０μｍの凹部
４２を約６０μｍピッチで設ける。凹部４２間には凸部
４４が形成される。この凹部４２の側部はＮ-基板１０
の上面１４にほぼ垂直に設けられている。
【００８３】次に、図３Ｂに示すように、Ｎ- 基板１０
の上面１４の全面を酸化する。
【００８４】次に、図３Ｃに示すように、Ｎ- 基板１０
の上面１４の全面をドライエッチング法によりエッチン
グして、凹部４２の底部４３にＮ- 基板１０を露出させ
る。
【００８５】次に、図３Ｄに示すように、Ｐ型不純物で
あるボロンをＮ- 基板１０の上面１４側および下面側か
ら拡散することにより、Ｐ+ のゲート領域５２を凹部４
２の底部４３に露出するＮ- 基板１０の領域の全面およ
び凹部４２の側部に露出するＮ- 基板１０の領域の下方
に形成するとともに、Ｎ- 基板１０の下面にＰ+ 層１２
を形成する。ボロンの拡散はＢＢｒ3 ＋Ｏ2 雰囲気中で
約１０５０〜１２００℃の温度で行った。この段階で、
Ｐ+ のゲート領域５２は酸化膜７２によって覆われてい
る。
【００８６】次に、図４Ａに示すように、ホトリソグラ
フィ技術によって、酸化膜７２に、Ｎ- 基板１０の凸部
４４の上面４５を露出する開口部７４を設ける。
【００８７】一方、図４Ｂに示すように、Ｎ+ 基板２０
の下面２２の全面にスパッタ法によりＡｕ−Ｓｂ合金か
らなり、厚さ約３μｍの金属層６２を形成する。
【００８８】次に、硫酸＋過酸化水素水溶液によって、
Ｎ- 基板１０およびＮ+ 基板２０の超音波洗浄を行って
有機物や金属を除去する。
【００８９】次に、Ｎ- 基板１０およびＮ+ 基板２０を
純水で洗浄し、室温でスピンナ乾燥する。
【００９０】次に、図４Ｃに示すように、Ｎ- 基板１０
上の酸化膜７２とＮ+ 基板２０の下面２２に設けられた
金属層６２とを接触させた状態で、水素雰囲気中、約３
６０℃で加熱することにより、図５に示すように、Ｎ-
基板１０およびＮ+ 基板２０を接合する。この加熱接合
の際に、金属層６２の一部が酸化膜７２に画成した開口
部７４内に移動して開口部７４内の金属６４となる。こ
の金属６４および金属層６２によってＮ- 基板１０とＮ
+ 基板２０とが電気的に接続される。
【００９１】次に、Ｎ- 基板１０の下面に形成されたＰ
+ 層１２の下面およびＮ+ 基板２０の上面に、アルミニ
ウムからなるアノード電極９２およびカソード電極９４
をそれぞれ形成する。
【００９２】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ+ 層１２はアノードとして機
能し、Ｎ+ 基板２０はカソードとして機能するだけでな
く、Ｎ- 基板１０とともにＮベース３０として機能し、
Ｐ+ のゲート領域５２は、アノード電極９２とカソード
電極９４との間を流れるアノード電流を制御するゲート
として機能する。本実施例においても、Ｐ+ のゲート領
域５２が埋め込まれるＮベース３０はＮ - 基板１０およ
びＮ+ 基板２０の接合によって形成されるから、均一で
高品質な結晶性を有するＮベース３０を得ることができ
る。また、Ｐ+ のゲート領域５２を高濃度にすることも
可能であり、最大遮断電流を大きくできる。本実施例の
ように、Ａｕ−Ｓｂ合金からなる金属層６２を介して基
板１０および２０同士を接合させると、約３５０℃程度
で接合可能であり、低温で均一な基板１０および２０同
士の接合ができる。
【００９３】本実施例においては、金属層６２にＡｕ−
Ｓｂ合金を用いているが、ＡｕはＳｉとの濡れ性がよ
く、Ｓｂ元素はｎ型のドーパントであるから、接合面の
不純物濃度を高め、より良好な電気的接合を与える。
【００９４】また、本実施例においては、Ａｕ−Ｓｂ合
金からなる金属層６２を、Ｎ- 基板１０の上面１４では
なく、Ｎ+ 基板２０の下面２２上に形成しているから、
この金属層６２を形成する際に、この金属層６２がＮ-
基板１０に形成されたＰ+ のゲート領域５２と短絡され
てしまうのを阻止できる。
【００９５】さらに、本実施例においては、Ｐ+ のゲー
ト領域５２を酸化膜７２によって覆っているから、Ｎ-
基板１０とＮ+ 基板２０の接合時にＡｕ−Ｓｂ合金が移
動することによってＰ+ のゲート領域５２とカソードが
短絡されるのを阻止でき、その結果、耐圧が低下するの
を回避できる。
【００９６】さらに、基板２０をＮ+ としているから、
より良好なオーミック接触ができる。 （第４の実施例）図６は、本発明の第４の実施例の静電
誘導サイリスタおよびその製造方法を説明するための縦
断面図である。
【００９７】上述した第１の実施例においては、Ｎ- 基
板１０の凸部４４の上面４５と金属層６２とを接合させ
たが、本実施例においては、Ｎ- 基板１０の凸部４４の
上面４５にＮ+ 領域１６を設け、このＮ+ 領域１６を介
してＮ- 基板１０の凸部４４の上面４５と金属層６２と
を接合させている点が第１の実施例の静電誘導サイリス
タ１００と異なるが、他の構造は同様である。
【００９８】本実施例においては、図６Ａに示すよう
に、まず、Ｎ- 基板１０の上面１４にＮ+ 領域１６を形
成し、その後、凹部４２を形成する点が第１の実施例の
製造方法と異なるが、他の点においては第１の実施例の
製造方法と同様である。
【００９９】本実施例のように、Ｎ+ 領域１６を設ける
ことによって、電気的により良好な接続が得られる。 （第５の実施例）図７は、本発明の第５の実施例の静電
誘導サイリスタおよびその製造方法を説明するための縦
断面図である。
【０１００】上述した第２の実施例においては、Ｎ- 基
板１０の凸部４４の上面４５と金属層６２とを接合させ
たが、本実施例においては、Ｎ- 基板１０の凸部４４の
上面４５にＮ+ 領域１６を設け、このＮ+ 領域１６を介
してＮ- 基板１０の凸部４４の上面４５と金属層６２と
を接合させている点が第２の実施例の静電誘導サイリス
タ１００と異なるが、他の構造は同様である。
【０１０１】本実施例においては、図７Ａに示すよう
に、まず、Ｎ- 基板１０の上面１４にＮ+ 領域１６を形
成し、その後、凹部４２を形成する点が第２の実施例の
製造方法と異なるが、他の点においては第２の実施例の
製造方法と同様である。
【０１０２】本実施例のように、Ｎ+ 領域１６を設ける
ことによって、電気的により良好な接続が得られる。 （第６の実施例）図８および図９は、本発明の第６の実
施例の静電誘導サイリスタおよびその製造方法を説明す
るための断面図である。
【０１０３】上述した第３の実施例においては、Ｎ- 基
板１０の凸部４４の上面４５と金属層６２とを直接接合
させたが、本実施例においては、Ｎ- 基板１０の凸部４
４の上面４５にＮ+ 領域１６を設け、このＮ+ 領域１６
を介してＮ+ 基板２０の金属層６２と接合させている点
が第３の実施例の静電誘導サイリスタ１００と異なる
が、他の構造は同様である。
【０１０４】本実施例においては、図８Ａに示すよう
に、まず、Ｎ- 基板１０の上面１４にＮ+ 領域１６を形
成し、その後、凹部４２を形成する点が第３の実施例の
製造方法と異なるが、他の点においては第３の実施例の
製造方法と同様である。
【０１０５】本実施例のように、Ｎ+ 領域１６を設ける
ことによって、電気的により良好な接続が得られる。 （第７の実施例）図１０は、本発明の第７の実施例の静
電誘導サイリスタおよびその製造方法を説明するための
断面図である。
【０１０６】まず、少なくとも互いに接合される面が鏡
面研磨されたＳｉのＮ- 基板１０およびＮ+ 基板２０を
準備する。
【０１０７】次に、図１０Ａに示すように、Ｎ- 基板１
０の上面１４にホトリソグラフィ法によって、幅約４０
μｍ、深さ約１５μｍの凹部４２を複数約５０μｍピッ
チで設ける。凹部４２間には凸部４４が形成される。こ
の凹部４２の側部はＮ- 基板１０の上面１４にほぼ垂直
に設けられている。
【０１０８】次に、Ｎ- 基板１０の下面に不純物拡散法
によりＰ+ 層１２を形成する。
【０１０９】さらに、Ｐ型不純物であるボロンをＮ- 基
板１０の上面１４側から選択的に拡散することにより、
Ｐ+ のゲート領域５２を凹部４２の底部４３に露出する
Ｎ-基板１０の領域の全面および凹部４２の側部に露出
するＮ- 基板１０の領域の下方に形成する。なお、ボロ
ンの拡散はＢＢｒ3 ＋Ｏ2 雰囲気中で約１０５０〜１２
００℃の温度で行った。
【０１１０】次に、Ｐ+ のゲート領域５２上であって凹
部４２内に、幅約３０μｍ、膜厚約０．５μｍのタング
ステンからなるゲート電極８２を選択的に形成する。
【０１１１】一方、Ｎ+ 基板２０の下面２２にスパッタ
法とホトリソグラフィ法によりＡｕ−Ｓｂ合金からな
り、厚さ約３μｍの金属層６２を形成する。金属層６２
は、Ｐ + のゲート領域５２間に露出する凸部４４の上面
４５と対応する位置に選択的に設けられている。
【０１１２】次に、硫酸＋過酸化水素水溶液によって、
Ｎ- 基板１０およびＮ+ 基板２０の超音波洗浄を行って
有機物や金属を除去する。
【０１１３】次に、Ｎ- 基板１０およびＮ+ 基板２０を
純水で洗浄し、室温でスピンナ乾燥する。
【０１１４】次に、図１０Ｂに示すように、凹部４２間
のＮ- 基板１０の凸部４４の上面４５とＮ+ 基板２０の
下面２２に設けられた金属層６２とを接触させた状態
で、水素雰囲気中、約３６０℃で加熱することにより、
Ｎ- 基板１０およびＮ+ 基板２０を接合する。なお、こ
の凹部４２とＮ+ 基板２０の下面２２とによって、Ｎベ
ース３０内に空洞が形成されている。
【０１１５】次に、Ｎ- 基板１０の下面に形成されたＰ
+ 層１２の下面およびＮ+ 基板２０の上面に、アルミニ
ウムからなるアノード電極９２およびカソード電極９４
をそれぞれ形成する。
【０１１６】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ+ 層１２はアノードとして機
能し、Ｎ+ 基板２０はカソードとして機能するだけでな
く、Ｎ- 基板１０とともにＮベース３０として機能し、
Ｐ+ のゲート領域５２は、アノード電極９２とカソード
電極９４との間を流れるアノード電流を制御するゲート
として機能する。
【０１１７】本実施例においては、凹部４２内にＰ+ の
ゲート領域５２と電気的に接続されるタングステンから
なるゲート電極８２を設けることにより、ゲートの横方
向の抵抗が小さくなって最大遮断電流を大きくできると
ともに、キャリアの引き抜き電流を増大させることがで
きてより高速のスイッチングが可能となる。
【０１１８】また、ゲート電極８２は、Ｎ- 基板１０の
上面１４およびＮ+ 基板２０の下面２２の接合前に、Ｎ
- 基板１０の凹部４２内にすでに設けられているから、
このようにゲート電極８２を設ける場合であっても、外
部からＮ+ 基板２０にアスペクト比の大きい溝を設け、
その溝内にゲート電極８２を形成する必要もなくなる。
その結果、ゲート電極８２の上部のＮ+ 基板２０がその
溝によって微細に分割されて、高抵抗となることもなく
なる。
【０１１９】また、Ｎ- 基板１０の上面１４に設けられ
る凹部４２はゲート電極８２を収容可能であればよいか
ら、たとえ、エッチング速度の小さいドライエッチング
法によってこの凹部４２を形成しても、その形成に時間
がかかりすぎることもない。
【０１２０】さらに、ゲート電極８２は、Ｎ- 基板１０
の上面１４に設けられた凹部４２内に設けられているか
ら、Ｎ- 基板１０の上面１４と接合されるＮ+ 基板２０
の下面２２には凹部を設ける必要がなく、その下面２２
は平面状であってよく、製造が容易となる。
【０１２１】本実施例においても、Ｐ+ のゲート領域５
２が埋め込まれるＮベース３０はＮ - 基板１０およびＮ
+ 基板２０の接合によって形成されるから、均一で高品
質な結晶性を有するＮベース３０を得ることができる。
また、Ｐ+ のゲート領域５２を高濃度にすることも可能
であり、最大遮断電流を大きくできる。本実施例のよう
に、Ａｕ−Ｓｂ合金からなる金属層６２を介して基板１
０および２０同士を接合させると、約３５０℃程度で接
合可能であり、低温で均一な基板１０および２０同士の
接合ができる。
【０１２２】本実施例においても、金属層６２にＡｕ−
Ｓｂ合金を用いているが、ＡｕはＳｉとの濡れ性がよ
く、Ｓｂ元素はｎ型のドーパントであるから、接合面の
不純物濃度を高め、より良好な電気的接合を与える。
【０１２３】また、本実施例においても、Ａｕ−Ｓｂ合
金からなる金属層６２を、Ｎ- 基板１０の上面１４では
なく、Ｎ+ 基板２０の下面２２上に形成しているから、
この金属層６２を形成する際に、この金属層６２がＮ-
基板１０に形成されたＰ+ のゲート領域５２と短絡され
てしまうのを阻止できる。
【０１２４】さらに、本実施例においても、基板２０を
Ｎ+ としているから、電気的に良好なオーミック接触が
できる。 （第８の実施例）図１１は、本発明の第８の実施例の静
電誘導サイリスタおよびその製造方法を説明するための
断面図である。
【０１２５】上述した第７の実施例においては、Ｎ- 基
板１０の凸部４４の上面４５と金属層６２とを直接接合
させたが、本実施例においては、Ｎ- 基板１０の凸部４
４の上面４５にＮ+ 領域１６を設け、このＮ+ 領域１６
を介してＮ- 基板１０の凸部４４の上面４５と金属層６
２とを接合させている点が第７の実施例の静電誘導サイ
リスタ１００と異なるが、他の構造は同様である。
【０１２６】本実施例においては、図１１Ａに示すよう
に、まず、Ｎ- 基板１０の上面１４にＮ+ 領域１６を形
成し、その後、凹部４２を形成する点が第７の実施例の
製造方法と異なるが、他の点においては第７の実施例の
製造方法と同様である。
【０１２７】本実施例のように、Ｎ+ 領域１６を設ける
ことによって、電気的により良好な接続が得られる。 （第９の実施例）図１２は、本発明の第９の実施例の静
電誘導サイリスタおよびその製造方法を説明するための
断面図である。
【０１２８】上述した第８の実施例においては、Ｎ+ 基
板２０の下面２２にＡｕ−Ｓｂ合金からなる金属層６２
を、Ｐ+ のゲート領域５２間に露出する凸部４４の上面
４５と対応する位置に選択的に設けたが、本実施例にお
いては、Ａｕ−Ｓｂ合金からなる金属層６２をＮ+ 基板
２０の下面２２の全面に設けている点が第８の実施例と
異なるが、他の構造は同様であり、製造方法も同様であ
る。
【０１２９】本実施例のように、Ａｕ−Ｓｂ合金からな
る金属層６２をＮ+ 基板２０の下面２２の全面上に形成
すれば、Ａｕ−Ｓｂ合金からなる金属層６２を形成する
際に微細加工を行う必要がなくなり、製造工程が簡単に
なる。 （第１０の実施例）図１３は、本発明の第１０の実施例
の静電誘導サイリスタおよびその製造方法を説明するた
めの断面図である。
【０１３０】上述した第９の実施例においては、Ｎ- 基
板１０の凸部４４の上面４５と金属層６２とを直接接合
させたが、本実施例においては、Ｎ- 基板１０の凸部４
４の上面４５にＮ+ 領域１６を設け、このＮ+ 領域１６
を介してＮ- 基板１０の凸部４４の上面４５と金属層６
２とを接合させている点が第９の実施例の静電誘導サイ
リスタ１００と異なるが、他の構造は同様である。
【０１３１】本実施例においては、図１３Ａに示すよう
に、まず、Ｎ- 基板１０の上面１４にＮ+ 領域１６を形
成し、その後、凹部４２を形成する点が第９の実施例の
製造方法と異なるが、他の点においては第９の実施例の
製造方法と同様である。
【０１３２】本実施例のように、Ｎ+ 領域１６を設ける
ことによって、電気的により良好な接続が得られる。 （第１１の実施例）図１４乃至１６は、本発明の第１１
実施例の静電誘導サイリスタおよびその製造方法を説明
するための断面図である。
【０１３３】まず、少なくとも互いに接合される面が鏡
面研磨されたＳｉのＮ- 基板１０およびＮ+ 基板２０を
準備する。
【０１３４】次に、図１４Ａに示すように、Ｎ- 基板１
０の上面１４上に熱酸化法によって酸化膜７２を形成
し、酸化膜７２上にホトレジスト７３を形成する。次
に、ホトレジスト７３をパターニングする。次に、パタ
ーニングされたホトレジスト７３をマスクとして酸化膜
７２およびＮ- 基板１０を選択的にエッチング除去し
て、Ｎ- 基板１０の上面１４に幅約５０μｍ、深さ約２
０μｍの凹部４２を複数約６０μｍピッチで設ける。凹
部４２間には凸部４４が形成される。この凹部４２の側
部はＮ- 基板１０の上面１４にほぼ垂直に設けられてい
る。
【０１３５】次に、図１４Ｂに示すように、Ｎ- 基板１
０の上面１４の全面を酸化する。
【０１３６】次に、図１４Ｃに示すように、Ｎ- 基板１
０の上面１４の全面をドライエッチング法によりエッチ
ングして、凹部４２の底部４３にＮ- 基板１０を露出さ
せる。
【０１３７】次に、図１４Ｄに示すように、Ｐ型不純物
であるボロンをＮ- 基板１０の上面１４側および下面側
から拡散することにより、Ｐ+ のゲート領域５２を凹部
４２の底部４３に露出するＮ- 基板１０の領域の全面お
よび凹部４２の側部に露出するＮ- 基板１０の領域の下
方に形成するとともに、Ｎ- 基板１０の下面にＰ+ 層１
２を形成する。ボロンの拡散はＢＢｒ3 ＋Ｏ2 雰囲気中
で約１０５０〜１２００℃の温度で行った。この段階
で、Ｐ+ のゲート領域５２は酸化膜７２によって覆われ
ている。
【０１３８】次に、図１５Ａに示すように、凹部４２内
の酸化膜７２に開口部７６を設け、Ｐ+ のゲート領域５
２を露出させる。
【０１３９】次に、図１５Ｂに示すように、Ｐ+ のゲー
ト領域５２上であって凹部４２内に、幅約３０μｍ、膜
厚約０．５μｍのタングステンからなるゲート電極８２
を、Ｐ+ のゲート領域５２と接続して選択的に形成す
る。
【０１４０】次に、図１５Ｃに示すように、全面に酸化
膜７８をＣＶＤ法によって形成する。
【０１４１】次に、図１５Ｄに示すように、酸化膜７２
上の酸化膜７８をホトリソグラフィ法によって除去し、
その後、ホトリソグラフィ技術によって、酸化膜７２
に、Ｎ - 基板１０の凸部４４の上面４５を露出する開口
部７４を設ける。
【０１４２】一方、図１６Ａに示すように、Ｎ+ 基板２
０の下面２２の全面にスクリーン印刷法によりＡｕ−Ｓ
ｂ合金からなり、厚さ約１５μｍの金属層６２を形成す
る。
【０１４３】次に、硫酸＋過酸化水素水溶液によって、
Ｎ- 基板１０およびＮ+ 基板２０の超音波洗浄を行って
有機物や金属を除去する。
【０１４４】次に、Ｎ- 基板１０およびＮ+ 基板２０を
純水で洗浄し、室温でスピンナ乾燥する。
【０１４５】次に、図１６Ｂに示すように、Ｎ- 基板１
０上の酸化膜７２とＮ+ 基板２０の下面２２に設けられ
た金属層６２とを接触させた状態で、水素雰囲気中、約
３６０℃で加熱することにより、図１６Ｃに示すよう
に、Ｎ- 基板１０およびＮ+ 基板２０を接合する。この
加熱接合の際に、金属層６２の一部が酸化膜７２に形成
した開口部７４内に移動して開口部７４内の金属６４と
なる。この金属６４および金属層６２によってＮ- 基板
１０とＮ+ 基板２０とが電気的に接続される。
【０１４６】次に、Ｎ- 基板１０の下面に形成されたＰ
+ 層１２の下面およびＮ+ 基板２０の上面に、アルミニ
ウムからなるアノード電極９２およびカソード電極９４
をそれぞれ形成する。
【０１４７】このようにして形成された静電誘導サイリ
スタ１００においては、Ｐ+ 層１２はアノードとして機
能し、Ｎ+ 基板２０はカソードとして機能するだけでな
く、Ｎ- 基板１０とともにＮベース３０として機能し、
Ｐ+ のゲート領域５２は、アノード電極９２とカソード
電極９４との間を流れるアノード電流を制御するゲート
として機能する。
【０１４８】本実施例においては、ゲート電極８２を覆
う保護膜として酸化膜７８を凹部４２内に設けることに
より、Ｎ- 基板１０の上面１４とＮ+ 基板２０の下面２
２とを接合時において清浄に保つことができ、その結
果、Ｎ- 基板１０の上面１４とＮ+ 基板２０の下面２２
との間のより良好な接合を得ることができる。
【０１４９】本実施例においても、Ｐ+ のゲート領域５
２が埋め込まれるＮベース３０はＮ - 基板１０およびＮ
+ 基板２０の接合によって形成されるから、均一で高品
質な結晶性を有するＮベース３０を得ることができる。
また、Ｐ+ のゲート領域５２を高濃度にすることも可能
であり、最大遮断電流を大きくできる。本実施例のよう
に、Ａｕ−Ｓｂ合金からなる金属層６２を介して基板１
０および２０同士を接合させると、約３５０℃程度で接
合可能であり、低温で均一な基板１０および２０同士の
接合ができる。
【０１５０】本実施例においては、金属層６２にＡｕ−
Ｓｂ合金を用いているが、ＡｕはＳｉとの濡れ性がよ
く、Ｓｂ元素はｎ型のドーパントであるから、接合面の
不純物濃度を高め、より良好な電気的接合を与える。 （第１２の実施例）図１７および図１８は、本発明の第
１２の実施例の静電誘導サイリスタおよびその製造方法
を説明するための断面図である。
【０１５１】上述した第１１の実施例においては、Ｎ-
基板１０の凸部４４の上面４５と金属６４とを直接接合
させたが、本実施例においては、Ｎ- 基板１０の凸部４
４の上面４５にＮ+ 領域１６を設け、このＮ+ 領域１６
を介してＮ- 基板１０の凸部４４の上面４５と金属６４
とを接合させている点が第１１の実施例の静電誘導サイ
リスタ１００と異なるが、他の構造は同様である。
【０１５２】本実施例においては、図１７Ａに示すよう
に、まず、Ｎ- 基板１０の上面１４にＮ+ 領域１６を形
成し、その後、凹部４２を形成する点が第１１の実施例
の製造方法と異なるが、他の点においては第１１の実施
例の製造方法と同様である。
【０１５３】本実施例のように、Ｎ+ 領域１６を設ける
ことによって、電気的により良好な接続が得られる。
【０１５４】
【発明の効果】本発明によれば、第１の半導体基板の一
主面に、他の導電型の半導体からなるゲート領域を、ゲ
ート領域間に第１の半導体基板の一主面を露出して選択
的に形成し、第２の半導体基板の一主面の少なくとも第
１の半導体基板のゲート領域間に露出する一主面に対応
する領域および第１の半導体基板のゲート領域間に露出
する一主面の少なくとも一方の上に、金属層および／ま
たは金属シリサイド層を形成し、この金属層および／ま
たは金属シリサイド層を介して第１の半導体基板の一主
面と第２の半導体基板の一主面とを接合している。従っ
て、ゲート領域が設けられるベースは、エピタキシャル
成長を行うことなく、第１の半導体基板および第２の半
導体基板の接合によって形成されるから、均一で高品質
な結晶性を有するベースを得ることができる。また、ゲ
ート領域の高濃度のドーピングも可能である。このよう
に金属層および／または金属シリサイド層を介して半導
体基板同士を接合させると、低温で均一な半導体基板同
士の接合ができる。
【０１５５】第１および第２の半導体基板としてｎ型の
半導体基板を用い、金属としてＡｕ−Ｓｂ合金を用いれ
ば、ＡｕはＳｉとの濡れ性がよく、Ｓｂ元素はｎ型のド
ーパントであるから、接合面の不純物濃度を高め、より
良好な電気的接合を与える。
【０１５６】この金属層および／または金属シリサイド
層を、第２の半導体基板の一主面の少なくとも第１の半
導体基板のゲート領域間に露出する一主面に対応する領
域上に形成すれば、この金属層および／または金属シリ
サイド層を形成する際に、この金属層および／または金
属シリサイド層が第１の半導体基板に形成されたゲート
領域と短絡されてしまうのを阻止できる。
【０１５７】この金属層および／または金属シリサイド
層を、第２の半導体基板の一主面の全面上に形成すれ
ば、この金属層および／または金属シリサイド層を形成
する際に微細加工を行う必要がなくなり、製造工程が簡
単になる。
【０１５８】第１の半導体基板の一主面に、複数の凹部
を、該凹部間に第１の半導体基板の一主面が露出するよ
うに設け、第１の半導体基板の少なくとも凹部の側部に
露出する領域にゲート領域を設けることによって、オフ
時にゲート領域から伸びる空乏層のアノード電流方向の
長さを大きくすることができ、チャンネル幅を大きくで
きる。従って、オフ時の耐圧を高くすることができ、ま
た漏れ電流も小さくすることができ、遮断能力に優れ、
大電流を制御できる半導体装置を製造することができ
る。
【０１５９】ゲート領域を、凹部の底部に露出する領域
に設けることによって、凹部内にゲート電極を設けた場
合に、容易にこのゲート領域と接続することができる。
【０１６０】ゲート領域を覆う絶縁膜を設けることによ
って、第１の半導体基板と第２の半導体基板の接合時に
金属層および／または金属シリサイド層が移動すること
によってゲート領域とカソードが短絡するのが阻止で
き、その結果、耐圧が低下するのを回避できる。
【０１６１】第１の半導体基板の一主面に、一導電型で
あって第１の半導体基板よりも高不純物濃度の半導体領
域をさらに設けることによって、電気的により良好な接
続が得られる。
【０１６２】凹部内にゲート領域と電気的に接続される
良導体からなるゲート電極を設けることにより、ゲート
の横方向の抵抗が小さくなって最大遮断電流を大きくで
きるとともに、キャリアの引き抜き電流を増大させるこ
とができ、より高速のスイッチングが可能となる。
【０１６３】また、ゲート電極は、第１の半導体基板の
一主面および第２の半導体基板の一主面の接合前に、第
１の半導体基板の凹部内にすでに設けられているから、
このように半導体基板内にゲート電極を設ける場合であ
っても、外部から半導体基板にアスペクト比の大きい溝
を設け、その溝内にゲート電極を形成する必要もなくな
る。その結果、ゲート電極の上部の半導体基板がその溝
によって微細に分割されて、高抵抗となることもなくな
る。
【０１６４】また、第１の半導体基板の一主面に設けら
れる凹部はゲート電極を収容可能であればよいから、例
え、エッチング速度の小さいドライエッチング法によっ
てこの凹部を形成しても、その形成に時間がかかりすぎ
ることもない。
【０１６５】さらに、ゲート電極は、第１の半導体基板
の一主面に設けられた凹部内に設けられているから、第
１の半導体基板の一主面と接合される第２の半導体基板
の一主面には凹部を設ける必要がなく、その一主面は平
面状であってもよく、製造が容易となる。
【０１６６】ゲート電極を覆う保護膜を凹部内に設ける
ことにより、第１の半導体基板の一主面と第２の半導体
基板の一主面とを接合時において清浄に保つことがで
き、その結果、第１の半導体基板の一主面と第２の半導
体基板の一主面との間のより良好な接合を得ることがで
きる。
【０１６７】第２の半導体基板を、第１の半導体基板よ
りも高不純物濃度の半導体基板とすることによって、よ
り良好なオーミック接触ができる。
【０１６８】また、本発明において、アノード電極とカ
ソード電極との間に設けられた半導体基板内のベース
に、アノード電極とカソード電極との間を流れる電流を
制御するためのゲートを設けた半導体装置において、ベ
ースが同一導電型の２つの半導体を接合することによっ
て形成され、接合が金属層および／または金属シリサイ
ド層を介して行われているようにすることによって、均
一で高品質な結晶性を有するベースを得ることができ
る。また、ゲート領域の高濃度のドーピングも可能であ
る。
【０１６９】ベース内に空洞を設け、空洞の底部および
／または側部に露出するベースにゲート領域を設け、ゲ
ート領域を覆う保護膜を空洞内に設け、保護膜に開口部
を設け、開口部内の金属層および／または金属シリサイ
ド層を用いて接合を行うことによって、ゲート領域間に
露出する第１の半導体基板の一主面と第２の半導体基板
の一主面との導通を確保するとともに、２つの半導体同
士の接合時に金属層および／または金属シリサイド層が
移動することによって、ゲート領域とカソードが短絡さ
れるのを阻止でき、その結果、耐圧が低下するのを回避
できる。
【０１７０】ベースの金属層および／または金属シリサ
イド層と接する領域に、ベースと同一導電型でベースよ
りも高不純物濃度の半導体領域を設けることによって、
電気的により良好な接続が得られる。
【０１７１】空洞内にゲート領域と電気的に接続される
良導体からなるゲート電極を設けることによって、ゲー
トの横方向の抵抗が小さくなって最大遮断電流を大きく
できるとともに、キャリアの引き抜き電流を増大させる
ことができ、より高速のスイッチングが可能となる。
【０１７２】ゲート電極を覆う保護膜を空洞内に設ける
ことによって、２つ半導体の接合面を接合時において清
浄に保つことができ、その結果、２つの半導体の間のよ
り良好な接合を得ることができる。
【０１７３】しかも、カソード電極と、金属層および／
または金属シリサイド層の間の半導体層を高不純物濃度
半導体領域として形成すれば、これがエミッタ層として
働くために低抵抗となり、電力ロスが少なくなるという
特有の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図２】本発明の第２の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図３】本発明の第３の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図４】本発明の第３の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図５】本発明の第３の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図６】本発明の第４の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図７】本発明の第５の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図８】本発明の第６の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図９】本発明の第６の実施例の静電誘導サイリスタお
よびその製造方法を説明するための断面図である。
【図１０】本発明の第７の実施例の静電誘導サイリスタ
およびその製造方法を説明するための断面図である。
【図１１】本発明の第８の実施例の静電誘導サイリスタ
およびその製造方法を説明するための断面図である。
【図１２】本発明の第９の実施例の静電誘導サイリスタ
およびその製造方法を説明するための断面図である。
【図１３】本発明の第１０の実施例の静電誘導サイリス
タおよびその製造方法を説明するための断面図である。
【図１４】本発明の第１１の実施例の静電誘導サイリス
タおよびその製造方法を説明するための断面図である。
【図１５】本発明の第１１の実施例の静電誘導サイリス
タおよびその製造方法を説明するための断面図である。
【図１６】本発明の第１１の実施例の静電誘導サイリス
タおよびその製造方法を説明するための断面図である。
【図１７】本発明の第１２の実施例の静電誘導サイリス
タおよびその製造方法を説明するための断面図である。
【図１８】本発明の第１２の実施例の静電誘導サイリス
タおよびその製造方法を説明するための断面図である。
【図１９】従来の静電誘導サイリスタおよびその製造方
法を説明するための断面図である。
【符号の説明】
１０…Ｎ- 基板、１２…Ｐ+ 層、１４…上面、１６…Ｎ
+ 領域、２０…Ｎ+ 基板、２２…下面、３０…Ｎベー
ス、４２…凹部、４３…底部、４４…凸部、４５…上
面、５２…Ｐ+ のゲート領域、６２…金属層、６４…金
属、７２…酸化膜、７３…ホトレジスト、７４…開口
部、７６…開口部、７８…酸化膜、８２…ゲート電極、
９２…アノード電極、９４…カソード電極、１００…静
電誘導サイリスタ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】一導電型の第１および第２の半導体基板を
    準備する工程と、 前記第１の半導体基板の一主面に、他の導電型の半導体
    からなるゲート領域を、前記ゲート領域間に前記第１の
    半導体基板の前記一主面を露出して、選択的に形成する
    工程と、 前記第２の半導体基板の一主面の少なくとも前記第１の
    半導体基板の前記ゲート領域間に露出する前記一主面に
    対応する領域、および前記第１の半導体基板の前記ゲー
    ト領域間に露出する前記一主面、の少なくとも一方の上
    に、金属層および／または金属シリサイド層を形成する
    工程と、 前記金属層および／または金属シリサイド層を介して前
    記第１の半導体基板の前記一主面と前記第２の半導体基
    板の前記一主面とを接合する工程と、 を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】前記第２の半導体基板の前記一主面の少な
    くとも前記第１の半導体基板の前記ゲート領域間に露出
    する前記一主面に対応する領域、および前記第１の半導
    体基板の前記ゲート領域間に露出する前記一主面、の少
    なくとも一方の上に、前記金属層および／または金属シ
    リサイド層を形成する工程が、 前記第２の半導体基板の前記一主面の少なくとも前記第
    １の半導体基板の前記ゲート領域間に露出する前記一主
    面に対応する領域上に、前記金属層および／または金属
    シリサイド層を形成する工程であることを特徴とする請
    求項１記載の半導体装置の製造方法。
  3. 【請求項３】前記第２の半導体基板の前記一主面の少な
    くとも前記第１の半導体基板の前記ゲート領域間に露出
    する前記一主面に対応する領域、および前記第１の半導
    体基板の前記ゲート領域間に露出する前記一主面、の少
    なくとも一方の上に、前記金属層および／または金属シ
    リサイド層を形成する工程が、 前記第２の半導体基板の前記一主面の全面上に、前記金
    属層および／または金属シリサイド層を形成する工程で
    あることを特徴とする請求項２記載の半導体装置の製造
    方法。
  4. 【請求項４】前記第１の半導体基板の前記一主面に、前
    記他の導電型の半導体からなる前記ゲート領域を、前記
    ゲート領域間に前記第１の半導体基板の前記一主面を露
    出して、選択的に形成する前記工程が、 前記第１の半導体基板の前記一主面に、凹部を、前記凹
    部間に前記第１の半導体基板の前記一主面を露出して設
    け、前記第１の半導体基板の少なくとも前記凹部の側部
    に露出する領域に前記ゲート領域を設ける工程であるこ
    とを特徴とする請求項１乃至３のいずれか１項に記載の
    半導体装置の製造方法。
  5. 【請求項５】前記第１の半導体基板の前記一主面に、前
    記他の導電型の半導体からなる前記ゲート領域を、前記
    ゲート領域間に前記第１の半導体基板の前記一主面を露
    出して、選択的に形成する前記工程が、 前記第１の半導体基板の前記一主面に、凹部を、前記凹
    部間に前記第１の半導体基板の前記一主面を露出して設
    け、前記第１の半導体基板の少なくとも前記凹部の底部
    に露出する領域に前記ゲート領域を設ける工程であるこ
    とを特徴とする請求項１乃至３のいずれか１項に記載の
    半導体装置の製造方法。
  6. 【請求項６】前記ゲート領域を覆う絶縁膜を、前記ゲー
    ト領域間に露出する前記第１の半導体基板の前記一主面
    を露出して選択的に設け、その後、前記第１の半導体基
    板の前記ゲート領域間に露出する前記一主面上に前記金
    属層および／または金属シリサイド層を形成する場合に
    は、当該金属層および／または金属シリサイド層を形成
    し、その後、前記第１の半導体基板の前記一主面と前記
    第２の半導体基板の前記一主面とを接合することを特徴
    とする請求項１、４または５記載の半導体装置の製造方
    法。
  7. 【請求項７】前記ゲート領域を覆う絶縁膜を、前記ゲー
    ト領域間に露出する前記第１の半導体基板の前記一主面
    を露出して選択的に設け、その後、前記金属層および／
    または金属シリサイド層を介して前記第１の半導体基板
    の前記一主面と前記第２の半導体基板の前記一主面とを
    接合し、前記ゲート領域間に露出する前記第１の半導体
    基板の前記一主面と、前記第２の半導体基板の前記一主
    面とを前記金属層および／または金属シリサイド層によ
    って電気的に接続することを特徴とする請求項２または
    ３記載の半導体装置の製造方法。
  8. 【請求項８】前記ゲート領域を覆う絶縁膜を、前記ゲー
    ト領域間に露出する前記第１の半導体基板の前記一主面
    を露出して選択的に設け、その後、前記第１の半導体基
    板の前記ゲート領域間に露出する前記一主面上に前記金
    属層および／または金属シリサイド層を形成し、その
    後、前記第１の半導体基板の前記一主面と前記第２の半
    導体基板の前記一主面とを接合することを特徴とする請
    求項１、４または５記載の半導体装置の製造方法。
  9. 【請求項９】前記第２の半導体基板の前記一主面の少な
    くとも前記第１の半導体基板の前記ゲート領域間に露出
    する前記一主面に対応する領域にも、前記金属層および
    ／または金属シリサイド層を設けることを特徴とする請
    求項８記載の半導体装置の製造方法。
  10. 【請求項１０】前記第１の半導体基板の前記一主面に、
    前記一導電型であって前記第１の半導体基板よりも高不
    純物濃度の半導体領域を設ける工程をさらに有すること
    を特徴とする請求項１乃至９のいずれか１項に記載の半
    導体装置の製造方法。
  11. 【請求項１１】前記凹部内に前記ゲート領域と電気的に
    接続される良導体からなるゲート電極を設けた後に、前
    記第１の半導体基板の前記一主面と前記第２の半導体基
    板の前記一主面とを接合することを特徴とする請求項
    ４、５、６、８、９および１０のいずれか１項に記載の
    半導体装置の製造方法。
  12. 【請求項１２】前記ゲート電極を覆う保護膜を前記凹部
    内に設ける工程をさらに有することを特徴とする請求項
    １１記載の半導体装置の製造方法。
  13. 【請求項１３】前記第２の半導体基板が、前記第１の半
    導体基板よりも高不純物濃度の半導体基板であることを
    特徴とする請求項１乃至１２のいずれか１項に記載の半
    導体装置の製造方法。
  14. 【請求項１４】前記一導電型がｎ型であり、前記金属が
    Ａｕ−Ｓｂ合金であることを特徴とする請求項１乃至１
    ３のいずれか１項に記載の半導体装置の製造方法。
  15. 【請求項１５】前記第１の半導体基板の前記一主面とは
    反対側の他の主面および前記第２の半導体基板の前記一
    主面とは反対側の他の主面のいずれか一方に、前記他の
    導電型の第１の半導体層を設ける工程と、 アノード電極およびカソード電極の一方を、前記第１の
    半導体基板の前記他の主面または前記第１の半導体層と
    電気的に接続して設ける工程と、 前記アノード電極および前記カソード電極の他方を、前
    記第２の半導体基板の前記他の主面または前記第１の半
    導体層と電気的に接続して設ける工程と、 をさらに有することを特徴とする請求項１乃至１４のい
    ずれか１項に記載の半導体装置の製造方法。
  16. 【請求項１６】アノード電極とカソード電極との間に設
    けられた半導体基板内のベースに、前記アノード電極と
    カソード電極との間を流れる電流を制御するためのゲー
    トを設けた半導体装置において、前記ベースが同一導電
    型の２つの半導体を接合することによって形成され、前
    記接合が金属層および／または金属シリサイド層を介し
    て行われていることを特徴とする半導体装置。
  17. 【請求項１７】前記ベース内に空洞を設け、前記空洞の
    底部および／または側部に露出する前記ベースにゲート
    領域を設け、前記ゲート領域を覆う保護膜を前記空洞内
    に設け、前記保護膜に開口部を設け、前記開口部内の前
    記金属層および／または前記金属シリサイド層を用いて
    前記接合が行われていることを特徴とする請求項１６記
    載の半導体装置。
  18. 【請求項１８】前記ベースの前記金属層および／または
    前記金属シリサイド層と接する領域に前記ベースと同一
    導電型で前記ベースよりも高不純物濃度の半導体領域を
    設けたことを特徴とする請求項１６または１７記載の半
    導体装置。
  19. 【請求項１９】前記空洞内に前記ゲート領域と電気的に
    接続される良導体からなるゲート電極を設けたことを特
    徴とする請求項１７または１８記載の半導体装置。
  20. 【請求項２０】前記ゲート電極を覆う保護膜を前記空洞
    内に設けたことを特徴とする請求項１９記載の半導体装
    置。
  21. 【請求項２１】前記半導体基板が、一導電型の第１の半
    導体層と、前記第１の半導体層上に設けられた他の導電
    型の前記ベースとを備え、前記アノード電極および前記
    カソード電極の一方が前記第１の半導体層と電気的に接
    続して設けられ、前記アノード電極および前記カソード
    電極の他方が前記ベースの上に形成された前記ベースよ
    りも高不純物濃度の他の導電型の半導体領域と電気的に
    接続して設けられ、前記ゲート領域が前記一導電型の半
    導体であることを特徴とする請求項１６乃至２０のいず
    れか１項に記載の半導体装置。
  22. 【請求項２２】前記カソード電極と、前記金属層および
    ／または前記金属シリサイド層の間の半導体層を高不純
    物濃度半導体領域とすることを特徴とする請求項１６乃
    至２１のいずれか１項に記載の半導体装置。
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