JPH0883242A

JPH0883242A - アービタ回路

Info

Publication number: JPH0883242A
Application number: JP21840094A
Authority: JP
Inventors: Naoto Kii; 直人紀伊
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1994-09-13
Filing date: 1994-09-13
Publication date: 1996-03-26

Abstract

(57)【要約】【目的】遅延回路を使用せずに複数の入力信号の競合
を調整する回路を構成し、より小さい回路規模で２つ以
上の要求信号の競合を調整するアービタ回路を提供す
る。【構成】ゲート手段１とゲート制御手段２とゲート固
定手段３とを設ける。ゲート手段１は、複数の要求信号
Ａ〜Ｄがそれぞれ供給される複数のゲート素子からな
る。ゲート制御手段２は、複数のゲート素子が一つずつ
サイクリックに導通するように複数のゲート素子の導通
・遮断を制御する。ゲート固定手段３は、複数のゲート
素子の何れかの出力信号、つまり受付信号ａ〜ｄのいず
れかが有意となったときにゲート制御手段２にゲート固
定信号ｅを与えて複数のゲート素子の導通・遮断状態を
保持させるとともに複数のゲート素子の何れの出力信号
も有意でなくなったときにゲート固定信号ｅの供給を停
止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体回路装置にて
おいて使用されるアービタ回路に関するものである。

【０００２】

【従来の技術】アービタ回路とは、同期あるいは非同期
に入力される２つ以上の要求信号に対して、それぞれの
競合を調整しいずれか一方を選択するための回路であ
り、例えば、半導体メモリに対する書き込み要求と読み
出し要求、さらにリフレッシュ要求の競合を調整し、半
導体メモリの誤動作やデータの破壊を防止するために用
いられる。

【０００３】従来のアービタ回路に用いられるセット入
力（以降、Ｓ入力と略する）１端子・リセット入力（以
降、Ｒ入力と略する）３端子以上を有するＲＳフリップ
・フロップ（以降、３Ｒ−ＲＳフリップフロップと略す
る）を図７に示す。図７において、１０１は２入力否定
論理和ゲート、１０２は４入力否定論理和ゲートであ
る。

【０００４】つぎに、上記の３Ｒ−ＲＳフリップフロッ
プを用いて４つの要求信号の競合を調整するアービタ回
路を構成した一例を図６に示す。このアービタ回路は、
図６に示すように、２入力論理積ゲート１１１〜１１４
と、３Ｒ−ＲＳフリップフロップ１１５〜１１８と、遅
延素子１１９〜１２２と、２入力論理和ゲート１２３，
１２４と、４入力否定論理和ゲート１２５とによって構
成されている。

【０００５】具体的には、要求信号Ａを２入力論理積ゲ
ート１１１の一方の入力端子に供給し、２入力論理積ゲ
ート１１１の出力を３Ｒ−ＲＳフリップフロップ１１５
のＳ入力に接続し、３Ｒ−ＲＳフリップフロップ１１５
のＮＱ出力（Ｑ出力の反転）を遅延素子１１９を介して
３Ｒ−ＲＳフリップフロップ１１５のＲ１入力に供給す
ることによって第１のラッチ回路を構成している。

【０００６】要求信号Ｂ〜Ｄについても、同様にして、
２入力論理積ゲート１１２〜１１４と、３Ｒ−ＲＳフリ
ップフロップ１１６〜１１８と、遅延素子１２０〜１２
２によって、第２ないし第４のラッチ回路を構成してい
る。なお、遅延素子１１９〜１２２は、それぞれ例えば
多数個のバッファの縦続接続回路、もしくは多数個のバ
ッファと容量の縦続接続回路からなり、遅延時間の大き
さに応じてその個数が決められる。また、遅延素子１１
９〜１２２の遅延時間は同じに設定される。

【０００７】そして、第１ないし第４のラッチ回路のＱ
出力を４入力否定論理和ゲート１２５の４つの入力端子
に供給し、２入力否定論理和ゲート１２５の出力を２入
力論理積ゲート１１１〜１１４の他方の入力端子にそれ
ぞれ供給している。また、第４のラッチ回路の３Ｒ−Ｒ
Ｓフリップフロップ１１８のＲ２入力を接地し（ローレ
ベルに固定し）、第４のラッチ回路の３Ｒ−ＲＳフリッ
プフロップ１１８のＱ出力を第３のラッチ回路の３Ｒ−
ＲＳフリップフロップ１１７のＲ２入力に供給し、第３
のラッチ回路の３Ｒ−ＲＳフリップフロップ１１７のＱ
出力と第４のラッチ回路の３Ｒ−ＲＳフリップフロップ
１１８のＱ出力とを２入力論理和ゲート１２４に供給
し、２入力論理和ゲート１２４の出力を第２のラッチ回
路の３Ｒ−ＲＳフリップフロップ１１６のＲ２入力に供
給し、第２のラッチ回路の３Ｒ−ＲＳフリップフロップ
１１６のＱ出力と２入力論理和ゲート１２４の出力とを
２入力論理和ゲート１２３に供給し、２入力論理和ゲー
ト１２３の出力を第１のラッチ回路の３Ｒ−ＲＳフリッ
プフロップ１１５のＲ２入力に供給し、第１ないし第４
のラッチ回路の３Ｒ−ＲＳフリップフロップ１１５〜１
１８のＲ３入力に外部より共通信号（リクエスト−リセ
ット信号）を供給する構成となっている。

【０００８】最後に、３Ｒ−ＲＳフリップフロップ１１
５〜１１８のＱ出力より受付信号ａ〜ｄがそれぞれ出力
される。ここで、図６のアービタ回路の動作を説明す
る。要求信号Ａ〜Ｄのすべてが“Ｌ”である場合には、
受付信号ａ〜ｄのすべてが“Ｌ”であるので、４入力否
定論理和ゲート１２５の出力信号が“Ｈ”であり、４つ
の２入力論理積ゲート１１１〜１１４は開いている。こ
の状態で例えば、要求信号Ａが“Ｈ”となると、３Ｒ−
ＲＳフリップフロップ１１５へＳ入力が供給され、その
Ｑ出力、つまり受付信号ａが“Ｈ”となる。また、受付
信号ａが“Ｈ”となることで、４入力否定論理和ゲート
１２５の出力信号が“Ｌ”となり、４つの２入力論理積
ゲート１１１〜１１４は閉じて３Ｒ−ＲＳフリップフロ
ップ１１５へのＳ入力の供給は停止するが、要求信号Ａ
が“Ｈ”となったことは３Ｒ−ＲＳフリップフロップ１
１５がセット状態となることで保持されており、この状
態では、その後他の要求信号Ｂ〜Ｄの何れかが“Ｈ”と
なっても２入力論理積ゲート１１２〜１１４が閉じてい
るので、３Ｒ−ＲＳフリップフロップ１１６〜１１８へ
はＳ入力が供給されず、受付信号ｂ〜ｄは“Ｈ”とはな
らない。その後、要求信号Ａが“Ｌ”に戻ったときは、
リクエスト−リセット信号を一時的に“Ｈ”にして３Ｒ
−ＲＳフリップフロップ１１５にＲ３入力を供給し、３
Ｒ−ＲＳフリップフロップ１１５をリセット状態に戻
す。その他の要求信号Ｂ〜Ｄが“Ｈ”となったときに
も、上記と同様に動作する。

【０００９】つぎに、要求信号Ａ，Ｂが同時に“Ｈ”と
なった場合、３Ｒ−ＲＳフリップフロップ１１５，１１
６の両方がセットされ、それらのＱ出力、つまり受付信
号ａ，ｂが“Ｈ”となる。また、受付信号ａ，ｂが
“Ｈ”となることで、４入力否定論理和ゲート１２５の
出力信号が“Ｌ”となり、４つの２入力論理積ゲート１
１１〜１１４は閉じて、３Ｒ−ＲＳフリップフロップ１
１５，１１６のセット入力の供給は停止するが、要求信
号Ｂが“Ｈ”となったことは３Ｒ−ＲＳフリップフロッ
プ１１６がセット状態となることで保持されている。一
方、３Ｒ−ＲＳフリップフロップ１１５については、３
Ｒ−ＲＳフリップフロップ１１６のＱ出力が“Ｈ”とな
るので、そのＱ出力が２入力論理和ゲート１２３を通し
てＲ２入力として供給されていることから、すぐにリセ
ット状態に戻る。この回路では、要求信号Ｂが要求信号
Ａより優先される。この状態では、その後他の要求信号
Ｃ，Ｄの何れかが“Ｈ”となっても２入力論理積ゲート
１１３，１１４が閉じているので、３Ｒ−ＲＳフリップ
フロップ１１７，１１８へはＳ入力が供給されず、受付
信号ｃ，ｄは“Ｈ”とはならない。その後、要求信号Ｂ
が“Ｌ”に戻ったときは、リクエスト−リセット信号を
一時的に“Ｈ”にして３Ｒ−ＲＳフリップフロップ１１
６にＲ３入力を供給し、３Ｒ−ＲＳフリップフロップ１
１６をリセット状態に戻す。このとき、要求信号Ａがま
だ“Ｈ”となっていると、上記と同様にして３Ｒ−ＲＳ
フリップフロップ１１５がセット状態となって、受付信
号ａが“Ｈ”となる。その後、要求信号Ａが“Ｌ”に戻
ったときは、リクエスト−リセット信号を一時的に
“Ｈ”にして３Ｒ−ＲＳフリップフロップ１１５にＲ３
入力を供給し、３Ｒ−ＲＳフリップフロップ１１５をリ
セット状態に戻す。

【００１０】つぎに、要求信号Ａが“Ｈ”となり、３Ｒ
−ＲＳフリップフロップ１１５のＱ出力が“Ｈ”とな
り、４入力否定論理和ゲート１２５の出力信号が“Ｌ”
になる直前に要求信号Ｂが“Ｈ”となった場合、２入力
論理和ゲート１１２の出力はパルス状の出力となるが、
遅延素子１２０の遅延時間を３Ｒ−ＲＳフリップフロッ
プ１１６内におけるＳ入力から出力をチッチするまでの
遅延時間よりも長く設定することにより、前記パルス状
の入力によって、３Ｒ−ＲＳフリップフロップ１１６の
Ｒ１入力とＮＱ出力が同時に“Ｌ”になることがないた
め、前記パルス状の入力による受付信号ｂの発振を生じ
ることなく正常に動作する。

【００１１】要求信号Ａ〜Ｄで上記以外の組合せで、２
つ以上が同時に“Ｈ”となったときにも、上記と同様に
動作する。この場合、優先順位はＤ，Ｃ，Ｂ，Ａの順で
ある。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、回路の発振等を防ぐために、多数個のバ
ッファもしくは多数個のバッファおよび容量からなる遅
延素子１１９〜１２２等を用いたことにより、回路規模
が大きくなってしまう。この発明は、従来例に比べて、
より小さい回路規模で、複数の要求信号の競合を調整す
ることを可能とするアービタ回路を提供することを目的
とする。

【００１３】

【課題を解決するための手段】請求項１記載のアービタ
回路は、複数の入力信号がそれぞれ供給される複数のゲ
ート素子からなるゲート手段と、複数のゲート素子が一
つずつサイクリックに導通するように複数のゲート素子
の導通・遮断を制御するゲート制御手段と、複数のゲー
ト素子の何れかの出力信号が有意となったときにゲート
制御手段にゲート固定信号を与えて複数のゲート素子の
導通・遮断状態を保持させるとともに複数のゲート素子
の何れの出力信号も有意でなくなったときにゲート固定
信号の供給を停止するゲート固定手段とを備えている。

【００１４】請求項２記載のアービタ回路は、請求項１
のアービタ回路において、ゲート手段が、第１ないし第
４の入力信号が一方の入力端子に供給される第１ないし
第４の２入力論理積ゲートからなる。また、ゲート固定
手段が、第１ないし第４の２入力論理積ゲートの出力信
号が４つの入力端子にそれぞれ供給される４入力否定論
理和ゲートと、この４入力否定論理和ゲートの出力信号
が一方の入力端子に供給される排他的論理和ゲートと、
この排他的論理和ゲートの出力信号がＤ入力端子に供給
されＱ出力が排他的論理和ゲートの他方の入力端子に供
給され外部クロック信号がクロック端子に供給される第
１のＤフリップフロップとからなる。

【００１５】さらに、ゲート制御手段が、第１のＤフリ
ップフロップのＱ出力がクロック端子に供給される第２
のＤフリップフロップと、この第２のＤフリップフロッ
プのＱ出力がＤ入力端子に供給されるとともに第１のＤ
フリップフロップのＱ出力がクロック端子に供給される
第３のフリップフロップと、この第３のフリップフロッ
プのＱ出力がＤ入力端子に供給されるとともに第１のＤ
フリップフロップのＱ出力がクロック端子に供給されＱ
出力が第１のＤフリップフロップのＤ入力端子に供給さ
れる第４のフリップフロップと、第２，第３および第４
のＤフリップフロップのＮＱ出力が３つの入力端子にそ
れぞれ供給され出力信号が第１の２入力論理積ゲートの
他方の入力端子に供給される第１の３入力論理積ゲート
と、第２のＤフリップフロップのＱ出力および第３およ
び第４のＤフリップフロップのＮＱ出力が３つの入力端
子にそれぞれ供給され出力信号が第２の２入力論理積ゲ
ートの他方の入力端子に供給される第２の３入力論理積
ゲートと、第２および第３のＤフリップフロップのＱ出
力および第４のＤフリップフロップのＮＱ出力が３つの
入力端子にそれぞれ供給され出力信号が第３の２入力論
理積ゲートの他方の入力端子に供給される第３の３入力
論理積ゲートと、第２，第３および第４のＤフリップフ
ロップのＱ出力が３つの入力端子にそれぞれ供給され出
力信号が第４の２入力論理積ゲートの他方の入力端子に
供給される第４の３入力論理積ゲートとからなる。

【００１６】

【作用】この発明の構成によれば、ゲート手段において
複数の入力信号がそれぞれ供給される複数のゲート素子
が一つずつサイクリックに導通することになり、複数の
入力信号の何れかが有意（例えば“Ｈ”レベル）となる
と、その入力信号が供給されるゲート素子が導通するタ
イミングでそのゲート素子の出力信号が有意となる。こ
の結果、ゲート固定手段からゲート制御手段へゲート固
定信号が供給され、そのときの複数のゲート素子の導通
・遮断状態がゲート制御手段によって保持されることに
なる。このとき、他の入力信号が有意となっても、この
他の信号に対応したゲート素子は導通せず、したがって
そのゲート素子の出力信号が有意となることはなく、２
つ以上のゲート素子の出力信号が同時に有意となること
はない。

【００１７】上記有意となった入力信号がその後有意で
なくなったときにゲート固定信号の供給が停止され、ゲ
ート制御手段によって複数のゲート素子が再び一つずつ
サイクリックに導通することになり、他の入力信号に対
応したゲート素子を導通させて、そのゲート素子の出力
信号を有意にしたり、あるいはつぎに複数の入力信号の
何れかが有意となるのを待つこととなる。

【００１８】また、複数の入力信号のうちの２以上が同
時に有意となると、その後先に導通する方のゲート素子
が導通するタイミングでそのゲート素子の出力信号が有
意となる。この結果、ゲート固定手段からゲート制御手
段へゲート固定信号が供給され、そのときの複数のゲー
ト素子の導通・遮断状態がゲート制御手段によって保持
されることになる。このとき、同時に有意となった他の
入力信号があっても、この他の信号に対応したゲート素
子は導通せず、したがってそのゲート素子の出力信号が
有意となることはなく、２つ以上のゲート素子の出力信
号が同時に有意となることはない。

【００１９】上記先に導通したゲート素子に対応した入
力信号がその後有意でなくなったときにゲート固定信号
の供給が停止され、ゲート制御手段によって複数のゲー
ト素子が再び一つずつサイクリックに導通することにな
り、同時に有意となった他の入力信号に対応したゲート
素子を導通させて、そのゲート素子の出力信号を有意に
することになる。

【００２０】

【実施例】以下、この発明の実施例のアービタ回路につ
いて、図面を参照しながら説明する。図１はこの発明の
一実施例のアービタ回路のブロック図である。図１にお
いて、１は第１ないし第４の要求信号（入力信号）Ａ〜
Ｄがそれぞれ供給される４個のゲート素子からなるゲー
ト手段であり、第１ないし第４の受付信号（出力信号）
ａ〜ｄが取り出される。

【００２１】２は４個のゲート素子が一つずつサイクリ
ックに導通するように４個のゲート素子の導通・遮断を
制御するゲート制御手段であり、カウンタ２ａとデコー
ダ２ｂとで構成される。３は４個のゲート素子の何れか
の出力信号が有意（“Ｈ”）となったときにゲート制御
手段２にゲート固定信号ｅを与えて４個のゲート素子の
導通・遮断状態を保持させるとともに４個のゲート素子
の何れの出力信号も有意（“Ｈ”）でなくなったときに
ゲート固定信号ｅの供給を停止するゲート固定手段であ
る。

【００２２】ここで、図１のアービタ回路の動作を説明
する。このアービタ回路では、ゲート手段１において複
数の要求信号Ａ〜Ｄがそれぞれ供給される複数のゲート
素子が一つずつサイクリックに導通することになり、複
数の要求信号Ａ〜Ｄの何れか、例えば要求信号Ａが有意
（例えば“Ｈ”レベル）となると、その要求信号Ａが供
給されるゲート素子が導通するタイミングでそのゲート
素子の出力信号、つまり受付信号ａが有意となる。この
結果、ゲート固定手段３からゲート制御手段２へゲート
固定信号ｅが供給され、そのときの複数のゲート素子の
導通・遮断状態がゲート制御手段２によって保持される
ことになる。このとき、他の要求信号Ｂ〜Ｄが有意とな
っても、この他の要求信号Ｂ〜Ｄに対応したゲート素子
は導通せず、したがってそのゲート素子の出力信号、つ
まり受付信号ｂ〜ｄが有意となることはなく、２つ以上
のゲート素子の出力信号が同時に有意となることはな
い。

【００２３】上記有意となった要求信号Ａがその後有意
でなくなったときにゲート固定信号ｅの供給が停止さ
れ、ゲート制御手段２によって複数のゲート素子が再び
一つずつサイクリックに導通することになり、他の要求
信号Ｂ〜Ｄに対応したゲート素子を導通させて、そのゲ
ート素子の出力信号、つまり受付信号ｂ〜ｄを有意にし
たり、あるいはつぎに複数の要求信号Ａ〜Ｄの何れかが
有意となるのを待つこととなる。

【００２４】また、複数の要求信号Ａ〜Ｄのうちの２以
上、例えば要求信号Ａ，Ｂが同時に有意となると、その
後先に導通する方のゲート素子が導通するタイミングで
そのゲート素子の出力信号、例えば受付信号ｂが有意と
なる。この結果、ゲート固定手段３からゲート制御手段
２へゲート固定信号ｅが供給され、そのときの複数のゲ
ート素子の導通・遮断状態がゲート制御手段２によって
保持されることになる。このとき、同時に有意となった
他の要求信号Ａがあっても、この他の要求信号Ａに対応
したゲート素子は導通せず、したがってそのゲート素子
の出力信号、つまり受付信号ａが有意となることはな
く、２つ以上のゲート素子の出力信号が同時に有意とな
ることはない。

【００２５】上記先に導通したゲート素子に対応した要
求信号Ｂがその後有意でなくなったときにゲート固定信
号ｅの供給が停止され、ゲート制御手段２によって複数
のゲート素子が再び一つずつサイクリックに導通するこ
とになり、同時に有意となった他の要求信号Ａに対応し
たゲート素子を導通させて、そのゲート素子の出力信
号、つまり受付信号ｂを有意にすることになる。

【００２６】図２は図１のアービタ回路の具体的な回路
構成の一例を示す回路図である。図２において、ゲート
手段１は、第１ないし第４の要求信号Ａ〜Ｄが一方の入
力端子に供給される第１ないし第４の２入力論理積ゲー
ト１１〜１４からなる。また、ゲート固定手段３は、第
１ないし第４の２入力論理積ゲート１１〜１４の出力が
４つの入力端子にそれぞれ供給される４入力否定論理和
ゲート１９と、この４入力否定論理和ゲート１９の出力
が一方の入力端子に供給される排他的論理和ゲート２０
と、この排他的論理和ゲート２０の出力がＤ入力端子に
供給されＱ出力が排他的論理和ゲート２０の他方の入力
端子に供給され外部クロック信号ＯＳＣがクロック端子
に供給される第１のＤフリップフロップ２１とからな
る。

【００２７】さらに、ゲート制御手段２は、第１のＤフ
リップフロップ２１のＱ出力がクロック端子に供給され
る第２のＤフリップフロップ２２と、この第２のＤフリ
ップフロップ２２のＱ出力がＤ入力端子に供給されると
ともに第１のＤフリップフロップ２１のＱ出力がクロッ
ク端子に供給される第３のフリップフロップ２３と、こ
の第３のフリップフロップ２３のＱ出力がＤ入力端子に
供給されるとともに第１のＤフリップフロップ２１のＱ
出力がクロック端子に供給されＱ出力が第１のＤフリッ
プフロップ２１のＤ入力端子に供給される第４のフリッ
プフロップ２４と、第２，第３および第４のＤフリップ
フロップ２２，２３，２４のＮＱ出力が３つの入力端子
にそれぞれ供給され出力が第１の２入力論理積ゲート１
１の他方の入力端子に供給される第１の３入力論理積ゲ
ート１５と、第２のＤフリップフロップ２２のＱ出力お
よび第３および第４のＤフリップフロップ２３，２４の
ＮＱ出力が３つの入力端子にそれぞれ供給され出力が第
２の２入力論理積ゲート１２の他方の入力端子に供給さ
れる第２の３入力論理積ゲート１６と、第２および第３
のＤフリップフロップ２２，２３のＱ出力および第４の
Ｄフリップフロップ２４のＮＱ出力が３つの入力端子に
それぞれ供給され出力が第３の２入力論理積ゲート１３
の他方の入力端子に供給される第３の３入力論理積ゲー
ト１７と、第２，第３および第４のＤフリップフロップ
２２，２３，２４のＱ出力が３つの入力端子にそれぞれ
供給され出力が第４の２入力論理積ゲート１４の他方の
入力端子に供給される第４の３入力論理積ゲート１８と
からなる。

【００２８】上記の第２，第３および第４のＤフリップ
フロップ２２，２３，２４は、ゲート固定手段３により
カウントが制御されるカウンタ２ａを構成し、第１，第
２，第３および第４の３入力論理積ゲート１８はカウン
タ２ａの出力をデコードするデコーダ２ｂを構成してい
る。図３、図４および図５はこの発明の実施例のアービ
タ回路の動作を示すタイミングチャートである。図３は
要求信号が入力されていない場合のタイミングチャート
で、図４は２つ以上の要求信号がアービタ回路に同時に
入力されない場合のタイミングチャートで、図５は２つ
の要求信号がアービタ回路に同時に入力された場合のタ
イミングチャートである。

【００２９】まず、図３のタイミングチャートについて
説明する。要求信号Ａ〜Ｄのすべてが有意でない
（“Ｌ”）状態では、４入力否定論理和ゲート１９の出
力信号Ａ１は“Ｈ”であり、２入力排他的論理和ゲート
２０の出力信号Ａ２およびＤフリップフロップ２１のＱ
出力Ａ３は、外部クロック信号ＯＳＣの１／２の周波数
で互いに逆相で“Ｈ”と“Ｌ”とを交互に繰り返してい
る。このとき、Ｄフリップフロップ２２のＱ出力Ｂ１
は、Ｄフリップフロップ２１のＱ出力Ａ３の３周期間
“Ｈ”でつぎの３周期間“Ｌ”の繰り返しとなる。Ｄフ
リップフロップ２３のＱ出力Ｂ２は、Ｄフリップフロッ
プ２２のＱ出力Ｂ１をＤフリップフロップ２１のＱ出力
Ａ３の１周期分遅延させた波形となり、Ｄフリップフロ
ップ２４のＱ出力Ｂ３はＤフリップフロップ２３のＱ出
力Ｂ２をＤフリップフロップ２１のＱ出力Ａ３の１周期
分遅延させた波形となる。

【００３０】３入力論理積ゲート１５の出力信号Ｄ１は
Ｄフリップフロップ２１のＱ出力Ａ３の６周期毎にＤフ
リップフロップ２１のＱ出力Ａ３の１周期だけ“Ｈ”と
なり残りの５周期は“Ｌ”となる波形となる。３入力論
理積ゲート１６〜１８の出力信号Ｄ２〜Ｄ４は、３入力
論理積ゲート１５の出力信号Ｄ１の波形に対して、それ
ぞれ順次Ｄフリップフロップ２１のＱ出力Ａ３の１周期
ずつずれた波形となる。受付信号ａ〜ｄはすべて“Ｌ”
である。

【００３１】つぎに、２つ以上の要求信号が同時に有意
（“Ｈ”）にならない場合、例えば要求信号Ａが単独で
有意（“Ｈ”）になる場合について、図４のタイミング
チャートについて説明する。２入力論理積ゲート１１に
入力される要求信号Ａが“Ｈ”となり、３入力論理積ゲ
ート１５の出力信号Ｄ１が“Ｈ”になると、２入力論理
積ゲート１１の出力信号である受付信号ａは“Ｈ”とな
り、４入力否定論理和ゲート１９の出力信号Ａ１は
“Ｌ”となり、２入力排他的論理和ゲート２０の一方の
入力が“Ｌ”となるため、２入力排他的論理和ゲート２
０の出力信号Ａ２は、Ｄフリップフロップ２１のＱ出力
Ａ３に等しくなり、外部クロック信号ＯＳＣの立ち上が
りエッジがＤフリップフロップ２１のクロック端子に入
力されても、Ｄフリップフロップ２１のＱ出力Ａ３は前
サイクルのＱ出力の結果を保持することで、Ｄフリップ
フロップ２２〜２４の出力状態は、前サイクルの結果を
保持するので、３入力論理積ゲート１５〜１８の出力結
果も前サイクルの状態、つまり３入力論理積ゲート１５
の出力信号Ｄ１のみが“Ｈ”となって、受付信号ａは
“Ｈ”となり、要求信号Ａが受け付けられたことにな
る。これは、要求信号Ｂ，Ｃ，Ｄの場合でも同様の動作
である。

【００３２】つぎに、２つの要求信号Ａ，Ｂが同時に有
意（“Ｈ”）となった場合について、図５のタイミング
チャートについて説明する。アービタ回路に入力される
要求信号Ａと要求信号Ｂが同時に“Ｈ”となったとき、
３入力論理積ゲート１５の出力信号Ｄ１が“Ｌ”であ
り、３入力論理積ゲート１６の出力信号Ｄ２が“Ｈ”で
あり、３入力論理積ゲート１７，１８の出力信号Ｄ３，
Ｄ４が“Ｌ”であるとき、２入力論理積ゲート１１，１
３，１４の出力信号である受付信号ａ，ｃ，ｄは“Ｌ”
となり、２入力論理積ゲート１２の出力信号である受付
信号ｂは“Ｈ”となり、４入力否定論理和ゲート１９の
出力信号Ａ１は“Ｌ”となる。２入力排他的論理和ゲー
ト２０の一方の入力が“Ｌ”となるため、２入力排他的
論理和ゲート２０の出力信号Ａ２は、Ｄフリップフロッ
プ２１のＱ出力Ａ３に等しくなり、外部クロック信号Ｏ
ＳＣの立ち上がりエッジがＤフリップフロップ２１のク
ロック端子に入力されても、Ｄフリップフロップ２１の
Ｑ出力Ａ３は前サイクルのＱ出力の結果を保持し、Ｄフ
リップフロップ２２〜２４の出力状態は、前サイクルの
結果を保持するので、３入力論理積ゲート１５〜１８の
出力結果も前サイクルの状態、つまり３入力論理積ゲー
ト１６の出力信号Ｄ２のみが、“Ｈ”となり、受付信号
ｂが“Ｈ”となって、要求信号Ｂが受け付けられたこと
になる。その後、要求信号Ｂが“Ｌ”になると、２入力
論理積ゲート１２の出力信号が“Ｌ”になり、４入力否
定論理和ゲート１９の出力信号Ａ１が“Ｈ”となり、２
入力排他的論理和ゲート２０の出力信号Ａ２は、Ｄフリ
ップフロップ２１のＱ出力Ａ３の反転信号となり、外部
クロック信号ＯＳＣの立ち上がりエッジがＤフリップフ
ロップ２１のクロック端子に入力されると、Ｄフリップ
フロップ２１のＱ出力Ａ３は前サイクルのＱ出力の反転
信号となり、Ｄフリップフロップ２１のＱ出力Ａ３が
“Ｌ”から“Ｈ”を繰り返すと、Ｄフリップフロップ２
２〜２４の出力状態が遷移し続け、その後３入力論理積
ゲート１５の出力信号Ｄ１が“Ｈ”となった時、２入力
論理積ゲート１１の出力信号である受付信号ａが“Ｈ”
となり、４入力否定論理和ゲート１９の出力信号Ａ１は
“Ｌ”となる。２入力排他的論理和ゲート１９の１入力
が“Ｌ”となるため、４入力排他的論理和ゲート２１の
出力信号Ａ２は、Ｄフリップフロップ２１のＱ出力Ａ３
に等しくなり、外部クロック信号ＯＳＣの立ち上がりエ
ッジがＤフリップフロップ２１のクロック端子に入力さ
れても、Ｄフリップフロップ２１のＱ出力Ａ３は前サイ
クルのＱ出力の結果を保持し、Ｄフリップフロップ２２
〜２４の出力状態は、前サイクルの結果を保持するの
で、３入力論理積ゲート１５〜１８の出力結果も前サイ
クルの状態、つまり３入力論理積ゲート１５の出力信号
Ｄ１のみが、“Ｈ”となり、受付信号ａが“Ｈ”となっ
て、要求信号Ａが受け付けられたことになる。以下、３
つ以上の要求信号が同時に入力されても同様の動作であ
る。

【００３３】これにより、競合する２つ以上の要求信号
Ａ〜Ｄを調整し、いずれか一つの要求信号を選択すると
いうアービタ回路としての仕様を満足する。なお、上記
実施例では、４つの要求信号を調整するアービタ回路の
実施例について説明したが、調整の対象となる要求信号
の数は４つに限らず、アービタ回路の具体的な回路構成
は調整の対象となる要求信号の数に応じて適宜変更され
る。

【００３４】

【発明の効果】この発明のアービタ回路によれば、複数
の入力信号がそれぞれ供給される複数のゲート素子から
なるゲート手段を設け、複数のゲート素子が一つずつサ
イクリックに導通するように複数のゲート素子の導通・
遮断を制御するゲート制御手段を設け、複数のゲート素
子の何れかの出力信号が有意となったときにゲート制御
手段にゲート固定信号を与えて複数のゲート素子の導通
・遮断状態を保持させるとともに複数のゲート素子の何
れの出力信号も有意でなくなったときにゲート固定信号
の供給を停止するゲート固定手段を設けたので、遅延回
路を使用せずに複数の入力信号の競合を調整する回路を
構成でき、したがってより小さい回路規模で、２つ以上
の要求信号の競合を調整することを可能である。

【図面の簡単な説明】

【図１】この発明の一実施例のアービタ回路の構成を示
すブロック図である。

【図２】図１のアービタ回路の具体的な構成を示す回路
図である。

【図３】図２の動作を示すタイミングチャートである。

【図４】図２の動作を示すタイミングチャートである。

【図５】図２の動作を示すタイミングチャートである。

【図６】従来のアービタ回路の構成を示すブロック図で
ある。

【図７】従来のアービタ回路に用いられる３Ｒ−ＲＳフ
リップフロップの構成を示す回路図である。

【符号の説明】

１ゲート手段２ゲート制御手段３ゲート固定手段１１〜１４２入力論理積ゲート１５〜１８３入力論理積ゲート１９４入力否定論理和ゲート２０２入力排他的論理和ゲート２１〜２４Ｄフリップフロップ１０１２入力否定論理和ゲート１０２４入力否定論理和ゲート１１１〜１１４２入力論理積ゲート１１５〜１１８３Ｒ−ＲＳフリップフロップ１１９〜１２２遅延素子１２３，１２４２入力論理和ゲート１２５４入力否定論理和ゲート

Claims

【特許請求の範囲】

【請求項１】複数の入力信号がそれぞれ供給される複
数のゲート素子からなるゲート手段と、前記複数のゲート素子が一つずつサイクリックに導通す
るように前記複数のゲート素子の導通・遮断を制御する
ゲート制御手段と、前記複数のゲート素子の何れかの出力信号が有意となっ
たときに前記ゲート制御手段にゲート固定信号を与えて
前記複数のゲート素子の導通・遮断状態を保持させると
ともに前記複数のゲート素子の何れの出力信号も有意で
なくなったときに前記ゲート固定信号の供給を停止する
ゲート固定手段とを備えたアービタ回路。
【請求項２】ゲート手段が、第１ないし第４の入力信
号が一方の入力端子に供給される第１ないし第４の２入
力論理積ゲートからなり、ゲート固定手段が、前記第１ないし第４の２入力論理積
ゲートの出力信号が４つの入力端子にそれぞれ供給され
る４入力否定論理和ゲートと、この４入力否定論理和ゲ
ートの出力信号が一方の入力端子に供給される排他的論
理和ゲートと、この排他的論理和ゲートの出力信号がＤ
入力端子に供給されＱ出力が前記排他的論理和ゲートの
他方の入力端子に供給され外部クロック信号がクロック
端子に供給される第１のＤフリップフロップとからな
り、ゲート制御手段が、前記第１のＤフリップフロップのＱ
出力がクロック端子に供給される第２のＤフリップフロ
ップと、この第２のＤフリップフロップのＱ出力がＤ入
力端子に供給されるとともに前記第１のＤフリップフロ
ップのＱ出力がクロック端子に供給される第３のフリッ
プフロップと、この第３のフリップフロップのＱ出力が
Ｄ入力端子に供給されるとともに前記第１のＤフリップ
フロップのＱ出力がクロック端子に供給されＱ出力が前
記第１のＤフリップフロップのＤ入力端子に供給される
第４のフリップフロップと、前記第２，第３および第４
のＤフリップフロップのＮＱ出力（Ｑ出力の反転を意味
する）が３つの入力端子にそれぞれ供給され出力信号が
前記第１の２入力論理積ゲートの他方の入力端子に供給
される第１の３入力論理積ゲートと、前記第２のＤフリ
ップフロップのＱ出力および前記第３および第４のＤフ
リップフロップのＮＱ出力が３つの入力端子にそれぞれ
供給され出力信号が前記第２の２入力論理積ゲートの他
方の入力端子に供給される第２の３入力論理積ゲート
と、前記第２および第３のＤフリップフロップのＱ出力
および前記第４のＤフリップフロップのＮＱ出力が３つ
の入力端子にそれぞれ供給され出力信号が前記第３の２
入力論理積ゲートの他方の入力端子に供給される第３の
３入力論理積ゲートと、前記第２，第３および第４のＤ
フリップフロップのＱ出力が３つの入力端子にそれぞれ
供給され出力信号が前記第４の２入力論理積ゲートの他
方の入力端子に供給される第４の３入力論理積ゲートと
からなる請求項１記載のアービタ回路。