JPH088470B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH088470B2 JPH088470B2 JP63325098A JP32509888A JPH088470B2 JP H088470 B2 JPH088470 B2 JP H088470B2 JP 63325098 A JP63325098 A JP 63325098A JP 32509888 A JP32509888 A JP 32509888A JP H088470 B2 JPH088470 B2 JP H088470B2
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
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- 238000005516 engineering process Methods 0.000 description 2
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- 230000004048 modification Effects 0.000 description 2
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- 230000004888 barrier function Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路等におけるフリップフロッ
プ回路、特に高速動作に適したフリップフロップ回路
（以下、FF回路という）に関するものである。
プ回路、特に高速動作に適したフリップフロップ回路
（以下、FF回路という）に関するものである。
（従来の技術） 従来、このような分野の技術としては、アイ・イー・
イー・イー トランスアクション オンエレクトロン
デバイス（IEEE TRANSACTIONS ON ELECTRON DEVICE
S）、ED−29［２］（1982−２）（米）水谷等「ギガビ
ット ロジック オペレーション ウイズ エンハンス
メント−モード GaAs MESFET IC（Gigabit Logic Op
eration with Enhancement−Mode GaAs MESFET IC'
S）」P199−204に記載されるものがあった。以下、その
構成を図を用いて説明する。
イー・イー トランスアクション オンエレクトロン
デバイス（IEEE TRANSACTIONS ON ELECTRON DEVICE
S）、ED−29［２］（1982−２）（米）水谷等「ギガビ
ット ロジック オペレーション ウイズ エンハンス
メント−モード GaAs MESFET IC（Gigabit Logic Op
eration with Enhancement−Mode GaAs MESFET IC'
S）」P199−204に記載されるものがあった。以下、その
構成を図を用いて説明する。
第２図は従来のマスター・スレーブ型FF回路の一構成
例を示す回路図である。
例を示す回路図である。
このFF回路は、高周波特性に優れるGaAs・MESFET（シ
ヨットキー障壁ゲート電界効果トランジスタ）を用いた
集積回路（以下、ICという）で構成されるもので、マス
ター側FF回路10とスレーブ側FF回路とで構成されてい
る。マスター側FF回路10は、データ入力Ｄとクロック入
力Ｃの否定論理和をとる２入力NORゲート11と、反転デ
ータ入力とクロック入力Ｃの否定論理和をとる２入力
NORゲート12とを備え、そのNORゲート11,12の出力側に
２入力NORゲート13,14がたすき接続された構成をしてい
る。また、クロック入力Ｃを反転して反転クロック入力
を作るインバータ15が設けられている。スレーブ側FF
回路20は、マスター側FF回路10の同一の回路構成をなす
もので、４個の２入力NORゲート21〜24で構成され、マ
スター側FF回路10の出力側ノードN1,N2に縦続接続され
ている。なお、図中、Ｑはデータ出力、は反転データ
出力である。
ヨットキー障壁ゲート電界効果トランジスタ）を用いた
集積回路（以下、ICという）で構成されるもので、マス
ター側FF回路10とスレーブ側FF回路とで構成されてい
る。マスター側FF回路10は、データ入力Ｄとクロック入
力Ｃの否定論理和をとる２入力NORゲート11と、反転デ
ータ入力とクロック入力Ｃの否定論理和をとる２入力
NORゲート12とを備え、そのNORゲート11,12の出力側に
２入力NORゲート13,14がたすき接続された構成をしてい
る。また、クロック入力Ｃを反転して反転クロック入力
を作るインバータ15が設けられている。スレーブ側FF
回路20は、マスター側FF回路10の同一の回路構成をなす
もので、４個の２入力NORゲート21〜24で構成され、マ
スター側FF回路10の出力側ノードN1,N2に縦続接続され
ている。なお、図中、Ｑはデータ出力、は反転データ
出力である。
第３図は、第２図のマスター側FF回路10の動作を示す
タイムチャートである。
タイムチャートである。
クロック入力Ｃが“L"レベルの間は、NORゲート11,22
が単なるインバータとして働くため、ノードN1,N2には
データ入力Ｄ及び反転データ入力と同じ信号が出力さ
れる。次に、クロック入力Ｃが“H"レベルとなると、NO
Rゲート11,12の出力はデータ入力Ｄ及び反転データ入力
と無関係に“L"レベルとなり、NORゲート13,14はクロ
ック入力Ｃが“H"レベルとなる以前のデータ入力Ｄ及び
反転データ入力を保持する働きをする。
が単なるインバータとして働くため、ノードN1,N2には
データ入力Ｄ及び反転データ入力と同じ信号が出力さ
れる。次に、クロック入力Ｃが“H"レベルとなると、NO
Rゲート11,12の出力はデータ入力Ｄ及び反転データ入力
と無関係に“L"レベルとなり、NORゲート13,14はクロ
ック入力Ｃが“H"レベルとなる以前のデータ入力Ｄ及び
反転データ入力を保持する働きをする。
この種のFF回路は、１つのクロック入力Ｃに対しての
み動作するが、２つのクロック入力に対しては適用でき
ない。そこで、２つのクロック入力C1,C2に対して動作
するFF回路が、第４図のような形で従来提案されてい
る。
み動作するが、２つのクロック入力に対しては適用でき
ない。そこで、２つのクロック入力C1,C2に対して動作
するFF回路が、第４図のような形で従来提案されてい
る。
第４図は従来の２クロック入力用のFF回路を示すもの
で、第２図の２入力NORゲート11,12に代えて３入力NOR
ゲート11A,12Bが設けられている点が第２図と異なって
いる。この第４図のFF回路は、それを２段縦続接続する
ことにより、マスター・スレーブ型FF回路が構成され
る。
で、第２図の２入力NORゲート11,12に代えて３入力NOR
ゲート11A,12Bが設けられている点が第２図と異なって
いる。この第４図のFF回路は、それを２段縦続接続する
ことにより、マスター・スレーブ型FF回路が構成され
る。
この第４図のFF回路では、クロック入力C1が“L"レベ
ルの間、３入力NORゲート11A,11Bはクロック入力C1がな
い２入力NORゲートと同じ動作をするため、クロック入
力C2に対して動作し、そのクロック入力C2に同期したデ
ータ出力Ｑ及び反転データ出力が得られる。また、ク
ロック入力C2が“L"レベルの間は、クロック入力C1に対
して動作するため、クロック入力C1に同期したデータ出
力Ｑ及び反転データ出力が得られる。
ルの間、３入力NORゲート11A,11Bはクロック入力C1がな
い２入力NORゲートと同じ動作をするため、クロック入
力C2に対して動作し、そのクロック入力C2に同期したデ
ータ出力Ｑ及び反転データ出力が得られる。また、ク
ロック入力C2が“L"レベルの間は、クロック入力C1に対
して動作するため、クロック入力C1に同期したデータ出
力Ｑ及び反転データ出力が得られる。
さらに、同期させたいクロック入力数を増加する場合
には、NORゲート11A,12Aを多入力ゲートで構成すればよ
い。
には、NORゲート11A,12Aを多入力ゲートで構成すればよ
い。
（発明が解決しようとする課題） しかしながら、上記構成のFF回路では、クロック入力
数の増加に伴なってより多入力のゲートを必要とし、し
かもその多入力のゲートは１入力のゲートに比べて動作
速度が遅くなるため、FF回路の最高動作速度が遅くな
り、技術的に満足のゆくものが得られなかった。
数の増加に伴なってより多入力のゲートを必要とし、し
かもその多入力のゲートは１入力のゲートに比べて動作
速度が遅くなるため、FF回路の最高動作速度が遅くな
り、技術的に満足のゆくものが得られなかった。
本発明は前記従来技術が持っていた課題として、クロ
ック入力数増加により、動作速度が遅くなる点について
解決したFF回路を提供するものである。
ック入力数増加により、動作速度が遅くなる点について
解決したFF回路を提供するものである。
（課題を解決するための手段） 本発明は、前記課題を解決するために、FF回路におい
て、データ入力端子と第１のノードとの間に並列に接続
され、それぞれ独立したクロック入力によってオン，オ
フ制御されるＮ個（但し、Ｎは２以上の任意の整数）の
トランスファゲートからなる第１の並列トランスファゲ
ート回路と、反転データ入力端子と第２のノードとの間
に並列に接続され、前記独立したクロック入力によって
それぞれオン，オフ制御されるＮ個のトランスファゲー
トからなり、前記第１の並列トランスファゲート回路と
同一構成の第２の並列トランスファゲート回路とを、備
えている。さらに、前記第１のノードと前記第２のノー
ドとの間にたすき接続される第１および第２のインバー
タと、前記第１のノードと反転データ出力端子との間に
順方向に接続された第３のインバータと、前記第２のノ
ードとデータ出力端子との間に順方向に接続された第４
のインバータとが、設けられている。
て、データ入力端子と第１のノードとの間に並列に接続
され、それぞれ独立したクロック入力によってオン，オ
フ制御されるＮ個（但し、Ｎは２以上の任意の整数）の
トランスファゲートからなる第１の並列トランスファゲ
ート回路と、反転データ入力端子と第２のノードとの間
に並列に接続され、前記独立したクロック入力によって
それぞれオン，オフ制御されるＮ個のトランスファゲー
トからなり、前記第１の並列トランスファゲート回路と
同一構成の第２の並列トランスファゲート回路とを、備
えている。さらに、前記第１のノードと前記第２のノー
ドとの間にたすき接続される第１および第２のインバー
タと、前記第１のノードと反転データ出力端子との間に
順方向に接続された第３のインバータと、前記第２のノ
ードとデータ出力端子との間に順方向に接続された第４
のインバータとが、設けられている。
（作 用） 本発明によれば、以上のようにFF回路を構成したの
で、互いに独立な複数のクロック入力により、第１の並
列トランスファゲート回路中の複数のトランスファゲー
トと、第２の並列トランスファゲート回路中の複数のト
ランスファゲートとが、オン，オフ動作し、データ入力
端子及び反転データ入力端子に与えられる入力データが
制御される。これらの複数のトランスファゲートは、遅
延を生じることなくデータの入力を可能にする働きがあ
る。第1,第２の並列トランスファゲート回路によって取
り込まれた入力データは、第１および第２のインバータ
によってラッチ（保持）され、そのラッチされたデータ
が、第3,第４のインバータによって反転データ出力端子
及びデータ出力端子へ出力される。この第3,第４のイン
バータは、ラッチされたデータを外部に出力する機能、
つまり出力バッファとしての機能を有している。
で、互いに独立な複数のクロック入力により、第１の並
列トランスファゲート回路中の複数のトランスファゲー
トと、第２の並列トランスファゲート回路中の複数のト
ランスファゲートとが、オン，オフ動作し、データ入力
端子及び反転データ入力端子に与えられる入力データが
制御される。これらの複数のトランスファゲートは、遅
延を生じることなくデータの入力を可能にする働きがあ
る。第1,第２の並列トランスファゲート回路によって取
り込まれた入力データは、第１および第２のインバータ
によってラッチ（保持）され、そのラッチされたデータ
が、第3,第４のインバータによって反転データ出力端子
及びデータ出力端子へ出力される。この第3,第４のイン
バータは、ラッチされたデータを外部に出力する機能、
つまり出力バッファとしての機能を有している。
（実施例） 第１図は本発明の一実施例を示す２クロック入力用の
マスター・スレーブ型FF回路の回路図である。
マスター・スレーブ型FF回路の回路図である。
このFF回路は、例えばGaAs・MESFET・ICで構成される
もので、マスター側FF回路30とスレーブ側FF回路50を備
えている。
もので、マスター側FF回路30とスレーブ側FF回路50を備
えている。
マスタ側FF回路30は、データ入力Ｄ用の入力端子（デ
ータ入力端子）31、反対データ入力用の反転入力端子
（反転データ入力端子）32、反転データ出力用の反転
出力端子（反転データ出力端子）33、及びデータ出力Ｑ
用の出力端子（データ出力端子）34を有している。入力
端子31には、ノーマリオフ型MESFETからなる２個のトラ
ンスファゲート35,36のドレインが共通接続され、その
各ソースが第１のノードN11に共通接続されている。同
様に、反転入力端子32にも、ノーマリオフ型MESFETから
なる２個のトランスファゲート37,38のドレインが共通
接続され、その各ソースが第２のノードN12に共通接続
されている。第１と第２のノードN11,N12間には、DCFL
（Direct Coupled FET Legic）からなる第１と第２のイ
ンバータ41,42がたすき接続されている。さらに、第１
のノードN11と出力端子33間には、DCFLからなる第３の
インバータ43が順方向に接続されると共に、第２のノー
ドN12と反転出力端子34間にも、DCFLからなる第４のイ
ンバータ44が順方向に接続されている。２個のトランス
ファゲート35,36によって第１の並列トランスファゲー
ト回路が構成され、２個のトランスファゲート37,38に
よって第２の並列トランスファゲート回路が構成されて
いる。トランスファゲート35,37はクロック入力C1によ
りオン，オフ制御され、トランスファゲート36,38はク
ロック入力C2によりオン，オフ制御される。
ータ入力端子）31、反対データ入力用の反転入力端子
（反転データ入力端子）32、反転データ出力用の反転
出力端子（反転データ出力端子）33、及びデータ出力Ｑ
用の出力端子（データ出力端子）34を有している。入力
端子31には、ノーマリオフ型MESFETからなる２個のトラ
ンスファゲート35,36のドレインが共通接続され、その
各ソースが第１のノードN11に共通接続されている。同
様に、反転入力端子32にも、ノーマリオフ型MESFETから
なる２個のトランスファゲート37,38のドレインが共通
接続され、その各ソースが第２のノードN12に共通接続
されている。第１と第２のノードN11,N12間には、DCFL
（Direct Coupled FET Legic）からなる第１と第２のイ
ンバータ41,42がたすき接続されている。さらに、第１
のノードN11と出力端子33間には、DCFLからなる第３の
インバータ43が順方向に接続されると共に、第２のノー
ドN12と反転出力端子34間にも、DCFLからなる第４のイ
ンバータ44が順方向に接続されている。２個のトランス
ファゲート35,36によって第１の並列トランスファゲー
ト回路が構成され、２個のトランスファゲート37,38に
よって第２の並列トランスファゲート回路が構成されて
いる。トランスファゲート35,37はクロック入力C1によ
りオン，オフ制御され、トランスファゲート36,38はク
ロック入力C2によりオン，オフ制御される。
このマスター側FF回路30の出力端子33,34に縦続接続
されたスレーブ側FF回路50は、マスター側FF回路30の同
一構成をなし、データ出力Ｑ用の出力端子53、反転デー
タ出力用の反転出力端子54、４個のトランスファゲー
ト55〜58、及び第１〜第４のインバータ61〜64より構成
されている。トランスファゲート55,57は反転クロック
入力１により、トランスファゲート56,58は反転クロ
ック入力２により、それぞれオン，オフ動作する。
されたスレーブ側FF回路50は、マスター側FF回路30の同
一構成をなし、データ出力Ｑ用の出力端子53、反転デー
タ出力用の反転出力端子54、４個のトランスファゲー
ト55〜58、及び第１〜第４のインバータ61〜64より構成
されている。トランスファゲート55,57は反転クロック
入力１により、トランスファゲート56,58は反転クロ
ック入力２により、それぞれオン，オフ動作する。
第５図は第１のマスター側FF回路30の動作を示すタイ
ムチャートである。
ムチャートである。
クロック入力C1が“L"レベルの期間T1では、トランス
ファゲート35,37がオフ状態となる。この時、クロック
入力C2が“H"レベルになると、トランスファゲート36,3
8がオンするため、データ入力Ｄ及び反転データがイ
ンバータ43,44でそれぞれ反転された反転データ出力
及びデータ出力Ｑが反転出力端子33及び出力端子34から
出力される。クロック入力C2が“L"レベルになると、ト
ランスファゲート36,38がオフ状態となり、インバータ4
1,42により、クロック入力C2が“H"レベルの時のデータ
入力Ｄ及び反転データ入力が保持される。これによ
り、クロック入力C2に同期した信号が出力されることに
なる。
ファゲート35,37がオフ状態となる。この時、クロック
入力C2が“H"レベルになると、トランスファゲート36,3
8がオンするため、データ入力Ｄ及び反転データがイ
ンバータ43,44でそれぞれ反転された反転データ出力
及びデータ出力Ｑが反転出力端子33及び出力端子34から
出力される。クロック入力C2が“L"レベルになると、ト
ランスファゲート36,38がオフ状態となり、インバータ4
1,42により、クロック入力C2が“H"レベルの時のデータ
入力Ｄ及び反転データ入力が保持される。これによ
り、クロック入力C2に同期した信号が出力されることに
なる。
同様に、クロック入力C2が“L"レベルの期間T2におい
ては、クロック入力C1に同期した信号が反転出力端子33
及び出力端子34から出力される。
ては、クロック入力C1に同期した信号が反転出力端子33
及び出力端子34から出力される。
スレーブ側FF50も前記マスター側FF30とほぼ同様の動
作を行う。従って、第１図の回路は、２種類のクロック
入力C1,１とC2,２に対して動作するFF回路として動
作する。
作を行う。従って、第１図の回路は、２種類のクロック
入力C1,１とC2,２に対して動作するFF回路として動
作する。
本実施例では、次のような利点を有している。
（ｉ） トランスファゲート35〜38、55〜58とインバー
タ41〜44、61〜64のみで回路を構成しているため、多入
力のゲートによる遅延時間の増加がなく、動作速度を速
くできる。
タ41〜44、61〜64のみで回路を構成しているため、多入
力のゲートによる遅延時間の増加がなく、動作速度を速
くできる。
即ち、例えばクロック入力C1,１系で動作させる場
合は、クロック入力C2,系を“L"レベルにしてトラン
スファゲート36,38,56,58をオフ状態にすれば、フリッ
プフロップ動作が行われる。この際、トランスファゲー
ト36,38,56,58は回路から切り離された状態となるた
め、信号伝達の遅延時間は生じない。これに対して、第
４図の回路では、クロック入力C2を“L"にしても、クロ
ック入力C1が通るNORゲート11A,12Bが常に動作するた
め、そのNORゲート11A,12Bでの信号伝達の遅延が生じ
る。この遅延時間はNORゲート11A,11Bの入力数が増加す
るほど長くなる。従って本実施例のFF回路では、高速動
作が可能となる。
合は、クロック入力C2,系を“L"レベルにしてトラン
スファゲート36,38,56,58をオフ状態にすれば、フリッ
プフロップ動作が行われる。この際、トランスファゲー
ト36,38,56,58は回路から切り離された状態となるた
め、信号伝達の遅延時間は生じない。これに対して、第
４図の回路では、クロック入力C2を“L"にしても、クロ
ック入力C1が通るNORゲート11A,12Bが常に動作するた
め、そのNORゲート11A,12Bでの信号伝達の遅延が生じ
る。この遅延時間はNORゲート11A,11Bの入力数が増加す
るほど長くなる。従って本実施例のFF回路では、高速動
作が可能となる。
（ii） インバータ41と42、61と62でラッチ回路を構成
しているので、NORゲート等の他のゲートで構成したも
のに比べて、安定した高速動作が得られる。
しているので、NORゲート等の他のゲートで構成したも
のに比べて、安定した高速動作が得られる。
（iii） さらに多くのクロック入力が必要な場合に
は、それに応じて各トランスファゲート35,36、37,38、
55,56、57,58における並列個数を増加するだけで、簡単
に実現できる。
は、それに応じて各トランスファゲート35,36、37,38、
55,56、57,58における並列個数を増加するだけで、簡単
に実現できる。
（iv） 本実施例では、マスター側FF回路30あるいはス
レーブ側FF回路50のみの使用も可能である。例えば、ラ
ッチ回路等としての利用が考えられる。
レーブ側FF回路50のみの使用も可能である。例えば、ラ
ッチ回路等としての利用が考えられる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ａ） トランスファゲート35〜38,55〜58は、MESFET
以外に、MOSFETやバイボーラトランジスタ等のスイッチ
素子で構成してもよい。
以外に、MOSFETやバイボーラトランジスタ等のスイッチ
素子で構成してもよい。
（ｂ） インバータ41〜44,61〜64も、DCFL以外のCMOS
インバータ等で構成してもよい。
インバータ等で構成してもよい。
（発明の効果） 以上詳細に説明したように、本発明によれば、トラン
スファゲートとインバータだけでFF回路を構成したの
で、たとえクロック入力数を増加しても、信号遅延の極
めて少ない、安定した高速動作が可能となる。
スファゲートとインバータだけでFF回路を構成したの
で、たとえクロック入力数を増加しても、信号遅延の極
めて少ない、安定した高速動作が可能となる。
第１図は本発明の実施例を示すFF回路の回路図、第２図
は従来のFF回路の回路図、第３図は第２図のタイムチャ
ート、第４図は従来のFF回路の回路図、第５図は第１図
のタイムチャート。 30……マスター側FF回路、31……入力端子、32……反転
入力端子、33,54……反転出力端子、34,53……出力端
子、35〜38,55〜58……トランスファゲート、41〜44,61
〜64……インバータ、C1,C2……クロック入力、1,
２……反転クロック入力、N11,N12……ノード。
は従来のFF回路の回路図、第３図は第２図のタイムチャ
ート、第４図は従来のFF回路の回路図、第５図は第１図
のタイムチャート。 30……マスター側FF回路、31……入力端子、32……反転
入力端子、33,54……反転出力端子、34,53……出力端
子、35〜38,55〜58……トランスファゲート、41〜44,61
〜64……インバータ、C1,C2……クロック入力、1,
２……反転クロック入力、N11,N12……ノード。
Claims (1)
- 【請求項１】データ入力端子と第１のノードとの間に並
列に接続され、それぞれ独立したクロック入力によって
オン，オフ制御されるＮ個（但し、Ｎは２以上の任意の
整数）のトランスファゲートからなる第１の並列トラン
スファゲート回路と、 反転データ入力端子と第２のノードとの間に並列に接続
され、前記独立したクロック入力によってそれぞれオ
ン，オフ制御されるＮ個のトランスファゲートからな
り、前記第１の並列トランスファゲート回路と同一構成
の第２の並列トランスファゲート回路と、 前記第１のノードと前記第２のノードとの間にたすき接
続された第１および第２のインバータと、 前記第１のノードと反転データ出力端子との間に順方向
に接続された第３のインバータと、 前記第２のノードとデータ出力端子との間に順方向に接
続された第４のインバータとを、 備えたことを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325098A JPH088470B2 (ja) | 1988-12-23 | 1988-12-23 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325098A JPH088470B2 (ja) | 1988-12-23 | 1988-12-23 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170713A JPH02170713A (ja) | 1990-07-02 |
| JPH088470B2 true JPH088470B2 (ja) | 1996-01-29 |
Family
ID=18173115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325098A Expired - Lifetime JPH088470B2 (ja) | 1988-12-23 | 1988-12-23 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088470B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224319A (ja) * | 1984-04-20 | 1985-11-08 | Seiko Epson Corp | フリツプ・フロツプ回路 |
-
1988
- 1988-12-23 JP JP63325098A patent/JPH088470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02170713A (ja) | 1990-07-02 |
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