JPH0887452A

JPH0887452A - 記憶装置の記憶容量拡張方式

Info

Publication number: JPH0887452A
Application number: JP6248712A
Authority: JP
Inventors: Osamu Onodera; 修小野寺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-09-16
Filing date: 1994-09-16
Publication date: 1996-04-02

Abstract

(57)【要約】【目的】アドレッシングハードウェアアーキテクチャ
を変更せず、仮想計算機でのプログラム互換性をも保持
し、記憶装置の容量拡張を実現することにある。【構成】記憶モジュール１〜Ｎを選択するために、浮
動アドレスレジスタ指定レジスタ（以下、指定レジス
タ）アレイ６６０に指定レジスタを仮想計算機に割り当
てられた領域ＩＤ毎に持たせ、各指定レジスタに対して
浮動アドレスレジスタ（以下、レジスタ）０〜ｎを実計
算機のアーキテクチャで規定された最大アドレス迄指定
可能な数だけ対応させ、領域ＩＤの値で指定レジスタを
選択し、その内容である該指定レジスタに対応する仮想
計算機の記憶領域の先頭アドレスに対応するレジスタ番
号に記憶装置アドレスの上位アドレスを加算した値でレ
ジスタを選択し、取り出された記憶モジュール番号を記
憶装置に送出し、該番号で選択された記憶モジュールを
記憶装置アドレスの下位アドレスでアクセスする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に係り、
特に情報処理装置の記憶装置を複数の記憶領域に論理的
に分割し、情報処理装置上で動作する仮想計算機の論理
記憶装置に前記の分割した記憶領域を割り当てて使用す
る形態での情報処理装置の記憶装置の容量拡張方式に関
する。

【０００２】

【従来の技術】一般に、単一の情報処理装置上で複数の
オペレーティングシステム（以下ＯＳという）を動作さ
せる方法として仮想計算機（以下、ＶＭ又はＬＰＡＲと
いう）と呼ばれる手段が用いられている。ＬＰＡＲを単
一の情報処理装置上で実現する為に、仮想計算機制御プ
ログラム（以下、ハイパバイザという）と呼ばれるプロ
グラムを実情報処理装置上で動作させ、このハイパバイ
ザの制御の下で複数のＬＰＡＲを生成し、更に、この各
々のＬＰＡＲの上で独立したＯＳを動作させていた。従
ってハイパバイザには、単一の実情報処理装置のハード
ウェア資源を各々のＬＰＡＲに共用させて使用させる機
能が付加されている。単一の実情報処理装置のハードウ
ェア資源を各々のＬＰＡＲに共用させる方法としては、
ハイパバイザの制御の下に時分割でハードウェア資源を
割り当てる方法、又はハードウェア資源を論理的に分割
して各々のＬＰＡＲに占有的に割り当てる方法、又は前
述の二つの方法を混在させて割り当てる方法等がある。

【０００３】次に、図１を用いて従来技術を説明する。
図１は、１台の実中央処理装置（以下、ＰＩＰという）
と１台の実記憶装置（以下、ＲＭＳという）とから成る
実計算機上に、１台の論理中央処理装置（以下、ＬＩＰ
という）と１台の論理記憶装置（以下、ＬＭＳという）
とから成る仮想計算機であるところのＬＰＡＲが３組生
成され、それぞれの組が独立して動作出来る様構成され
ている計算機システムの例を示している。この様な計算
機システムを仮想計算機システムと呼び、上記の如くの
各組を仮想計算機（ＶＭ又はＬＰＡＲ）と呼ぶ。図１の
システムでは、１台の実計算機上にＬＰＡＲが３システ
ム構築されており、ＰＩＰ上ではハイパバイザが走行
し、それぞれのＬＰＡＲは、ハイパバイザの制御の下で
それぞれ独立に動作する。それぞれのＬＰＡＲに属する
ＬＩＰの処理機能は、ハイパバイザの制御の下でＰＩＰ
のハードウェア資源を時分割で与えられる事に依り実現
され、それぞれのＬＰＡＲに属するＬＭＳの記憶機能
は、ハイパバイザの制御の下でＲＭＳの実記憶領域を論
理的に分割して各々のＬＰＡＲに占有的に割り当てる事
に依り実現されるか、又は、ＲＭＳ上にハイパバイザに
依って作成される仮想記憶領域を論理的に分割して各々
のＬＰＡＲに占有的に割り当てる事に依り実現されてい
た。

【０００４】図２に、ＰＩＰ，ＬＰＡＲ，ＬＩＰ，ＬＭ
Ｓ及びＲＭＳの関連を示す。図２に於いて、ＰＩＰ２１
０上で動作するハイパバイザが、ＰＩＰ２１０のハード
ウェア資源を時分割で、仮想計算機であるＬＰＡＲＡ２
２１，ＬＰＡＲＢ２２２及びＬＰＡＲＣ２２３に配分し
制御を行い、仮想計算機であるＬＰＡＲＡ２２１，ＬＰ
ＡＲＢ２２２及びＬＰＡＲＣ２２３は、論理中央処理装
置としてそれぞれＬＩＰＡ２３１，ＬＩＰＢ２３２及び
ＬＩＰＣ２３３から構成される。ＬＩＰＡ２３１，ＬＩ
ＰＢ２３２及びＬＩＰＣ２３３は、それぞれ独立に動作
し、ＲＭＳ２４０を独立にアクセスする。ＲＭＳ２４０
は３つの領域に論理的に分割され、それぞれＬＰＡＲＡ
２２１，ＬＰＡＲＢ２２２及びＬＰＡＲＣ２２３に対応
されて使用され、それぞれＬＰＡＲＡ領域２４１，ＬＰ
ＡＲＢ領域２４２及びＬＰＡＲＣ領域２４３から構成さ
れる。ＲＭＳ２４０を３つの領域に論理的に分割する
際、ハイパバイザからそれぞれのＬＰＡＲに対する記憶
領域の起点アドレスと記憶領域のサイズが与えられる。

【０００５】図２に於いて、ＬＩＰＡ２３１はＬＰＡＲ
Ａ領域２４１のみをアクセス出来、ＬＩＰＢ２３２はＬ
ＰＡＲＢ領域２４２のみをアクセス出来、更に、ＬＩＰ
Ｃ２３３はＬＰＡＲＣ領域２４３のみをアクセス出来
る。ここで、ＬＰＡＲが実際に割り当てられた該ＬＰＡ
Ｒ領域をアクセスするのは、該ＬＰＡＲがオペレータに
依ってアクティベーション（仮想計算機を活性化する事
であり、実計算機のパワーオンと同等である）され、該
ＬＰＡＲ上で任意のソフトウェアが動作している場合で
ある。アクティベーションとは、該ＬＰＡＲに実際にＬ
ＩＰ及びＬＭＳを割り当て、且つ、ＬＰＡＲ上でソフト
ウェアが動作可能となる様、ＬＰＡＲを初期化する事を
言う。ＰＩＰ上で動作し各ＬＰＡＲを制御しているハイ
パバイザは、ＲＭＳ２４０の全領域をアクセス出来る。

【０００６】次に、図３を用いて、ＲＭＳが複数のＬＰ
ＡＲに依って論理分割される例を説明する。図３は、Ｒ
ＭＳを６つのＬＰＡＲで論理分割して割り当てて使用し
ている例である。６つのＬＰＡＲは、ＬＰＡＲ１，ＬＰ
ＡＲ２，ＬＰＡＲ３，ＬＰＡＲ４，ＬＰＡＲ５及びＬＰ
ＡＲ６から成り、全てのＬＰＡＲがアクティベーション
され、それぞれＲＭＳのＬＰＡＲ１領域３０１，ＬＰＡ
Ｒ２領域３０２，ＬＰＡＲ３領域３０３，ＬＰＡＲ４領
域３０４，ＬＰＡＲ５領域３０５及びＬＰＡＲ６領域３
０６を割り当てられ、それぞれのＬＰＡＲから使用され
ている。ＬＰＡＲ６領域３０６はその記憶領域起点（以
下、ＳＴＲＯＲＧという）が’０’の値を持ち、その記
憶範囲（以下、ＳＴＲＥＸＴという）が’α’の値を持
つ。即ち、ＬＰＡＲ６領域３０６は、ＲＭＳ内の記憶ア
ドレス’０’から記憶アドレス’α−１’の領域であ
る。ＬＰＡＲ５領域３０５はそのＳＴＲＯＲＧが’α’
の値を持ち、そのＳＴＲＥＸＴが’β’の値を持ち、Ｌ
ＰＡＲ５領域３０５は、ＲＭＳ内の記アドレス’α’か
ら記憶アドレス’β−１’の領域である。同様に、ＬＰ
ＡＲ４領域３０４，ＬＰＡＲ３領域３０３，ＬＰＡＲ２
領域３０２及びＬＰＡＲ１領域３０１は、ＳＴＲＯＲＧ
の値としてそれぞれ、’α＋β’，’α＋β＋γ’，’
α＋β＋γ＋δ’及び’α＋β＋γ＋δ＋ε’を持ち、
ＳＴＲＥＸＴの値としてそれぞれ、’γ’，’δ’，’
ε’及び’ζ’を持つ。

【０００７】以上述べた如く、従来技術に依る各ＬＰＡ
Ｒに対するＲＭＳの論理分割方法では、ＲＭＳの最大容
量は、実情報処理装置のハードウェアアーキテクチャで
規定された指定可能な最大アドレス迄構成可能となって
いた。例えば、実情報処理装置のハードウェアアーキテ
クチャで規定されたアドレスデータの長さが３１ビット
であれば、指定可能な最大記憶容量は２ギガバイトであ
った。従って、図３に於いて、ＬＰＡＲ１からＬＰＡＲ
６迄の割り当て記憶容量のトータル記憶容量は、ＲＭＳ
として設置されている記憶容量を超えることは出来ず、
ＲＭＳとして設置可能な最大記憶容量は、実情報処理装
置のアドレッシングハードウェアアーキテクチャで規定
された最大アドレスが上限であるという制限が存在して
いる。

【０００８】以上述べた如く、従来技術に依る各ＬＰＡ
Ｒに対するＲＭＳの論理分割割り当て方法では、アクテ
ィベーションされているＬＰＡＲのトータル記憶容量
は、ＲＭＳとして設置されている記憶容量を超えること
は出来なという問題があり、この問題は、複数のＬＰＡ
Ｒ上でそれぞれ動作するＯＳの性能を充分に引き出す為
に、より多くの容量の記憶領域を割り当てようとして
も、前記の制限事項に依って割り当てることが出来ない
という問題があった。これは、システムの性能を向上さ
せる上で及びシステムを拡張する上で無視し得ない問題
であった。

【０００９】次に、図４を用いて、従来技術であるとこ
ろの記憶装置アドレスから、記憶装置を構成している複
数の記憶モジュールの内の１つの記憶モジュールを選択
し、記憶データをアクセスする手順及び構成を説明す
る。図４は、従来技術である記憶装置アクセス時の記憶
モジュール選択装置のブロック図である。この図に示す
様に、記憶装置アドレスから記憶装置の任意の領域をア
クセスする方法としての従来技術として浮動アドレスレ
ジスタを用いる方法が知られている。記憶装置アドレス
から浮動アドレスレジスタを経由して記憶装置の任意の
領域をアクセスする代表的な手段としては、例えば、米
国特許第４２８０１７６号記載の方式がある。図４に於
いて、記憶装置アドレスは、信号線４Ａ１から入力さ
れ、信号線４Ａ１は、ラッチＡ４１０に接続されてい
る。ラッチＡ４１０は、信号線４Ａ１を入力とし、信号
線４Ａ１を介して送られて来た記憶装置アドレスを一旦
蓄えておく中継ラッチであり、信号線４Ａ２及び信号線
４Ａ３を介して、セレクタ４２０及び記憶モジュール０
４５０，記憶モジュール１４５１，記憶モジュール２
４５２及び記憶モジュールＮ４５３等の複数の記憶モ
ジュールに接続されている。セレクタ４２０は、信号線
４Ａ２を介して送られて来たラッチＡ４１０の出力であ
るところの、記憶装置アドレスの一部を入力として、浮
動アドレスレジスタ群４３０を構成している複数の浮動
アドレスレジスタのうちの１つの浮動アドレスレジスタ
を選択するセレクタである。セレクタ４２０は、更に、
信号線４Ａ４を介して浮動アドレスレジスタ群４３０に
接続されている。

【００１０】浮動アドレスレジスタ群４３０は、複数の
浮動アドレスレジスタから構成され、信号線４Ａ４を介
して送られて来た浮動アドレスレジスタ選択指示信号に
より、浮動アドレスレジスタ群４３０を構成している複
数の浮動アドレスレジスタのうちの１つの浮動アドレス
レジスタを選択し、信号線４Ａ５を介して、ラッチＢ４
４０に対し選択された浮動アドレスレジスタの内容を送
出する。ラッチＢ４４０は、信号線４Ａ５を介して送ら
れて来た浮動アドレスレジスタ群４３０の複数の浮動ア
ドレスレジスタのうちの、選択された浮動アドレスレジ
スタの内容を一旦蓄えておく中継ラッチであり、信号線
４Ａ６を介して記憶モジュール０４５０，記憶モジュ
ール１４５１，記憶モジュール２４５２及び記憶モジ
ュールＮ４５３等の複数の記憶モジュール群に接続さ
れている。記憶装置への書き込み指示及び書き込みデー
タは、信号線４Ａ７を介して、それぞれ記憶モジュール
０４５０，記憶モジュール１４５１，記憶モジュール
２４５２及び記憶モジュールＮ４５３等の複数の記憶
モジュール群に接続されている。記憶装置からの読み出
しデータは、それぞれ記憶モジュール０４５０，記憶
モジュール１４５１，記憶モジュール２４５２及び記
憶モジュールＮ４５３等の複数の記憶モジュールに接
続されている信号線４Ａ８を介して送出される。以上、
従来技術であるところの記憶装置アドレスから記憶装置
を構成している複数の記憶モジュールから１つの記憶モ
ジュールを選択し、記憶データをアクセスする際の記憶
装置アクセス時の記憶モジュール選択装置の構成を説明
した。

【００１１】次に従来技術である、浮動アドレスレジス
タ群４３０を構成している浮動アドレスレジスタの内容
の詳細を図５を用いて説明する。図５は、浮動アドレス
レジスタ群４３０を構成しているそれぞれの浮動アドレ
スレジスタの内容を示した図である。浮動アドレスレジ
スタのそれぞれのエントリは、該浮動アドレスレジスタ
のエントリが有効であるか無効であるかを示すＶフィー
ルドと記憶モジュール番号フィールドの２つのフィール
ドから構成される。該浮動アドレスレジスタのエントリ
が有効であれば、浮動アドレスレジスタ群４３０の該浮
動アドレスレジスタのエントリ内の記憶モジュール番号
フィールドの内容を、信号線４Ａ５を介して、ラッチＢ
４４０に対し送出する。該浮動アドレスレジスタのエン
トリが有効であれば、ラッチＢ４４０にラッチされ、該
浮動アドレスレジスタのエントリが無効であれば、アド
レス指定例外のプログラム割込み要因が存在する旨の信
号を中央処理装置に対し送出する。浮動アドレスレジス
タ群４３０の該浮動アドレスレジスタのエントリは、１
つの記憶モジュール毎に１エントリが備えられ、その記
憶モジュールの数は、１つの記憶モジュールの記憶容量
と記憶装置の最大記憶容量によって決定される。例え
ば、１つの記憶モジュールの記憶容量が４メガバイトで
あり、記憶装置の最大記憶容量が２ギガバイトであれ
ば、記憶モジュールの数は、５１２であり、浮動アドレ
スレジスタ群４３０を構成する浮動アドレスレジスタの
エントリ数も５１２で構成される。以上、従来技術であ
るところの記憶装置アドレスから記憶装置を構成してい
る複数の記憶モジュールから１つの記憶モジュールを選
択し、記憶データをアクセスする手順及び構成を説明し
た。

【００１２】以下にその記憶モジュール選択過程の詳細
を図４及び図５を用いて説明する。図４に於いて、ＰＩ
Ｐからの記憶装置アクセスが、記憶装置アドレスを伴っ
て発行される。記憶装置アドレスは、信号線４Ａ１を介
してラッチＡ４１０に入力される。

【００１３】ラッチＡ４１０は、信号線４Ａ１を入力と
し、信号線４Ａ１を介して送られて来た所定の記憶装置
アドレスを一旦蓄えておく中継ラッチであり、ラッチＡ
４１０にラッチされている記憶装置アドレスの値の上位
部分をセレクタ４２０に対し信号線４Ａ２を介して送出
する。同時に、ラッチＡ４１０にラッチされている記憶
装置アドレスの値の下位部分を記憶モジュール０４５
０，記憶モジュール１４５１，記憶モジュール２４５
２及び記憶モジュールＮ４５３等の複数の記憶モジュ
ールに対し信号線４Ａ３を介して送出する。セレクタ４
２０は、信号線４Ａ２を介して送られて来た記憶装置ア
ドレスの値の上位部分の値を用いて、浮動アドレスレジ
スタ群４３０を構成している複数の浮動アドレスレジス
タのエントリのうちの１つの浮動アドレスレジスタのエ
ントリを選択する指示を、信号線４Ａ４を介して浮動ア
ドレスレジスタ群４３０に出す。浮動アドレスレジスタ
群４３０は、信号線４Ａ４を介して送られて来た値を用
いて、対応する１つの浮動アドレスレジスタのエントリ
を選択し、該浮動アドレスレジスタのエントリの内容を
信号線４Ａ５を介して、ラッチＢ４４０に送出する。ラ
ッチＢ４４０は、信号線４Ａ５を介して送られて来た、
浮動アドレスレジスタ群４３０の複数の浮動アドレスレ
ジスタのエントリのうちの選択された浮動アドレスレジ
スタのエントリの内容をラッチし、該浮動アドレスレジ
スタのエントリのＶフィールドが有効であるか無効であ
るかをチェックする。選択された浮動アドレスレジスタ
のエントリのＶフィールドが無効の場合、アドレス指定
例外のプログラム割込み要因が生成され、この記憶装置
アクセス動作は中断される。浮動アドレスレジスタのエ
ントリのＶフィールドが無効であるということは、該当
する記憶領域が記憶モジュールに未割り当てである事を
示す。選択された浮動アドレスレジスタのエントリのＶ
フィールドが有効の場合、ラッチＢ４４０は、信号線４
Ａ５を介して送られて来た、浮動アドレスレジスタ群４
３０の複数の浮動アドレスレジスタのうちの選択された
浮動アドレスレジスタのエントリの内容である記憶モジ
ュール番号をラッチＢ４４０にラッチする。ラッチＢ４
４０にラッチされた記憶モジュール番号は、信号線４Ａ
６を介して記憶モジュール０４５０，記憶モジュール
１４５１，記憶モジュール２４５２及び記憶モジュー
ルＮ４５３等の複数の記憶モジュール群に対し送出さ
れる。信号線４Ａ６を介して送られて来た記憶モジュー
ル番号は、複数の記憶モジュール群で受け取られ、該記
憶モジュール番号と同じ番号を与えられている１つの記
憶モジュールのみが記憶装置アクセスを許され、記憶装
置のアクセス動作を実行する。

【００１４】以上述べた如く、従来技術に依る記憶装置
アドレスから浮動アドレスレジスタを用いて、記憶装置
を構成している複数の記憶モジュールから１つの記憶モ
ジュールを選択し、記憶データをアクセスする手順及び
構成では、仮想計算機の識別子である領域ＩＤが制御手
順に関与しておらず、指定出来るＲＭＳの最大容量は、
実情報処理装置のハードウェアアーキテクチャで規定さ
れた最大アドレス迄であった。従って、複数のＬＰＡＲ
への割り当て記憶容量のトータル記憶容量は、実情報処
理装置のハードウェアアーキテクチャで規定された最大
アドレスで制限されるＲＭＳ最大記憶容量を超えること
は出来なかった。

【００１５】

【発明が解決しようとする課題】前記従来技術である記
憶装置アドレスから浮動アドレスレジスタを用いて、記
憶装置を構成している複数の記憶モジュールから１つの
記憶モジュールを選択し、記憶データをアクセスする手
順及び構成の記憶モジュール選択装置では、指定出来る
ＲＭＳの最大容量は、実情報処理装置のアドレッシング
ハードウェアアーキテクチャで規定された最大アドレス
迄しか指定出来なかった。従って、複数のＬＰＡＲへの
割り当て記憶容量のトータル記憶容量は、実情報処理装
置のアドレッシングハードウェアアーキテクチャで規定
された最大アドレスで制限されるＲＭＳの最大記憶容量
を超えることは出来なかった。このアクティベーション
されている１つ又は複数のＬＰＡＲのトータル記憶容量
が、実情報処理装置のアドレッシングハードウェアアー
キテクチャで規定された最大アドレスで規定されるＲＭ
Ｓ最大記憶容量を超えることは出来ないという制限は、
複数のＬＰＡＲ上でそれぞれ動作する個々のＯＳの性能
を充分に引き出す為に、より大容量の記憶領域を割り当
てようとした場合、本制限に依って割り当てることが出
来ない場合があるという事であり、結果として、複数の
ＬＰＡＲ上でそれぞれ動作する個々のＯＳの性能を充分
に引き出せないという問題点を有していた。この問題
は、仮想計算機システムの性能を確保する上で、無視し
得ない重大な問題であった。

【００１６】又、実情報処理装置のアドレッシングハー
ドウェアアーキテクチャで規定された最大アドレスを、
アドレスのデータ幅を広くする事により、指定出来るＲ
ＭＳの最大容量を増やし、結果として、複数のＬＰＡＲ
への割り当て記憶容量のトータル記憶容量を増やすとい
う手段も当然考え得る手段であるが、この手段は、実情
報処理装置のアドレッシングハードウェアアーキテクチ
ャを変更しなければならず、変更前の実情報処理装置の
アドレッシングハードウェアアーキテクチャ上で動作し
ていたプログラムが、そのままでは動作しなくなるとい
う欠点が有り、プログラムの互換性保持の観点からは大
きな問題を有しており、更に、実情報処理装置のアドレ
ッシングハードウェアアーキテクチャで規定された記憶
装置アドレスのデータ幅を広くする為には、記憶装置ア
ドレスを転送する為の信号線の追加をハードウェア論理
で実現する必要が有り、結果として、膨大なハードウェ
ア論理の追加が必要となり、情報処理装置の開発及び製
造コストが大幅に増加するという工業製品を製造する上
での工業的問題が存在し、この工業的問題も無視し得な
い大きな問題であった。

【００１７】本発明の目的は、前記従来技術の問題点を
解決するもので、実情報処理装置のアドレッシングハー
ドウェアアーキテクチャを変更せず、ＬＰＡＲ上で動作
するプログラムの互換性をも保持し、更に、実情報処理
装置のアドレッシングハードウェアアーキテクチャで規
定された記憶装置アドレスのデータ幅の追加をすること
なしに、情報処理装置のハードウェア論理の飛躍的増加
を抑えた記憶装置の容量拡張を実現し，工業的コストを
抑え、更に、システムの性能向上に柔軟な、記憶装置の
論理分割に伴う容量拡張方式を提供する事にある。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、中央処理装置と記憶装置を備え、該中央
処理装置上で複数の仮想計算機が動作する情報処理装置
における記憶装置の記憶容量拡張方式であって、前記記
憶装置は複数の記憶モジュールから構成され、前記仮想
計算機の中央処理装置は、該仮想計算機の識別子である
領域ＩＤと記憶装置アドレスとを発行して前記記憶装置
をアクセスし、前記領域ＩＤ対応に設けられ、記憶領域
の記憶容量と該記憶領域の先頭アドレスに対応する浮動
アドレスレジスタ番号を保持する浮動アドレスレジスタ
指定レジスタからなり、前記仮想計算機の中央処理装置
の発行した領域ＩＤを受け、該領域ＩＤに対応する浮動
アドレスレジスタ指定レジスタを選択し、選択された該
レジスタの保持内容を出力する浮動アドレスレジスタ指
定レジスタアレイと、前記複数の記憶モジュールの個数
だけ設けられ、記憶モジュール番号を保持する複数の浮
動アドレスレジスタからなる浮動アドレスレジスタ群
と、前記浮動アドレスレジスタ指定レジスタアレイから
出力される前記記憶領域の先頭アドレスに対応する浮動
アドレスレジスタ番号と前記発行された記憶装置アドレ
スの上位アドレスとを加算する加算手段と、該加算手段
の出力に基づき前記浮動アドレスレジスタ群から浮動ア
ドレスレジスタを選択しその保持内容の記憶モジュール
番号を出力させる選択手段を備え、前記仮想計算機の中
央処理装置から記憶装置アクセスが要求され、前記領域
ＩＤと記憶装置アドレスが発行されたとき、前記加算手
段の出力に基づき前記選択手段で選択出力された浮動ア
ドレスレジスタの保持内容である記憶モジュール番号と
前記発行された記憶装置アドレスの下位アドレスにより
記憶装置をアクセスするようにしている。また、前記仮
想計算機の中央処理装置が発行した仮想計算機の識別子
である領域ＩＤにより前記浮動アドレスレジスタ指定レ
ジスタアレイから選択出力された浮動アドレスレジスタ
指定レジスタの保持内容の内の記憶領域の記憶容量と前
記仮想計算機の中央処理装置が発行した記憶装置アドレ
スの上位アドレスとを比較する比較手段を備え、該記憶
装置アドレスの上位アドレスが該記憶領域の記憶容量の
範囲外にあるとき該比較手段はアドレス指定例外のプロ
グラム例外要因を記憶装置をアクセスした仮想計算機の
中央処理装置に送出するようにしている。また、前記浮
動アドレスレジスタ指定レジスタアレイは、前記領域Ｉ
Ｄが指定され、前記記憶領域の記憶容量または該記憶領
域の先頭アドレスに対応する浮動アドレスレジスタ番号
またはその両者が入力されたとき、該領域ＩＤで指定さ
れた浮動アドレスレジスタ指定レジスタの保持内容を動
的に変更するようにしている。

【００１９】

【作用】上記手段により、記憶モジュールを選択するた
めに、浮動アドレスレジスタの複数の組を選択する機能
を持つ複数の浮動アドレスレジスタ指定レジスタをＬＰ
ＡＲに割り当てられた領域ＩＤ毎に持たせ、この浮動ア
ドレスレジスタ指定レジスタには、それぞれ記憶範囲フ
ィールド及び先頭浮動アドレスレジスタ番号フィールド
を持たせ、該記憶範囲フィールドには、実情報処理装置
のアドレッシングハードウェアアーキテクチャで規定さ
れた最大アドレス迄指定可能な数だけの浮動アドレスレ
ジスタ群を対応させる事により、複数のＬＰＡＲのそれ
ぞれで、実情報処理装置のアドレッシングハードウェア
アーキテクチャで規定された最大アドレス迄の記憶装置
を使用可能となる。その結果、記憶装置を構成している
実情報処理装置のアドレッシングハードウェアアーキテ
クチャを変更せずに、情報処理装置全体では、該情報処
理装置の基本アドレッシングハードウェアアーキテクチ
ャで規定する最大記憶容量を超える記憶装置を、複数の
ＬＰＡＲから同時並行的に、アクティブにアクセス出来
る機能を実現出来る。更に、ＬＰＡＲ上で動作するプロ
グラムの互換性も保持され、該情報処理装置のアドレッ
シングハードウェアアーキテクチャで規定された記憶装
置アドレスのデータ幅の追加を不要とする事により、情
報処理装置のハードウェア論理の飛躍的増加を抑えた、
記憶装置の拡張方法を実現出来、工業的なコストの増加
を抑え、それぞれの仮想計算機システムの性能を向上さ
せた、記憶装置の拡張法を実現する事が出来る。

【００２０】

【実施例】以下、本発明に依る記憶装置の容量拡張方式
の一実施例を図面を用いて詳細に説明する。図６は、本
発明の一実施例である記憶装置アドレスから浮動アドレ
スレジスタ指定レジスタ及び浮動アドレスレジスタを用
いて、記憶装置を構成している複数の記憶モジュールか
ら１つの記憶モジュールを選択し、記憶データをアクセ
スする記憶モジュール選択機構のハードウェアの詳細を
示す論理ブロック図である。

【００２１】図６に於いて、それぞれのＬＰＡＲの記憶
領域に対応したそれぞれの領域ＩＤ（仮想計算機に与え
られた識別子）は、信号線６Ａ１から入力され、信号線
６Ａ１は、ラッチＡ６１０に接続されている。又、該Ｌ
ＰＡＲの記憶装置アドレスは、信号線６Ａ２から入力さ
れ、信号線６Ａ２は、ラッチＡ６１０に接続されてい
る。ラッチＡ６１０は、信号線６Ａ１及び信号線６Ａ２
を入力とし、信号線６Ａ１及び信号線６Ａ２を介して送
られて来たところの該ＬＰＡＲの記憶領域に対応した領
域ＩＤ及び該ＬＰＡＲの記憶装置アドレスを一旦蓄えて
おく中継ラッチであり、信号線６Ａ４及び信号線６Ａ５
を介して、浮動アドレスレジスタ指定レジスタアレイ６
６０及び記憶モジュール０６５０，記憶モジュール１
６５１，記憶モジュール２６５２及び記憶モジュール
Ｎ６５３等の複数の記憶モジュールに接続されてい
る。更に、ラッチＡ６１０は、信号線６Ｂ２を介して比
較器６７０及び加算器６８０に接続されている。

【００２２】浮動アドレスレジスタ指定レジスタアレイ
６６０は、信号線６Ａ４を介して送られて来たラッチＡ
６１０の出力であるところの、該ＬＰＡＲの記憶領域に
対応した領域ＩＤを入力として、浮動アドレスレジスタ
指定レジスタアレイ６６０を構成している複数の浮動ア
ドレスレジスタ指定レジスタのうちの１つの浮動アドレ
スレジスタ指定レジスタを選択し、該浮動アドレスレジ
スタ指定レジスタの内容を読み出し、信号線６Ｂ０及び
信号線６Ｂ１に送出する。この際、信号線６Ｂ０には、
該浮動アドレスレジスタ指定レジスタから読み出された
記憶範囲フィールドが送出され、信号線６Ｂ１には、該
浮動アドレスレジスタ指定レジスタから読み出された先
頭浮動アドレスレジスタ番号フィールドが送出される。
浮動アドレスレジスタ指定レジスタアレイ６６０は、信
号線６Ｂ０を介して比較器６７０に接続されており、そ
して、信号線６Ｂ１を介して加算器６８０に接続されて
いる。

【００２３】比較器６７０は、信号線６Ｂ０を介して入
力される複数の浮動アドレスレジスタ指定レジスタから
選択された１つの浮動アドレスレジスタ指定レジスタの
記憶範囲フィールドと信号線６Ｂ２を介して入力される
該ＬＰＡＲの記憶装置アドレスの上位のデータとを比較
する比較器であり、比較結果を信号線６Ｂ４に送出す
る。加算器６８０は、信号線６Ｂ１を介して入力される
複数の浮動アドレスレジスタ指定レジスタから選択され
た１つの浮動アドレスレジスタ指定レジスタの先頭浮動
アドレスレジスタ番号フィールドと信号線６Ｂ２を介し
て入力される該ＬＰＡＲの記憶装置アドレスの上位のデ
ータとを加算する加算器であり、加算結果を信号線６Ｂ
３を介してセレクタ６２０に送出する。

【００２４】セレクタ６２０は、信号線６Ｂ３を介して
送られて来た加算器６８０の出力であるところ浮動アド
レスレジスタ番号を入力として、浮動アドレスレジスタ
群６３０を構成している複数の浮動アドレスレジスタの
うちの１つの浮動アドレスレジスタを選択するセレクタ
である。

【００２５】セレクタ６２０は、更に、信号線６Ａ６を
介して浮動アドレスレジスタ群６３０に接続されてい
る。浮動アドレスレジスタ群６３０は、複数の浮動アド
レスレジスタから構成される。浮動アドレスレジスタ群
６３０は、信号線６Ａ６を介して送られて来た浮動アド
レスレジスタ選択指示信号により、浮動アドレスレジス
タ群６３０を構成している複数の浮動アドレスレジスタ
のうちの１つの浮動アドレスレジスタを選択し、信号線
６Ａ７を介して、ラッチＢ６４０に対し、選択された浮
動アドレスレジスタの内容を送出する。浮動アドレスレ
ジスタ群６３０は、更に、選択された浮動アドレスレジ
スタへの書き込みデータを入力するところの信号線６Ａ
Ｂとも接続されている。

【００２６】ラッチＢ６４０は、信号線６Ａ７を介して
送られて来た、浮動アドレスレジスタ群６３０のうちの
選択された浮動アドレスレジスタの内容を一旦蓄えてお
く中継ラッチであり、信号線６Ａ８を介して記憶モジュ
ール０６５０，記憶モジュール１６５１，記憶モジュ
ール２６５２及び記憶モジュールＮ６５３等の複数の
記憶モジュールに接続されている。記憶装置への書き込
み指示及び書き込みデータは、信号線６Ａ９を介して、
それぞれ記憶モジュール０６５０，記憶モジュール１
６５１，記憶モジュール２６５２及び記憶モジュールＮ
６５３等の複数の記憶モジュールに入力される。記憶
装置からの読み出しデータは、それぞれ記憶モジュール
０６５０，記憶モジュール１６５１，記憶モジュール
２６５２及び記憶モジュールＮ６５３等の複数の記憶
モジュールに接続されている信号線６ＡＡ介して送出さ
れる。以上、記憶装置アドレスから浮動アドレスレジス
タを用いて、記憶装置を構成している複数の記憶モジュ
ールから１つの記憶モジュールを選択し、記憶データを
アクセスする記憶モジュール選択装置のハードウェアの
詳細な一実施例を示す論理構成を説明した。

【００２７】次に図６及び図７を用いて、浮動アドレス
レジスタ指定レジスタアレイ６６０及びその周辺論理の
論理構成の詳細を説明する。図６及び図７に於いて、浮
動アドレスレジスタ指定レジスタアレイ６６０は、複数
の浮動アドレスレジスタ指定レジスタから構成され、信
号線６Ａ４を介して送られて来たラッチＡ６１０の出力
である領域ＩＤの値を用いて、対応する浮動アドレスレ
ジスタ指定レジスタを選択する。それぞれの浮動アドレ
スレジスタ指定レジスタは、図７に示すごとく、該ＬＰ
ＡＲに割り当てられている記憶容量を規定する記憶範囲
フィールド及び該ＬＰＡＲに割り当てられている記憶領
域の先頭が何番目の浮動アドレスレジスタから割り当て
られているかを規定する先頭浮動アドレスレジスタ番号
フィールドから構成される。前記の如くに選択された浮
動アドレスレジスタ指定レジスタは、その内容が読み出
され、記憶範囲フィールド及び先頭浮動アドレスレジス
タ番号フィールドが、それぞれ信号線６Ｂ０及び信号線
６Ｂ１に送出される。

【００２８】次に、比較器６７０は、信号線６Ｂ０を介
して送られて来た浮動アドレスレジスタ指定レジスタア
レイ６６０の出力である記憶範囲フィールドの値（領域
ＩＤを持つ仮想計算機で与えられた上限アドレス（アド
レスは０から始まる）の上位アドレスに対応する）と信
号線６Ｂ２を介して送られて来たラッチＡ６１０の出力
である記憶装置アドレスの上位部分の値とを比較する。
この比較動作は、指定された記憶装置アドレスが該ＬＰ
ＡＲに割り当てられている記憶容量の範囲以内であるか
否かを検証するものであり、指定された記憶装置アドレ
スが該ＬＰＡＲに割り当てられている記憶容量の範囲以
内で無ければ、アドレス指定例外のプログラム例外要因
が存在する旨の信号を信号線６Ｂ４に送出し、該ＬＰＡ
Ｒからの記憶装置アクセス動作は、停止される。前記の
アドレス指定例外のプログラム例外要因が存在しなけれ
ば、該ＬＰＡＲからの記憶装置アクセス動作は続行され
る。同時に、加算器６８０は、信号線６Ｂ１を介して送
られて来た浮動アドレスレジスタ指定レジスタアレイ６
６０の出力である先頭浮動アドレスレジスタ番号フィー
ルドの値と信号線６Ｂ２を介して送られて来たラッチＡ
６１０の出力である記憶装置アドレスの上位部分の値と
を加算する。この加算動作は、指定された記憶装置アド
レスの上位部分の値に、その記憶装置アクセス要求発行
時の領域ＩＤの値に対応した浮動アドレスレジスタ指定
レジスタ内の先頭浮動アドレスレジスタ番号を加える事
であり、該加算結果は、該領域ＩＤに対応付けられてい
る浮動アドレスレジスタ群の中の該記憶装置アドレスに
対応する浮動アドレスレジスタを選択する選択指示デー
タとして使用され、このデータは、信号線６Ｂ３に送出
され、セレクタ６２０に入力される。以上、記憶装置ア
ドレスから浮動アドレスレジスタを用いて、記憶装置を
構成している複数の記憶モジュールから１つの記憶モジ
ュールを選択し、記憶データをアクセスする記憶モジュ
ール選択装置のハードウェアとその主要部分を構成する
浮動アドレスレジスタ指定レジスタアレイ及びその周辺
論理の論理構成の詳細を説明した。

【００２９】以下にその複数の記憶モジュールから１つ
の記憶モジュールを選択する手順の詳細を図６，図７及
び図８を用いて詳細に説明する。図８に於いて、前記の
記憶装置アドレスから浮動アドレスレジスタを用いて、
記憶装置を構成している複数の記憶モジュールから１つ
の記憶モジュールを選択し、記憶データをアクセスする
手順は、ステップ８０１からステップ８１４から構成さ
れる。以下、各ステップ毎に変換処理手順を説明する。ステップ８０１：ＬＩＰからＬＰＡＲに割り当てられ
たＬＭＳの記憶領域に対する記憶装置アクセスが、その
時動作しているＬＰＡＲに割り当てられている所定の領
域ＩＤ及び連続したＬＭＳの記憶領域に対応した記憶装
置アドレス（以下、ＬＭＳＡＤＲという）を伴って発行
される。所定の領域ＩＤは、信号線６Ａ１を介し、そし
てＬＭＳＡＤＲは、信号線６Ａ２を介してラッチＡ６１
０に入力される。この時、該ＬＰＡＲが必要とする記憶
領域は、ＲＭＳの記憶領域に、既に分割され割り当てら
れている。即ち、該ＬＰＡＲに対応する領域ＩＤに対応
する浮動アドレスレジスタ指定レジスタ及び浮動アドレ
スレジスタ群６３０を構成するそれぞれの浮動アドレス
レジスタの各エントリは、該ＬＰＡＲが必要とする記憶
領域を浮動アドレスレジスタ群及びＲＭＳの記憶領域に
それぞれ対応付けて、既に先頭浮動アドレスレジスタ番
号フィールド及び記憶モジュール番号フィールドに設定
されている。

【００３０】ステップ８０２：信号線６Ａ１を介し
て送られて来た所定の領域ＩＤは、ラッチＡ６１０の部
分ｂにラッチされ、信号線６Ａ２を介して送られて来た
ＬＭＳＡＤＲは、ラッチＡ６１０の部分ｅにラッチされ
る。ステップ８０３：ラッチＡ６１０は、信号線６Ａ１
及び信号線６Ａ２を入力とし、信号線６Ａ１及び信号線
６Ａ２を介して送られて来た所定の領域ＩＤ及び連続し
たＬＭＳの記憶領域に対応した記憶装置アドレスＬＭＳ
ＡＤＲを一旦蓄えておく中継ラッチであり、ラッチＡ６
１０の部分ｂにラッチされている所定の領域ＩＤの値
と、ラッチＡ６１０の部分ｅにラッチされているＬＭＳ
ＡＤＲの値の上位部分をそれぞれ信号線６Ａ４及び信号
線６Ｂ２を介して浮動アドレスレジスタ指定レジスタア
レイ６６０，比較器６７０及び加算器６８０に送出す
る。更に、ラッチＡ６１０の部分ｅにラッチされている
ＬＭＳＡＤＲの値の下位部分を記憶モジュール０６５
０，記憶モジュール１６５１，記憶モジュール２６５
２及び記憶モジュールＮ６５３等の複数の記憶モジュ
ールに対し信号線６Ａ５を介して送出する。

【００３１】ステップ８０４：浮動アドレスレジス
タ指定レジスタアレイ６６０は、信号線６Ａ４を介して
送られて来た所定の領域ＩＤの値を用いて、浮動アドレ
スレジスタ指定レジスタアレイ６６０を構成する複数の
浮動アドレスレジスタ指定レジスタのうちの対応する１
つの浮動アドレスレジスタ指定レジスタを選択する。ステップ８０５：浮動アドレスレジスタ指定レジス
タアレイ６６０は、ステップ８０４で選択された、１つ
の浮動アドレスレジスタ指定レジスタの内容である記憶
範囲の値と先頭浮動アドレスレジスタ番号の値をそれぞ
れ信号線６Ｂ０及び信号線６Ｂ１に送出する。ステップ８０６：比較器６７０は、信号線６Ｂ０を
介して送られて来た浮動アドレスレジスタ指定レジスタ
アレイ６６０の出力である記憶範囲フィールドの値と信
号線６Ｂ２を介して送られて来たラッチＡ６１０の出力
である記憶装置アドレスの上位部分の値とを比較する。
比較の対象となった記憶装置アドレスの上位部分の値が
記憶範囲フィールドの値に等しいか大きい場合、アドレ
ス指定例外のプログラム例外要因が存在する旨の信号を
信号線６Ｂ４に送出し、該ＬＰＡＲからの記憶装置アク
セス動作は、停止される。比較の対象となった記憶装置
アドレスの上位部分の値が記憶範囲フィールドの値より
小さい場合、ステップ８０７に行く。

【００３２】ステップ８０７：加算器６３０は、信
号線６Ｂ１を介して送られて来た浮動アドレスレジスタ
指定レジスタアレイ６６０の出力である先頭浮動アドレ
スレジスタ番号フィールドの値と信号線６Ｂ２を介して
送られて来たラッチＡ６１０の出力である記憶装置アド
レスの上位部分の値とを加算し、この加算結果を信号線
６Ｂ３を介してセレクタ６２０に送出する。ステップ８０８：セレクタ６２０は、信号線６Ｂ３
を介して送られて来た先頭浮動アドレスレジスタ番号フ
ィールドの値と記憶装置アドレスの上位部分の値との加
算結果である浮動アドレスレジスタ番号の値を用いて、
対応する１つの浮動アドレスレジスタを選択する旨の指
示を、信号線６Ａ６を介して浮動アドレスレジスタ群６
３０に出す。浮動アドレスレジスタ群６３０は、該浮動
アドレスレジスタ群内の複数の浮動アドレスレジスタか
ら１つの浮動アドレスレジスタを選択し、該浮動アドレ
スレジスタの内容を信号線６Ａ７を介して、ラッチＢ６
４０に送出する。

【００３３】ステップ８０９：ラッチＢ６４０は、
信号線６Ａ７を介して送られて来た、浮動アドレスレジ
スタ群６３０の複数の浮動アドレスレジスタのうちの選
択された浮動アドレスレジスタの内容をラッチし、該浮
動アドレスレジスタのＶフィールドが有効であるか無効
であるかをテストする。該浮動アドレスレジスタのＶフ
ィールドが有効であれば、ステップ８１１に行き、該浮
動アドレスレジスタエントリのＶフィールドが無効であ
れば、ステップ８１０に行く。ステップ８１０：このステップは、選択された浮動
アドレスレジスタのＶフィールドが無効の場合に実行さ
れ、アドレス指定例外のプログラム例外要因が存在する
旨の信号を信号線６Ｂ５に送出し、該ＬＰＡＲからの記
憶装置アクセス動作は、停止される。浮動アドレスレジ
スタエントリのＶフィールドが無効であるということ
は、該当する記憶領域に対応する記憶モジュールが未割
り当てであるか装備されていない事を示す。

【００３４】ステップ８１１：このステップは、選
択された浮動アドレスレジスタのＶフィールドが有効の
場合に実行され、ラッチＢ６４０は、信号線６Ａ７を介
して送られて来た、浮動アドレスレジスタ群６３０の複
数の浮動アドレスレジスタのうちの選択された浮動アド
レスレジスタの内容、即ち、記憶モジュール番号をラッ
チＢ６４０にラッチする。ステップ８１２：ステップ８１１でラッチＢ６４０
にラッチされた記憶モジュール番号を、信号線６Ａ８を
介して記憶モジュール０６５０，記憶モジュール１６
５１，記憶モジュール２６５２及び記憶モジュールＮ
６５３等の複数の記憶モジュールに対し送出する。ステップ８１３：信号線６Ａ８を介して送られて来
た記憶モジュール番号は、複数の記憶モジュール群であ
る記憶モジュール０６５０，記憶モジュール１６５
１，記憶モジュール２６５２及び記憶モジュールＮ６
５３等で受け取られ、該記憶モジュール番号と同じ番号
を与えられている１つの記憶モジュールのみが記憶装置
アクセスを許され、記憶モジュールのみがアクセス可能
状態となる。ステップ８１４：ステップ８１３で記憶装置アクセ
スを許された記憶モジュールは、ステップ８０３で信号
線６Ａ５を介して送出されているラッチＡ６１０の部分
ｅの出力であるＬＭＳＡＤＲの値の下位部分を、該記憶
モジュールをアクセスする記憶装置アドレスとして取り
込み、該記憶モジュールのアクセス動作を実行する。即
ち、記憶装置からの読み出し動作要求であれば、信号線
６ＡＡに該記憶モジュールから読み出されたデータを送
出し、記憶装置への書き込み動作要求であれば、信号線
６Ａ９に送出されているデータを該記憶モジュールに書
き込む。以上、記憶装置アドレスから浮動アドレスレジ
スタ指定レジスタ及び浮動アドレスレジスタを用いて、
記憶装置を構成している複数の記憶モジュールから１つ
の記憶モジュールを選択し、記憶データをアクセスする
手順の一実施例の詳細を説明した。

【００３５】次に、浮動アドレスレジスタ指定レジスタ
アレイ６６０の複数の浮動アドレスレジスタ指定レジス
タ内の浮動アドレスレジスタ指定レジスタの内容を動的
に変更する手順及び浮動アドレスレジスタ群６３０の複
数の浮動アドレスレジスタ内の浮動アドレスレジスタの
内容を動的に変更する手順の一実施例を図６及び図７を
用いて説明する。ＬＩＰから、浮動アドレスレジスタ指
定レジスタアレイ６６０の複数の浮動アドレスレジスタ
指定レジスタ内の浮動アドレスレジスタ指定レジスタの
内容を動的に変更する要求が発せられると、該要求で指
定された領域ＩＤが要求に付随して送出され、信号線６
Ａ１を介してラッチＡ６１０に入力される。信号線６Ａ
１を介して送られて来た領域ＩＤは、ラッチＡ６１０の
部分ｂにラッチされる。ラッチＡ６１０は、信号線６Ａ
１を介して送られて来た領域ＩＤをラッチし、ラッチＡ
６１０の部分ｂにラッチされている領域ＩＤの値を浮動
アドレスレジスタ指定レジスタアレイ６６０に対し信号
線６Ａ４を介して送出する。浮動アドレスレジスタ指定
レジスタアレイ６６０は、信号線６Ａ４を介して送られ
て来た領域ＩＤの値を用いて、浮動アドレスレジスタ指
定レジスタアレイ６６０を構成している複数の浮動アド
レスレジスタ指定レジスタのうちの１つの浮動アドレス
レジスタ指定レジスタを選択し、該浮動アドレスレジス
タ指定レジスタに対し、信号線６Ａ３を介して送られて
来ているところの書き込みデータを書き込む。

【００３６】次に、ＬＩＰから、浮動アドレスレジスタ
群６３０の複数の浮動アドレスレジスタ内の浮動アドレ
スレジスタの内容を動的に変更する要求が発せられる
と、該要求で指定された領域ＩＤ及びＬＭＳの記憶領域
に対応したＬＭＳＡＤＲが要求に付随して送出され、該
領域ＩＤは、信号線６Ａ１を介し、該ＬＭＳＡＤＲは、
信号線６Ａ２を介してラッチＡ６１０に入力される。信
号線６Ａ１を介して送られて来た領域ＩＤは、ラッチＡ
６１０の部分ｂにラッチされ、信号線６Ａ２を介して送
られて来たＬＭＳＡＤＲは、ラッチＡ６１０の部分ｅに
ラッチされる。ラッチＡ６１０は、信号線６Ａ１及び信
号線６Ａ２を介して送られて来た領域ＩＤ及びＬＭＳの
記憶領域に対応した記憶装置アドレスをラッチし、ラッ
チＡ６１０の部分ｂにラッチされている領域ＩＤの値を
浮動アドレスレジスタ指定レジスタアレイ６６０に対し
信号線６Ａ４を介して送出する。浮動アドレスレジスタ
指定レジスタアレイ６６０は、信号線６Ａ４を介して送
られて来た所定の領域ＩＤの値を用いて、浮動アドレス
レジスタ指定レジスタアレイ６６０を構成する複数の浮
動アドレスレジスタ指定レジスタのうちの対応する１つ
の浮動アドレスレジスタ指定レジスタを選択する。浮動
アドレスレジスタ指定レジスタアレイ６６０は、選択さ
れた、１つの浮動アドレスレジスタ指定レジスタの内容
である記憶範囲の値と先頭浮動アドレスレジスタ番号の
値をそれぞれ信号線６Ｂ０及び信号線６Ｂ１に送出す
る。加算器６３０は、信号線６Ｂ１を介して送られて来
た浮動アドレスレジスタ指定レジスタアレイ６６０の出
力である先頭浮動アドレスレジスタ番号フィールドの値
と信号線６Ｂ２を介して送られて来たラッチＡ６１０の
出力である記憶装置アドレスの上位部分の値とを加算
し、この加算結果を信号線６Ｂ３を介してセレクタ６２
０に送出する。セレクタ６２０は、信号線６Ｂ３を介し
て送られて来た先頭浮動アドレスレジスタ番号フィール
ドの値と記憶装置アドレスの上位部分の値との加算結果
である浮動アドレスレジスタ番号の値を用いて、対応す
る１つの浮動アドレスレジスタを選択し、該浮動アドレ
スレジスタに対し、信号線６ＡＢを介して送られて来て
いるところの書き込みデータを書き込む。

【００３７】以上の一連の浮動アドレスレジスタ指定レ
ジスタ及び浮動アドレスレジスタに対する書き込み操作
を動的に行う事に依って、任意の領域ＩＤに対する浮動
アドレスレジスタ群の位置と任意の領域ＩＤを持つ任意
のＬＭＳの記憶領域のＬＭＳＡＤＲに対応する記憶モジ
ュール番号を動的に任意に変更する事が出来、更に、浮
動アドレスレジスタのＶフィールドを有効から無効に書
き替える事に依り、該ＬＭＳＡＤＲ領域を動的に切り離
す事が出来、該浮動アドレスレジスタのＶフィールドが
無効から有効に書き替える事に依り、該ＬＭＳＡＤＲ領
域を動的に接続する事が出来る。

【００３８】以上説明した如く本発明においては、ＬＰ
ＡＲに割り当てられた領域ＩＤ毎に、浮動アドレスレジ
スタ指定レジスタを複数持たせ、該浮動アドレスレジス
タ指定レジスタに対応する複数の浮動アドレスレジスタ
からなる浮動アドレスレジスタ群を、独立に且つ実情報
処理装置のアドレッシングハードウェアアーキテクチャ
で規定された最大アドレス迄指定可能な数だけ持たせ
る。そして、該浮動アドレスレジスタ指定レジスタアレ
イ内から、中央処理装置が送出する領域ＩＤの値を用い
て、１つの浮動アドレスレジスタ指定レジスタを選択
し、中央処理装置が送出する記憶装置アドレスの一部の
値と選択された浮動アドレスレジスタ指定レジスタの内
容である先頭浮動アドレスレジスタ番号の値を用いて、
浮動アドレスレジスタ群内の複数の浮動アドレスレジス
タ内から１つの浮動アドレスレジスタを選択する。選択
された浮動アドレスレジスタは、記憶装置アドレスが記
憶装置を構成するどの記憶モジュールに対応するかを示
す記憶モジュール番号フィールドを持ち、中央処理装置
が記憶装置をアクセスする際、該浮動アドレスレジスタ
を選択しその内容を読みし、読み出した浮動アドレスレ
ジスタの内容である記憶モジュール番号を、構成されて
いる複数の記憶モジュールに送出し、対応する記憶モジ
ュールを選択する。

【００３９】以上の機能を持たせる事及び浮動アドレス
レジスタ指定レジスタをそれぞれのＬＰＡＲに割り当て
られた領域ＩＤ毎に独立して持たせ、１つの浮動アドレ
スレジスタ指定レジスタには、実情報処理装置のアドレ
ッシングハードウェアアーキテクチャで規定された最大
アドレス迄指定可能な数だけの浮動アドレスレジスタ持
たせる事により、複数のＬＰＡＲのそれぞれで、実情報
処理装置のアドレッシングハードウェアアーキテクチャ
で規定された最大アドレス迄の記憶装置を使用可能とす
る事が出来る。その結果、記憶装置を構成している実情
報処理装置のアドレッシングハードウェアアーキテクチ
ャを変更せずに、情報処理装置全体では、該情報処理装
置の基本アドレッシングハードウェアアーキテクチャで
規定する最大記憶容量を超える記憶装置を、複数のＬＰ
ＡＲから同時並行的にアクセスが可能となる。

【００４０】更に、該ＬＰＡＲへのＲＭＳ割り当て時、
ＬＰＡＲ上で動作するＯＳからＬＭＳの一部をオフライ
ンコマンド又はオンラインコマンドを用いて切り離した
り又は接続する場合、前記浮動アドレスレジスタ群でハ
ードウェア的に保存されている浮動アドレスレジスタの
Ｖフィールドを有効又は無効に書き替える事に依り、前
記ＲＭＳ領域内の１つ又は複数の記憶領域の位置及び容
量を動的に変更する機能を持つ記憶装置の動的再構成機
能を実現出来る。更に、前記浮動アドレスレジスタ指定
レジスタアレイでハードウェア的に保存されている浮動
アドレスレジスタ指定レジスタの対応する記憶範囲フィ
ールド及び先頭浮動アドレスレジスタ番号フィールドを
書き替える事に依り、ＬＭＳ領域の容量とＬＭＳ領域の
浮動アドレスレジスタ群との対応を動的に変更する事が
出来ると共に、前記浮動アドレスレジスタ群でハードウ
ェア的に保存されている浮動アドレスレジスタの対応す
る記憶モジュール番号フィールドを書き替える事に依
り、ＬＭＳ領域と記憶モジュールとの対応を動的に変更
する事が出来る。その結果、ＬＰＡＲで使用する記憶装
置のアドレスに関するアドレッシングハードウェアアー
キテクチャを変更せずに、情報処理装置全体では、該情
報処理装置の基本アドレッシングハードウェアアーキテ
クチャで規定する最大記憶容量を超える実記憶装置の同
時使用が可能となり、更に、システムの操作性の向上及
び実記憶装置の使用効率を向上させた記憶装置の容量拡
張方式と論理分割方式を実現できる。尚本例では、ハー
ドウェア論理を用いた記憶装置の容量拡張方式を例示し
たが、ハードウェア論理に替えてマイクロプログラム制
御で行っても良い。

【００４１】

【発明の効果】本発明によれば、実情報処理装置のアド
レッシングハードウェアアーキテクチャを変更せず、Ｌ
ＰＡＲ上で動作するプログラムの互換性をも保持し、更
に、実情報処理装置のアドレッシングハードウェアアー
キテクチャで規定された記憶装置アドレスのデータ幅を
広げる事無く、情報処理装置のハードウェア論理の飛躍
的増加を抑えた上で、複数のＬＰＡＲそれぞれに、実情
報処理装置のアドレッシングハードウェアアーキテクチ
ャで規定された最大記憶容量を使用可能とした記憶装置
の拡張方法を実現出来、工業的コストを抑え，システム
の性能を格段に向上させた、記憶装置の論理分割に伴う
拡張方式を実現する事が出来る。

【図面の簡単な説明】

【図１】従来技術である実計算機上で複数の仮想計算機
を動作させる仮想計算機システムの例を示すブロック図
である。

【図２】従来技術である実計算機上で動作する複数の仮
想計算機と、それぞれの仮想計算機が使用する記憶装置
の領域配分の概念を示すブロック図である。

【図３】従来技術である実計算機上で動作する複数の仮
想計算機とそれぞれの仮想計算機が使用する実記憶装置
の領域の対応を示す図である。

【図４】従来技術である浮動アドレスレジスタを用いた
記憶モジュール選択機構のハードウェアの詳細な例を示
すブロック図である。

【図５】従来技術である浮動アドレスレジスタの内容を
示す図である。

【図６】本発明である領域ＩＤと浮動アドレスレジスタ
を用いた記憶モジュール選択機構のハードウェアの詳細
な一実施例を示す論理ブロック図である。

【図７】図６に示した浮動アドレスレジスタ指定レジス
タアレイを構成する浮動アドレスレジスタ指定レジスタ
の１つの詳細な構成を示す図である。

【図８】中央処理装置が送出する領域ＩＤと記憶装置ア
ドレスを用いて、記憶モジュールを選択する処理のフロ
ーチャートを示す図である。

【符号の説明】

２１０実中央処理装置（ＰＩＰ）２２１、２２２、２２３仮想計算機（ＬＰＡＲ）２３１、２３２、２３３論理中央処理装置（ＬＩＰ）２４０実記憶装置（ＲＭＳ）４１０、４４０ラッチ４２０セレクタ４３０浮動アドレスレジスタ群４５０、４５１、４５２、４５３記憶モジュール６１０、６４０ラッチ６２０セレクタ６３０浮動アドレスレジスタ群６５０、６５１、６５２、６５３記憶モジュール６６０浮動アドレスレジスタ指定レジスタアレイ６７０比較器６８０加算器

Claims

【特許請求の範囲】

【請求項１】中央処理装置と記憶装置を備え、該中央
処理装置上で複数の仮想計算機が動作する情報処理装置
における記憶装置の記憶容量拡張方式であって、前記記憶装置は複数の記憶モジュールから構成され、前記仮想計算機の中央処理装置は、該仮想計算機の識別
子である領域ＩＤと記憶装置アドレスとを発行して前記
記憶装置をアクセスし、前記領域ＩＤ対応に設けられ、記憶領域の記憶容量と該
記憶領域の先頭アドレスに対応する浮動アドレスレジス
タ番号を保持する浮動アドレスレジスタ指定レジスタか
らなり、前記仮想計算機の中央処理装置の発行した領域
ＩＤを受け、該領域ＩＤに対応する浮動アドレスレジス
タ指定レジスタを選択し、選択された該レジスタの保持
内容を出力する浮動アドレスレジスタ指定レジスタアレ
イと、前記複数の記憶モジュールの個数だけ設けられ、記憶モ
ジュール番号を保持する複数の浮動アドレスレジスタか
らなる浮動アドレスレジスタ群と、前記浮動アドレスレジスタ指定レジスタアレイから出力
される前記記憶領域の先頭アドレスに対応する浮動アド
レスレジスタ番号と前記発行された記憶装置アドレスの
上位アドレスとを加算する加算手段と、該加算手段の出力に基づき前記浮動アドレスレジスタ群
から浮動アドレスレジスタを選択しその保持内容の記憶
モジュール番号を出力させる選択手段を備え、前記仮想計算機の中央処理装置から記憶装置アクセスが
要求され、前記領域ＩＤと記憶装置アドレスが発行され
たとき、前記加算手段の出力に基づき前記選択手段で選
択出力された浮動アドレスレジスタの保持内容である記
憶モジュール番号と前記発行された記憶装置アドレスの
下位アドレスにより記憶装置をアクセスすることを特徴
とする記憶装置の記憶容量拡張方式。
【請求項２】請求項１記載の記憶装置の記憶容量拡張
方式に於いて、前記仮想計算機の中央処理装置が発行した仮想計算機の
識別子である領域ＩＤにより前記浮動アドレスレジスタ
指定レジスタアレイから選択出力された浮動アドレスレ
ジスタ指定レジスタの保持内容の内の記憶領域の記憶容
量と前記仮想計算機の中央処理装置が発行した記憶装置
アドレスの上位アドレスとを比較する比較手段を備え、
該記憶装置アドレスの上位アドレスが該記憶領域の記憶
容量の範囲外にあるとき該比較手段はアドレス指定例外
のプログラム例外要因を記憶装置をアクセスした仮想計
算機の中央処理装置に送出することを特徴とする記憶装
置の記憶容量拡張方式。
【請求項３】請求項１記載の記憶装置の記憶容量拡張
方式に於いて、前記浮動アドレスレジスタ指定レジスタアレイは、前記
領域ＩＤが指定され、前記記憶領域の記憶容量または該
記憶領域の先頭アドレスに対応する浮動アドレスレジス
タ番号またはその両者が入力されたとき、該領域ＩＤで
指定された浮動アドレスレジスタ指定レジスタの保持内
容を動的に変更することを特徴とする記憶装置の記憶容
量拡張方式。