JPH0888314A - ３次元電子モジュールおよび製造方法 - Google Patents
３次元電子モジュールおよび製造方法Info
- Publication number
- JPH0888314A JPH0888314A JP7230235A JP23023595A JPH0888314A JP H0888314 A JPH0888314 A JP H0888314A JP 7230235 A JP7230235 A JP 7230235A JP 23023595 A JP23023595 A JP 23023595A JP H0888314 A JPH0888314 A JP H0888314A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit chips
- chip
- electronic module
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/242—Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/834—Interconnections on sidewalls of chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/284—Configurations of stacked chips characterised by structural arrangements for measuring or testing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ３次元電子モジュールの立体配線性を向上す
る。 【解決の手段】 厚さ制御層を、必要に応じて、各集積
回路チップ上に堆積する。層の厚さは、製造プロセスの
研磨段階の後のチップの厚さによって決定される。スタ
ック化の際嵌合させる相補パターンを各チップの厚さ制
御層および隣接したチップにエッチングする。３次元構
造内のチップをスタック化する際、各集積回路チップの
縁上に配置された相互接続パッドについて正確なアライ
メントが得られる。それにより密なバス入出力ネットワ
ークを得られた３次元構造の面上に支持することができ
る。
る。 【解決の手段】 厚さ制御層を、必要に応じて、各集積
回路チップ上に堆積する。層の厚さは、製造プロセスの
研磨段階の後のチップの厚さによって決定される。スタ
ック化の際嵌合させる相補パターンを各チップの厚さ制
御層および隣接したチップにエッチングする。３次元構
造内のチップをスタック化する際、各集積回路チップの
縁上に配置された相互接続パッドについて正確なアライ
メントが得られる。それにより密なバス入出力ネットワ
ークを得られた３次元構造の面上に支持することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体の構
造およびその製造方法に関する。さらに詳細には、本発
明は、３次元半導体構造において個々の集積回路チップ
を整合するための方法に関する。
造およびその製造方法に関する。さらに詳細には、本発
明は、３次元半導体構造において個々の集積回路チップ
を整合するための方法に関する。
【０００２】
【発明が解決しようとする課題】半導体素子の処理能力
向上の必要性が高まるにつれて、そのような素子の性能
を向上させるための新しい方法が発展してきた。単に個
々の集積回路チップ上の素子の密度を増加させるだけの
方法もあり、プリント基板などの平坦面上に多数の集積
回路チップを配置する方法もある。最近では、半導体素
子の密度および性能を向上させるための方法として、３
次元「スタック化」が提案されている。集積回路または
チップの「スタック化」は、図１に示すように、チップ
の厚さをより小さい寸法（たとえば、１００μｍ）に研
磨し、多数のチップを１つの電子モジュールまたはキュ
ーブすなわち直方体に組み込んで積層化することにより
行うことができる。
向上の必要性が高まるにつれて、そのような素子の性能
を向上させるための新しい方法が発展してきた。単に個
々の集積回路チップ上の素子の密度を増加させるだけの
方法もあり、プリント基板などの平坦面上に多数の集積
回路チップを配置する方法もある。最近では、半導体素
子の密度および性能を向上させるための方法として、３
次元「スタック化」が提案されている。集積回路または
チップの「スタック化」は、図１に示すように、チップ
の厚さをより小さい寸法（たとえば、１００μｍ）に研
磨し、多数のチップを１つの電子モジュールまたはキュ
ーブすなわち直方体に組み込んで積層化することにより
行うことができる。
【０００３】チップをスタック化する１つの結果とし
て、特有の配線上の問題が生じる。外部素子か隣接した
チップのどちらか一方との電気的接続を可能にするため
に、各チップ用の接続パッドをチップの端部に配置する
必要がある。図１はそのような配置を示す。キューブ１
０は多数のスタック化された集積回路チップ１４からな
る。バス入出力ネットワーク１２を導電パッド（たとえ
ば、２２ａないし２２ｃ）の付いたキューブ面上に配置
し、内部チップ素子とバス入出力ネットワークを接続す
ることが可能である。たとえば、接続線１６は通常その
下のパッドの列を接続する。内部チップ素子を接続する
ために、チップ１４は内部素子につながっている金属被
覆線２０を使用している。金属被覆線２０の露出した端
部は、バス入出力ネットワーク１２により、外部素子ま
たは隣接したチップとの接続を可能にするパッド１８に
なる。
て、特有の配線上の問題が生じる。外部素子か隣接した
チップのどちらか一方との電気的接続を可能にするため
に、各チップ用の接続パッドをチップの端部に配置する
必要がある。図１はそのような配置を示す。キューブ１
０は多数のスタック化された集積回路チップ１４からな
る。バス入出力ネットワーク１２を導電パッド（たとえ
ば、２２ａないし２２ｃ）の付いたキューブ面上に配置
し、内部チップ素子とバス入出力ネットワークを接続す
ることが可能である。たとえば、接続線１６は通常その
下のパッドの列を接続する。内部チップ素子を接続する
ために、チップ１４は内部素子につながっている金属被
覆線２０を使用している。金属被覆線２０の露出した端
部は、バス入出力ネットワーク１２により、外部素子ま
たは隣接したチップとの接続を可能にするパッド１８に
なる。
【０００４】パッドは、金属被覆線の露出した端部にす
ぎないので、寸法が必然的に小さくなり、またそれらを
実装するチップの縁が小さいことによりさらに大きさが
制限される。そのようなパッドの寸法が小さいために、
パッド上にバス入出力ネットワーク１２を配置する際、
特有のアライメントの問題が生じる。詳細には、パッド
上にバス入出力ネットワークを正確に配置することがで
きるように、横方向アライメントおよび異なるチップ上
のパッド間の縦方向間隔を制御する必要がある。さら
に、現在、高密度バス入出力ネットワークに対して種々
の要求が生じている。パッドのアライメントおよび間隔
は、必然的に高密度バス入出力ネットワークの正確な形
成に影響を与えることになる。
ぎないので、寸法が必然的に小さくなり、またそれらを
実装するチップの縁が小さいことによりさらに大きさが
制限される。そのようなパッドの寸法が小さいために、
パッド上にバス入出力ネットワーク１２を配置する際、
特有のアライメントの問題が生じる。詳細には、パッド
上にバス入出力ネットワークを正確に配置することがで
きるように、横方向アライメントおよび異なるチップ上
のパッド間の縦方向間隔を制御する必要がある。さら
に、現在、高密度バス入出力ネットワークに対して種々
の要求が生じている。パッドのアライメントおよび間隔
は、必然的に高密度バス入出力ネットワークの正確な形
成に影響を与えることになる。
【０００５】図２は、モジュール面上のバス入出力ネッ
トワークの例を示す。通常すべてのチップを接続する接
続線３０および３４に対して、パッド３２ａと３６ａ、
およびパッド３２ｂと３６ｂを横方向に整合する必要が
ある。さらに、選択されたチップ上のパッド間に接続線
を接続するだけの場合もある。たとえば、接続線３８お
よび４２の場合、それぞれパッド４０ａと４０ｂ、およ
び４４ａと４４ｂを接続すればよい。そのような場合、
たとえば、パッド４４ａにおける正確な接続を可能にす
るために、パッド間の縦方向間隔を正確に制御する必要
がある。
トワークの例を示す。通常すべてのチップを接続する接
続線３０および３４に対して、パッド３２ａと３６ａ、
およびパッド３２ｂと３６ｂを横方向に整合する必要が
ある。さらに、選択されたチップ上のパッド間に接続線
を接続するだけの場合もある。たとえば、接続線３８お
よび４２の場合、それぞれパッド４０ａと４０ｂ、およ
び４４ａと４４ｂを接続すればよい。そのような場合、
たとえば、パッド４４ａにおける正確な接続を可能にす
るために、パッド間の縦方向間隔を正確に制御する必要
がある。
【０００６】現在、チップ間の横方向アライメントは、
チップの端部を物理的に整合することによって行われ
る。この物理的アライメントの有効性は、（１）機械的
に整合されるのこ刃（チップを切り出すのに使用され
る）の位置決めに応じて定まる各チップの端部の画定位
置、および（２）チップどうしを整合する物理的アライ
メント機構の精度の影響を受ける。幅の大きい接続線を
使用して、物理的アライメント技法に関連する大きな誤
差を補償することが多い。したがって、チップ間のパッ
ドのアライメントは、のこ刃の位置決め（および関連す
る幅の大きい接続線の使用）および物理的アライメント
機構の変動の影響を受ける。現在の性能は、のこ刃の公
差±２５μｍおよび偏差±７1/2μｍを示す。チップ間
のパッドのアライメントでは、この他にも物理的アライ
メントの偏差が±１５μｍであることを考慮しなければ
ならない。
チップの端部を物理的に整合することによって行われ
る。この物理的アライメントの有効性は、（１）機械的
に整合されるのこ刃（チップを切り出すのに使用され
る）の位置決めに応じて定まる各チップの端部の画定位
置、および（２）チップどうしを整合する物理的アライ
メント機構の精度の影響を受ける。幅の大きい接続線を
使用して、物理的アライメント技法に関連する大きな誤
差を補償することが多い。したがって、チップ間のパッ
ドのアライメントは、のこ刃の位置決め（および関連す
る幅の大きい接続線の使用）および物理的アライメント
機構の変動の影響を受ける。現在の性能は、のこ刃の公
差±２５μｍおよび偏差±７1/2μｍを示す。チップ間
のパッドのアライメントでは、この他にも物理的アライ
メントの偏差が±１５μｍであることを考慮しなければ
ならない。
【０００７】現在、各チップ間の縦方向距離（したがっ
て、選択されたチップ上のパッド間の距離）の制御は、
完全に各チップの厚さによって左右される。この厚さ
は、製作過程における研磨段階において決定される。た
とえば、物理的基準を使用して、ウエハ研磨機を制御す
る。前述のように、物理的基準により研磨されたウエハ
の得られた厚さを適切に制御して、所要の配線密度を維
持することは現在不可能である。また、チップどうしを
積層化するのに必要とされる接着層は、その最終的な厚
さを変化させることがある。スタック化されたチップ間
の距離、したがってその上に実装されるパッド間の距離
が変動し、高密度バス入出力ネットワークの実行に影響
を及ぼすことになる。この変動は、現在の技法を用い
て、２０ないし３０μｍにすることが可能である。
て、選択されたチップ上のパッド間の距離）の制御は、
完全に各チップの厚さによって左右される。この厚さ
は、製作過程における研磨段階において決定される。た
とえば、物理的基準を使用して、ウエハ研磨機を制御す
る。前述のように、物理的基準により研磨されたウエハ
の得られた厚さを適切に制御して、所要の配線密度を維
持することは現在不可能である。また、チップどうしを
積層化するのに必要とされる接着層は、その最終的な厚
さを変化させることがある。スタック化されたチップ間
の距離、したがってその上に実装されるパッド間の距離
が変動し、高密度バス入出力ネットワークの実行に影響
を及ぼすことになる。この変動は、現在の技法を用い
て、２０ないし３０μｍにすることが可能である。
【０００８】米国特許第５１２１２９９号には、多数の
層を貫通している相互接続線が正確な点で交差するよう
に、正確なレジストレーション（または横方法アライメ
ント）を行う技法が開示されている。正確なアライメン
ト、またはレジストレーションが可能な凹凸システムが
開示されている。この凹凸は基板内に直接エッチングさ
れている。凸部を基板に直接にエッチングする場合、基
板を適当に厚くする必要があり、これが浮遊容量による
電気的性能の低下を引き起こす。さらに、層間の縦方向
距離を正確に制御するための技法は開示されていない。
層を貫通している相互接続線が正確な点で交差するよう
に、正確なレジストレーション（または横方法アライメ
ント）を行う技法が開示されている。正確なアライメン
ト、またはレジストレーションが可能な凹凸システムが
開示されている。この凹凸は基板内に直接エッチングさ
れている。凸部を基板に直接にエッチングする場合、基
板を適当に厚くする必要があり、これが浮遊容量による
電気的性能の低下を引き起こす。さらに、層間の縦方向
距離を正確に制御するための技法は開示されていない。
【０００９】したがって、キューブ上に配置される高密
度バス入出力ネットワークなど、キューブの配置を支援
する改善された製作方法およびそれにより得られるモジ
ュール構造の必要性が生じる。端部のアライメントまた
は研磨機の制御による物理的アライメントは避ける必要
がある。得られたパッド配置の精度は、各チップ内の素
子の配置とほぼ同程度、すなわち、公差２０μｍ以下で
なければならない。アライメント技法はまた、基板の厚
さと無関係である必要があり、それにより適切な電子性
能レベルを維持することができる。
度バス入出力ネットワークなど、キューブの配置を支援
する改善された製作方法およびそれにより得られるモジ
ュール構造の必要性が生じる。端部のアライメントまた
は研磨機の制御による物理的アライメントは避ける必要
がある。得られたパッド配置の精度は、各チップ内の素
子の配置とほぼ同程度、すなわち、公差２０μｍ以下で
なければならない。アライメント技法はまた、基板の厚
さと無関係である必要があり、それにより適切な電子性
能レベルを維持することができる。
【００１０】従来の技術の欠点は、複数のスタック化さ
れた集積回路チップを有する３次元電子モジュール内の
２つの集積回路の間の距離を制御するための方法を提供
することにより解決される。この方法は、２つの集積回
路チップのうちの一方のチップの第１の厚さを決定する
こと、および該集積回路チップ上に層を形成することを
含む。前記層は、第１の決定された厚さおよびスタック
化する際の所望の厚さから決定される厚さを有し、３次
元電子モジュール内の２つの集積回路チップをスタック
化する際、２つの集積回路チップの間の距離が前記層に
よって制御されるようになっている。
れた集積回路チップを有する３次元電子モジュール内の
２つの集積回路の間の距離を制御するための方法を提供
することにより解決される。この方法は、２つの集積回
路チップのうちの一方のチップの第１の厚さを決定する
こと、および該集積回路チップ上に層を形成することを
含む。前記層は、第１の決定された厚さおよびスタック
化する際の所望の厚さから決定される厚さを有し、３次
元電子モジュール内の２つの集積回路チップをスタック
化する際、２つの集積回路チップの間の距離が前記層に
よって制御されるようになっている。
【００１１】本発明の他の態様では、この方法は、所定
の深さの少なくとも１つの凹領域を有するパターンを層
内にエッチングすること、および２つの集積回路チップ
のうちの他の１つに相補パターンをエッチングして、３
次元電子モジュール内の２つの集積回路チップをスタッ
ク化する際、パターンと相補パターンとが嵌合し、それ
により２つの集積回路チップが横方向に整合されるよう
にすることを含む。
の深さの少なくとも１つの凹領域を有するパターンを層
内にエッチングすること、および２つの集積回路チップ
のうちの他の１つに相補パターンをエッチングして、３
次元電子モジュール内の２つの集積回路チップをスタッ
ク化する際、パターンと相補パターンとが嵌合し、それ
により２つの集積回路チップが横方向に整合されるよう
にすることを含む。
【００１２】本発明の他の態様では、２つの集積回路チ
ップのうちの一方の端部の位置に導電パッドが備えられ
ており、また２つの集積回路チップのうちの他の１つの
端部の対応する位置に対応する導電パッドが備えられ、
導電パッドと対応する導電パッドが横方向に整合され、
３次元電子モジュール内の２つの集積回路チップをスタ
ック化する際、パッド間の距離が制御されるようになっ
ている。
ップのうちの一方の端部の位置に導電パッドが備えられ
ており、また２つの集積回路チップのうちの他の１つの
端部の対応する位置に対応する導電パッドが備えられ、
導電パッドと対応する導電パッドが横方向に整合され、
３次元電子モジュール内の２つの集積回路チップをスタ
ック化する際、パッド間の距離が制御されるようになっ
ている。
【００１３】本発明の他の態様では、前面および後面を
有する厚さの異なる２つの集積回路チップを含む電子モ
ジュールが提供される。２つの集積回路チップは、電子
モジュール内にスタック化されている。第１の厚さの制
御層が２つの集積回路チップの間に配置されており、２
つの集積回路チップ間の距離が厚さ制御層によって制御
されるようになっている。
有する厚さの異なる２つの集積回路チップを含む電子モ
ジュールが提供される。２つの集積回路チップは、電子
モジュール内にスタック化されている。第１の厚さの制
御層が２つの集積回路チップの間に配置されており、２
つの集積回路チップ間の距離が厚さ制御層によって制御
されるようになっている。
【００１４】本発明の他の態様では、電子モジュールが
第３の集積回路チップを含んでおり、３つの集積回路チ
ップが電子モジュール内にスタック化されるようになっ
ている。第２の厚さ制御層が第２および第３の集積回路
層チップの間に設けられ、３つの集積回路チップのうち
の任意の２つのチップの前面の間の測定距離が、実質的
に電子モジュール内の２つの隣接した集積回路チップの
前面の間の測定距離の倍数となるように配置されてい
る。
第３の集積回路チップを含んでおり、３つの集積回路チ
ップが電子モジュール内にスタック化されるようになっ
ている。第２の厚さ制御層が第２および第３の集積回路
層チップの間に設けられ、３つの集積回路チップのうち
の任意の２つのチップの前面の間の測定距離が、実質的
に電子モジュール内の２つの隣接した集積回路チップの
前面の間の測定距離の倍数となるように配置されてい
る。
【００１５】本発明の他の態様では、集積回路チップの
第１の面上に形成されるパターンと、集積回路チップの
第２の面上に形成される相補パターンを整合する方法が
提供される。この方法は、第１の面の下の素子に整合さ
れた第１のマスクにより第１の面にパターンをエッチン
グすることを含む。パターンは高さの異なる領域を有す
る。この方法は、第１の面を浸透性電磁エネルギーによ
り照射すること、および第２の面の上の浸透性電磁エネ
ルギーの一部を検出することによって、第２の面上の第
２のマスクをパターンに整合することをさらに含む。こ
の方法は、第２のマスクにより相補パターンを第２の面
にエッチングすることをさらに含む。相補パターンは高
さの異なる領域を有する。この方法は、複数の集積回路
チップのそれぞれに対して前記のすべてのステップを繰
り返して、複数の集積回路チップをスタック化する際、
前記複数の集積回路チップの隣接したチップのパターン
と相補パターンが嵌合するようにすることをさらに含
む。この方法は、第１および第２の面上に配置される厚
さ制御層にパターンおよび相補パターンをエッチングす
ることをさらに含む。
第１の面上に形成されるパターンと、集積回路チップの
第２の面上に形成される相補パターンを整合する方法が
提供される。この方法は、第１の面の下の素子に整合さ
れた第１のマスクにより第１の面にパターンをエッチン
グすることを含む。パターンは高さの異なる領域を有す
る。この方法は、第１の面を浸透性電磁エネルギーによ
り照射すること、および第２の面の上の浸透性電磁エネ
ルギーの一部を検出することによって、第２の面上の第
２のマスクをパターンに整合することをさらに含む。こ
の方法は、第２のマスクにより相補パターンを第２の面
にエッチングすることをさらに含む。相補パターンは高
さの異なる領域を有する。この方法は、複数の集積回路
チップのそれぞれに対して前記のすべてのステップを繰
り返して、複数の集積回路チップをスタック化する際、
前記複数の集積回路チップの隣接したチップのパターン
と相補パターンが嵌合するようにすることをさらに含
む。この方法は、第１および第２の面上に配置される厚
さ制御層にパターンおよび相補パターンをエッチングす
ることをさらに含む。
【００１６】本明細書で開示するこの方法および構造
は、スタック化された集積回路チップ間の正確な横方向
アライメントおよびスタック化された集積回路チップ間
の縦方向距離の正確な制御を可能にすることにより従来
の技術の欠点を解決するものである。したがって、正確
なアライメントおよび制御により、電子モジュールの表
面上に高密度バス入出力ネットワークを形成すること、
およびスタック化された集積回路チップのうちの選択し
たチップの露出した端部上に備えられた導電接続パッド
を接続することが可能となる。
は、スタック化された集積回路チップ間の正確な横方向
アライメントおよびスタック化された集積回路チップ間
の縦方向距離の正確な制御を可能にすることにより従来
の技術の欠点を解決するものである。したがって、正確
なアライメントおよび制御により、電子モジュールの表
面上に高密度バス入出力ネットワークを形成すること、
およびスタック化された集積回路チップのうちの選択し
たチップの露出した端部上に備えられた導電接続パッド
を接続することが可能となる。
【００１７】概して、本発明は、アライメントの方法お
よび得られるスタック化され整合された３次元半導体構
造を提供するものである。上述のように、現在のアライ
メント技法には、ウエハの研磨および端部のアライメン
トを含む物理的操作の寸法差の問題がある。本発明は、
「マスク」レベルにおいて使用され、したがって多数の
スタック化された集積回路チップから形成される電子モ
ジュールの側面上に配置される高密度バス入出力ネット
ワークに必要な「ＶＬＳＩ」の寸法差を維持するアライ
メント技法を提供するものである。
よび得られるスタック化され整合された３次元半導体構
造を提供するものである。上述のように、現在のアライ
メント技法には、ウエハの研磨および端部のアライメン
トを含む物理的操作の寸法差の問題がある。本発明は、
「マスク」レベルにおいて使用され、したがって多数の
スタック化された集積回路チップから形成される電子モ
ジュールの側面上に配置される高密度バス入出力ネット
ワークに必要な「ＶＬＳＩ」の寸法差を維持するアライ
メント技法を提供するものである。
【００１８】本発明の実施例には、横方向アライメント
と厚さ（または距離）制御の両方が提供されている。厚
さ制御は、スタック化されたチップ間に少なくとも１つ
の厚さ制御層を備えることによって達成される。層は、
正確な厚さに堆積またはエッチングされ、これによりウ
エハの研磨段階における厚さの誤差を補償する。さら
に、相補嵌合パターン（たとえば凹凸構造）をチップま
たは厚さ制御層内にエッチングして、正確な横方向アラ
イメントを行うことが可能である。また、整合された相
補パターンを多数のチップ上に備える新しいアライメン
ト方法も提供されている。
と厚さ（または距離）制御の両方が提供されている。厚
さ制御は、スタック化されたチップ間に少なくとも１つ
の厚さ制御層を備えることによって達成される。層は、
正確な厚さに堆積またはエッチングされ、これによりウ
エハの研磨段階における厚さの誤差を補償する。さら
に、相補嵌合パターン（たとえば凹凸構造）をチップま
たは厚さ制御層内にエッチングして、正確な横方向アラ
イメントを行うことが可能である。また、整合された相
補パターンを多数のチップ上に備える新しいアライメン
ト方法も提供されている。
【００１９】図３および図４は、横方向アライメント
を、チップの端部ではなくパッドを基準にして行えば、
配線ピッチをはるかに緊密にすることができる。図３
は、隣接したチップ上のパッドに整合されたパッド５６
ａおよび５６ｂを示す。図のように、チップの端部５８
ａないし５８ｃはアライメントに利用されておらず、し
たがって整合されていない。前面５２と後面５４の間に
実装技法が使用されていることに留意されたい。接続線
／配線チャネルはより緊密なグラウンド・ルールで完全
に復元されている。キューブの側面を研磨することによ
り、平坦面をつくり出すことが可能である。除去される
シリコンはカーフ素子を含んでいることがあるが、製品
には影響しない。図４に示すように、チップは、前面６
０と前面６２の間、後面６４と後面６６の間で実装する
ことが可能であり、各チップは半導体材料と非半導体材
料のどちらからでも形成することが可能であることに留
意されたい。
を、チップの端部ではなくパッドを基準にして行えば、
配線ピッチをはるかに緊密にすることができる。図３
は、隣接したチップ上のパッドに整合されたパッド５６
ａおよび５６ｂを示す。図のように、チップの端部５８
ａないし５８ｃはアライメントに利用されておらず、し
たがって整合されていない。前面５２と後面５４の間に
実装技法が使用されていることに留意されたい。接続線
／配線チャネルはより緊密なグラウンド・ルールで完全
に復元されている。キューブの側面を研磨することによ
り、平坦面をつくり出すことが可能である。除去される
シリコンはカーフ素子を含んでいることがあるが、製品
には影響しない。図４に示すように、チップは、前面６
０と前面６２の間、後面６４と後面６６の間で実装する
ことが可能であり、各チップは半導体材料と非半導体材
料のどちらからでも形成することが可能であることに留
意されたい。
【００２０】図５は、アライメントの改善方法の１つを
示す。ある面（たとえば、前面）上の基準凸部７２は、
（基板自体の上か層内のどちらかで）シリコン・チップ
の後面にエッチングされた凹部７０と嵌合する。凹部お
よび凸部は、各チップの素子またはパッドと整合されて
いる。パターンのアライメントでは、ウエハの前面また
は後面から赤外線放射を行う必要があり、以下に詳細を
述べる。そのようなスタック化の際のチップ間アライメ
ントの援助により、配線密度を４倍に高めることがで
き、図１に示すようにキューブの側面バス入出力ネット
ワーク１２の配線性を最大にすることができる。当分野
の技術者には、合いくぎ、グルーブ、ディンプル、穴な
ど、そのような種々の相補パターンが可能であり、また
１横方向または両横方向のアライメントが可能であるこ
とが認識されよう。
示す。ある面（たとえば、前面）上の基準凸部７２は、
（基板自体の上か層内のどちらかで）シリコン・チップ
の後面にエッチングされた凹部７０と嵌合する。凹部お
よび凸部は、各チップの素子またはパッドと整合されて
いる。パターンのアライメントでは、ウエハの前面また
は後面から赤外線放射を行う必要があり、以下に詳細を
述べる。そのようなスタック化の際のチップ間アライメ
ントの援助により、配線密度を４倍に高めることがで
き、図１に示すようにキューブの側面バス入出力ネット
ワーク１２の配線性を最大にすることができる。当分野
の技術者には、合いくぎ、グルーブ、ディンプル、穴な
ど、そのような種々の相補パターンが可能であり、また
１横方向または両横方向のアライメントが可能であるこ
とが認識されよう。
【００２１】前述のように、高密度バス入出力ネットワ
ークを維持するには、チップ間の距離とチップの横方向
アライメントの両方が同時に満足されなければならな
い。したがって、チップの厚さ、または距離の制御を、
パッドの横方向の周期性とほぼ一致するように行うこと
が望まれる。図６は、研磨機８６により固定基準８０に
合わせて研磨されたウエハ８２、および既知の厚さのウ
エハ・ホルダ８８を示す。上述のように、この基準では
十分な公差が得られない。図７は、たとえばレーザ定規
を用いて、最終的な厚さ９４が正確に測定されている研
磨されたウエハ９２を示す。
ークを維持するには、チップ間の距離とチップの横方向
アライメントの両方が同時に満足されなければならな
い。したがって、チップの厚さ、または距離の制御を、
パッドの横方向の周期性とほぼ一致するように行うこと
が望まれる。図６は、研磨機８６により固定基準８０に
合わせて研磨されたウエハ８２、および既知の厚さのウ
エハ・ホルダ８８を示す。上述のように、この基準では
十分な公差が得られない。図７は、たとえばレーザ定規
を用いて、最終的な厚さ９４が正確に測定されている研
磨されたウエハ９２を示す。
【００２２】本発明の実施例により、チップの最終的な
全体の寸法が±２1/2μｍに制御されるように適切に厚
さ制御を行いながら、厚さ制御層９０を堆積させたり、
または堆積させエッチングすることが可能である。これ
は前述の研磨技法に比べてはるかに進歩したものであ
る。
全体の寸法が±２1/2μｍに制御されるように適切に厚
さ制御を行いながら、厚さ制御層９０を堆積させたり、
または堆積させエッチングすることが可能である。これ
は前述の研磨技法に比べてはるかに進歩したものであ
る。
【００２３】ウエハに加えられる層もシリコンである場
合、シリコン・チップに直交する熱膨張係数（「ＴＣ
Ｅ」）はシリコンのＴＣＥと同じになる。異なる層を選
択して、シリコンのＴＣＥと異なるＴＣＥを得ることが
可能である。また、これらの層に熱接着剤を使用して、
チップをキューブ内に固定することができる。ＥＰＩ堆
積物、ポリアミド堆積物、シリコンなど、その他の層材
料が可能である。シリコンと同じまたは異なる膨張係数
を有する材料を使用することができる。層は、導電性ま
たは非導電性、および熱伝導性または非熱伝導性にな
る。あるエッチング・プロセスでは、ホトレジスト・マ
スクおよび反応イオン・エッチング・モードでＯ2にＣ
Ｆ4を使用する。当分野の技術者には、多くの堆積およ
びエッチング技法が利用可能であることが認識されよ
う。
合、シリコン・チップに直交する熱膨張係数（「ＴＣ
Ｅ」）はシリコンのＴＣＥと同じになる。異なる層を選
択して、シリコンのＴＣＥと異なるＴＣＥを得ることが
可能である。また、これらの層に熱接着剤を使用して、
チップをキューブ内に固定することができる。ＥＰＩ堆
積物、ポリアミド堆積物、シリコンなど、その他の層材
料が可能である。シリコンと同じまたは異なる膨張係数
を有する材料を使用することができる。層は、導電性ま
たは非導電性、および熱伝導性または非熱伝導性にな
る。あるエッチング・プロセスでは、ホトレジスト・マ
スクおよび反応イオン・エッチング・モードでＯ2にＣ
Ｆ4を使用する。当分野の技術者には、多くの堆積およ
びエッチング技法が利用可能であることが認識されよ
う。
【００２４】図８ないし図１１は、凹凸構造と厚さ制御
層とを結合する本発明の実施例を示す。図８では、第１
のチップの後面１０６（層またはシリコン基板を含むこ
ともある）は、厚さ１０２の凹部１１０を含んでいる。
好ましい実施例では、隣接した第２のチップの前面１０
８は、その下の素子を保護する必要があるために、基板
１３２上に厚さ制御層を含んでいる。層を堆積させ、平
坦化し、次いでエッチングして凸部１１２を形成する。
エッチングされた材料の深さ１０４は、研磨されたウエ
ハの測定厚さによって決まり、またスタック化する集積
回路チップの測定厚さに応じて変化させることができ
る。図９は、接合面１１６における積層上の２つの面を
示す。この例では、エッチングされた距離に起因して、
溝内の２つのチップ間に空隙１１４が残る。ある実施例
では、そのような空隙は、チップを固定するために塗布
される接着剤を保持するのに使用されることもある。
層とを結合する本発明の実施例を示す。図８では、第１
のチップの後面１０６（層またはシリコン基板を含むこ
ともある）は、厚さ１０２の凹部１１０を含んでいる。
好ましい実施例では、隣接した第２のチップの前面１０
８は、その下の素子を保護する必要があるために、基板
１３２上に厚さ制御層を含んでいる。層を堆積させ、平
坦化し、次いでエッチングして凸部１１２を形成する。
エッチングされた材料の深さ１０４は、研磨されたウエ
ハの測定厚さによって決まり、またスタック化する集積
回路チップの測定厚さに応じて変化させることができ
る。図９は、接合面１１６における積層上の２つの面を
示す。この例では、エッチングされた距離に起因して、
溝内の２つのチップ間に空隙１１４が残る。ある実施例
では、そのような空隙は、チップを固定するために塗布
される接着剤を保持するのに使用されることもある。
【００２５】図１０および図１１は、それぞれ隣接した
チップの後面１２６および前面１２８の他の例を示す。
後面または層１２６は、深さ１１８の凹部１２２ととも
に形成されている。この例では、前面層１２８の凸部１
２４を形成する場合、エッチングされた距離１２０は、
前述の例の場合よりもやや大きくなる。さらに、エッチ
ングされた距離は、研磨後にウエハの測定厚さに基づい
て調整されるので、完全に調整することができる。図１
１は、２つの面を接合面１３０において結合し積層化し
た結果を示す。得られた厚さ制御公差は、堆積およびエ
ッチングにより制限され、約±２1/2μｍになるが、こ
れは固定基準研磨技法の公差に比べてはるかに進歩した
値である。
チップの後面１２６および前面１２８の他の例を示す。
後面または層１２６は、深さ１１８の凹部１２２ととも
に形成されている。この例では、前面層１２８の凸部１
２４を形成する場合、エッチングされた距離１２０は、
前述の例の場合よりもやや大きくなる。さらに、エッチ
ングされた距離は、研磨後にウエハの測定厚さに基づい
て調整されるので、完全に調整することができる。図１
１は、２つの面を接合面１３０において結合し積層化し
た結果を示す。得られた厚さ制御公差は、堆積およびエ
ッチングにより制限され、約±２1/2μｍになるが、こ
れは固定基準研磨技法の公差に比べてはるかに進歩した
値である。
【００２６】図１２は、本発明の一実施例によりスタッ
ク構造に組み立てられた３つの集積回路チップ１４６、
１４８および１５０を示す。この実施例では、前面層１
４２ａないし１４２ｃは各個の集積回路チップの前面上
に堆積しており、後面層１４４ａないし１４４ｃは、各
個の集積回路チップの後面上に堆積している。次いで、
相補パターンをその層内にエッチングする。前述のよう
に、前面層エッチングの深さは、基板１４０ａないし１
４０ｃのそれぞれの測定厚さに基づいて制御される。厚
さ制御層と凹凸構造とを組み合わせることにより、前述
のような側面バス入出力ネットワークに必要な寸法差が
得られる。さらに、凹部は、ウエハ内ではなく、層の上
に形成される。したがって、ウエハが薄くなって低減し
た浮遊容量を維持できる。
ク構造に組み立てられた３つの集積回路チップ１４６、
１４８および１５０を示す。この実施例では、前面層１
４２ａないし１４２ｃは各個の集積回路チップの前面上
に堆積しており、後面層１４４ａないし１４４ｃは、各
個の集積回路チップの後面上に堆積している。次いで、
相補パターンをその層内にエッチングする。前述のよう
に、前面層エッチングの深さは、基板１４０ａないし１
４０ｃのそれぞれの測定厚さに基づいて制御される。厚
さ制御層と凹凸構造とを組み合わせることにより、前述
のような側面バス入出力ネットワークに必要な寸法差が
得られる。さらに、凹部は、ウエハ内ではなく、層の上
に形成される。したがって、ウエハが薄くなって低減し
た浮遊容量を維持できる。
【００２７】図１３および図１４は、各チップの前面お
よび後面上に堆積（およびエッチング）した層を有する
多数のチップを整合するのに使用される技法の一実施例
を示す。チップ製造プロセスでは、一般に素子１５８お
よび１６０が基板１６４上に形成されることになる。こ
れらの素子は、マスクを使用しているため、チップごと
に整合され、このアライメントは一般にチップの端部と
は無関係である。したがって、これらの素子間のチップ
間アライメントは、チップをスタック化する場合に望ま
しい。
よび後面上に堆積（およびエッチング）した層を有する
多数のチップを整合するのに使用される技法の一実施例
を示す。チップ製造プロセスでは、一般に素子１５８お
よび１６０が基板１６４上に形成されることになる。こ
れらの素子は、マスクを使用しているため、チップごと
に整合され、このアライメントは一般にチップの端部と
は無関係である。したがって、これらの素子間のチップ
間アライメントは、チップをスタック化する場合に望ま
しい。
【００２８】そのようなアライメントは、素子の形成の
際に使用されるマスクと同様なホトレジスト（図示せ
ず）を用いて、素子の位置により層１６２を堆積しエッ
チングすることによって行うことができる。したがっ
て、図１３では、現在の技術を用いて、層１６２の凸部
１６８を０．５μｍ以内まで素子１５８および１６０に
整合することが可能である。次いでこのプロセスは形成
される各チップについて繰り返される。得られたチップ
は、素子に整合された凸部を備えた前面層を有し、また
素子はチップごとに整合されているので、凸部も緊密に
整合されている。
際に使用されるマスクと同様なホトレジスト（図示せ
ず）を用いて、素子の位置により層１６２を堆積しエッ
チングすることによって行うことができる。したがっ
て、図１３では、現在の技術を用いて、層１６２の凸部
１６８を０．５μｍ以内まで素子１５８および１６０に
整合することが可能である。次いでこのプロセスは形成
される各チップについて繰り返される。得られたチップ
は、素子に整合された凸部を備えた前面層を有し、また
素子はチップごとに整合されているので、凸部も緊密に
整合されている。
【００２９】各チップ上に凸部を形成した後、光源１５
６を使用して、各チップの後面におけるマスクを整合す
る。光源は、ある実施例では、赤外線波長を有する。チ
ップの前面を照射すると、光は、基板の前面に近い凸部
のパターンまたは素子によって「変調」され、チップに
浸透する。次いで、変調された光は、後面において感知
され、後工程の層１６６のエッチング用のマスク（図示
せず）を整合するためのアライメント手段として使用さ
れる。次いで、凹部１７０を整合されたマスクによりエ
ッチングする。次いで、このアライメントおよびエッチ
ング・プロセスを各チップについて繰り返す。
６を使用して、各チップの後面におけるマスクを整合す
る。光源は、ある実施例では、赤外線波長を有する。チ
ップの前面を照射すると、光は、基板の前面に近い凸部
のパターンまたは素子によって「変調」され、チップに
浸透する。次いで、変調された光は、後面において感知
され、後工程の層１６６のエッチング用のマスク（図示
せず）を整合するためのアライメント手段として使用さ
れる。次いで、凹部１７０を整合されたマスクによりエ
ッチングする。次いで、このアライメントおよびエッチ
ング・プロセスを各チップについて繰り返す。
【００３０】したがって、その結果各チップの前面およ
び後面の上に形成される相補パターン（これらは次いで
３次元構造にスタック化される）は、普通の基準点（す
なわち、素子）から形成され、前述のような高密度バス
入出力ネットワークに必要なアライメントが得られる。
当分野の技術者には、たとえば、後面から前面への照
射、凸部と凹部の交互パターン配置、および基板または
製造プロセス中に作成されるその他の層内にパターンを
形成することなど、この技法の種々の変更が可能である
ことが認識されよう。
び後面の上に形成される相補パターン（これらは次いで
３次元構造にスタック化される）は、普通の基準点（す
なわち、素子）から形成され、前述のような高密度バス
入出力ネットワークに必要なアライメントが得られる。
当分野の技術者には、たとえば、後面から前面への照
射、凸部と凹部の交互パターン配置、および基板または
製造プロセス中に作成されるその他の層内にパターンを
形成することなど、この技法の種々の変更が可能である
ことが認識されよう。
【００３１】本明細書において、本発明をそのある好ま
しい実施例により詳細に説明したが、当分野の技術者
は、多くの修正および変更を行うことが可能である。し
たがって、請求の範囲によって、本発明の真の精神およ
び範囲内に属するものとしてそのようなすべての修正お
よび変更を行うことが意図されている。
しい実施例により詳細に説明したが、当分野の技術者
は、多くの修正および変更を行うことが可能である。し
たがって、請求の範囲によって、本発明の真の精神およ
び範囲内に属するものとしてそのようなすべての修正お
よび変更を行うことが意図されている。
【図１】スタック化された集積回路チップから形成さ
れ、その表面上にバス入出力ネットワークが配置された
３次元電子モジュールの例を示す図である。
れ、その表面上にバス入出力ネットワークが配置された
３次元電子モジュールの例を示す図である。
【図２】各スタック化された集積回路チップの端部上に
配置されたパッドと接続しているバス入出力ネットワー
クの例を示す図である。
配置されたパッドと接続しているバス入出力ネットワー
クの例を示す図である。
【図３】パッドを適切に整合し、フロント・バック実装
法を利用した集積回路チップのスタックを示す図であ
る。
法を利用した集積回路チップのスタックを示す図であ
る。
【図４】パッドを適切に整合し、異なる実装技法を利用
した集積回路チップのスタックを示す図である。
した集積回路チップのスタックを示す図である。
【図５】本発明の原理による横方向アライメント技法を
示す図である。
示す図である。
【図６】ウエハを所望の厚さに研磨するために使用され
る技法を示す図である。
る技法を示す図である。
【図７】本発明の原理による前もって研磨されたウエハ
上の厚さ制御層の堆積を示す図である。
上の厚さ制御層の堆積を示す図である。
【図８】本発明の原理による２つの集積回路チップのス
タック上の２つの異なるエッチング深さの効果を示す図
である。
タック上の２つの異なるエッチング深さの効果を示す図
である。
【図９】本発明の原理による２つの集積回路チップのス
タック上の２つの異なるエッチング深さの効果を示す図
である。
タック上の２つの異なるエッチング深さの効果を示す図
である。
【図１０】本発明の原理による２つの集積回路チップの
スタック上の２つの異なるエッチング深さの効果を示す
図である。
スタック上の２つの異なるエッチング深さの効果を示す
図である。
【図１１】本発明の原理による２つの集積回路チップの
スタック上の２つの異なるエッチング深さの効果を示す
図である。
スタック上の２つの異なるエッチング深さの効果を示す
図である。
【図１２】本発明の原理による、各チップが厚さ制御の
ための層および横方向アライメントのための相補パター
ンを有する３つの集積回路チップを示す図である。
ための層および横方向アライメントのための相補パター
ンを有する３つの集積回路チップを示す図である。
【図１３】本発明の原理による多数の集積回路チップの
前面および後面上の相補パターンを整合するための技法
を示す図である。
前面および後面上の相補パターンを整合するための技法
を示す図である。
【図１４】本発明の原理による多数の集積回路チップの
前面および後面上の相補パターンを整合するための技法
を示す図である。
前面および後面上の相補パターンを整合するための技法
を示す図である。
１０ キューブ １２ 入出力ネットワーク １４ 集積回路チップ １６ 接続線 １８ パッド ２０ 金属被覆線 ２２ａ、２２ｂ、２２ｃ 導電パッド ３０、３４、３８、４２ 接続線 ３２ａ、３２ｂ パッド ３６ａ、３６ｂ パッド ４０ａ、４０ｂ パッド ４４ａ、４４ｂ パッド ５２ 前面 ５４ 後面 ５６ａ、５６ｂ パッド ５８ａ、５８ｂ、５８ｃ チップの端部 ６０、６２ 前面 ６４、６６ 後面 ７０ 凹部 ７２ 凸部 ８０ 固定基準 ８２ ウエハ ８６ 研磨機 ８８ ウエハ・ホルダ ９０ 厚さ制御層 ９２ 研磨されたウエハ ９４ 最終的な厚さ １０２ 厚さ １０４ 深さ １０６ 第１のチップの後面 １０８ 第２のチップの前面 １１０ 凹部 １１２ 凸部 １１４ 空隙 １１６ 接合面 １１８ 深さ １２０ エッチングされた距離 １２２ 凹部 １２４ 凸部 １２６ 後面層 １２８ 前面層 １３０ 接合面 １３２ 基板 １４０ａ、１４０ｂ、１４０ｃ 基板 １４２ａ、１４２ｂ、１４２ｃ 前面層 １４４ａ、１４４ｂ、１４４ｃ 後面層 １４６、１４８、１５０ 集積回路チップ １５６ 光源 １５８、１６０ 素子 １６２ 層 １６４ 基板 １６６ 層 １６８ 凸部 １７０ 凹部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エドワード・クローニン アメリカ合衆国05468 バーモント州ミル トン アール・ディー・ナンバー３ ボッ クス3254 (72)発明者 デビッド・ヤコブ・パールマン アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ ネビル・ロー ド７
Claims (25)
- 【請求項１】複数のスタック化された集積回路チップを
有する３次元電子モジュール内の２つの隣接した集積回
路チップの間の距離を制御するための方法において、 前記２つの集積回路チップのうちの第１のチップの第１
の厚さを決定するステップと、 前記第１の厚さから決定される厚さ、および前記３次元
電子モジュール内の前記２つの集積回路チップをスタッ
ク化する際の所望の厚さを有する層を前記２つの集積回
路チップのうちの第１のチップに形成し、前記２つの集
積回路チップの間の距離を前記層によって制御するステ
ップとを含んでいることを特徴とする方法。 - 【請求項２】所定の深さの少なくとも１つの凹領域を有
するパターンを前記層内にエッチングするステップと、 前記２つの集積回路チップのうちの第２のチップ内に相
補パターンをエッチングして、前記３次元電子モジュー
ル内の前記２つの集積回路チップをスタック化する際、
前記パターンと前記相補パターンとが嵌合し、それによ
り前記２つの集積回路チップを横方向に整合するステッ
プとを含んでいることを特徴とする、請求項１に記載の
方法。 - 【請求項３】前記２つの集積回路チップのうちの第１の
チップの端部上の位置に導電パッドを備えるステップ
と、 前記２つの集積回路チップのうちの第２のチップの端部
上の対応する位置に、前記導電パッドを整合するように
対応する導電パッドを備えるステップとをさらに含んで
いることを特徴とする、請求項２に記載の方法。 - 【請求項４】前記２つの集積回路チップのうちの第１の
チップの端部上の位置に導電パッドを備えるステップ
と、 前記２つの集積回路チップのうちの第２のチップの端部
上の対応する位置に対応する導電パッドを備え、前記３
次元電子モジュール内の前記２つの集積回路チップをス
タック化する際、前記導電パッドと前記対応する導電パ
ッドの間の距離を制御するステップとをさらに含んでい
ることを特徴とする、請求項１に記載の方法。 - 【請求項５】第１および第２の隣接してスタックされた
集積回路チップを含む３次元電子モジュールを製造する
方法において、 前記第１のチップの第１の厚さを決定するステップと、 前記第１のチップの表面上に層を堆積させるステップ
と、 前記第１の厚さによって決定される高さの少なくとも１
つの凸部を有するパターンを前記層内にエッチングする
ステップと、 前記凸部に対応する凹部を有する相補パターンを前記第
２のチップ内にエッチングするステップと、 前記パターンと前記相補パターンとを嵌合させ、前記第
１および第２のチップ間の距離が前記凸部の前記高さに
よって決定され、かつ前記第１および第２のチップが、
前記パターンと前記相補パターンとの嵌合によって横方
向に整合されるように前記第１および第２のチップをス
タックするステップとを含んでいることを特徴とする方
法。 - 【請求項６】前記第１のチップの端部上の位置に導電パ
ッドを備えるステップと、 前記第２のチップの端部上の対応する位置に、前記導電
パッドと整合するように対応する導電パッドを備えるス
テップとをさらに含んでいることを特徴とする、請求項
５に記載の方法。 - 【請求項７】２つの集積回路チップを含んでいる電子モ
ジュールにおいて、 前記２つの集積回路チップがそれぞれ異なる厚さならび
に前面および後面を有して前記電子モジュール内にスタ
ック化され、 さらに前記電子モジュールが前記２つの集積回路チップ
間の距離を制御するように前記２つの集積回路チップの
うちの第１のチップと第２のチップとの間に配置された
第１の厚さ制御層を含むことを特徴とする電子モジュー
ル。 - 【請求項８】３つの集積回路チップが前記電子モジュー
ル内にスタック化されるように、前面および後面を有す
る第３の集積回路チップと、 前記３つの集積回路チップのうちの任意の２つのチップ
の前面の間の測定距離が、実質上前記電子モジュール内
の２つの隣接した集積回路チップの前面の間の測定距離
の倍数となるようにように、前記第２の集積回路チップ
および前記第３の集積回路チップの間に配置された第２
の厚さ制御層とをさらに含んでいることを特徴とする、
請求項７に記載の電子モジュール。 - 【請求項９】前記３つの集積回路チップのうちの２つの
チップの露出した端部上に配置された導電パッドと、 前記２つの集積回路チップの間または前記電子モジュー
ルと少なくとも１つの外部素子との間に電気信号を分配
するために、前記パッドのうちの選択されたパッドに接
続された電気配線網とをさらに含んでいることを特徴と
する、請求項８に記載の電子モジュール。 - 【請求項１０】前記第１の厚さ制御層がその上にエッチ
ングされた凸部を含むパターンを有し、 前記２つの集積回路チップのうちの第２のチップがその
上にエッチングされて前記凸部に対応する位置に形成さ
れた凹部を含む相補パターンを有し、該凹部が前記凸部
と嵌合し、それにより前記２つの集積回路チップのうち
の第１のチップおよび第２のチップが前記電子モジュー
ル内で制御可能なように位置決めされていることを特徴
とする、請求項７に記載の電子モジュール。 - 【請求項１１】前記２つの集積回路チップのうちの第２
のチップに配置された第３の層をさらに含んでおり、前
記相補パターンが前記第３の層内にエッチングされるこ
とを特徴とする、請求項１０に記載の電子モジュール。 - 【請求項１２】複数のスタック化された集積回路チップ
と、 前記複数のスタック化された集積回路チップのうちの各
チップ間の距離を制御するための手段と、 前記複数のスタック化された集積回路チップのうちの各
チップを横方向に整合するための手段とを含んでいるこ
とを特徴とする電子モジュール。 - 【請求項１３】前記距離制御手段が、前記複数のスタッ
ク化された集積回路チップのうちの２つのチップの間に
配置された層を含んでおり、該層が前記複数のスタック
化された集積回路チップのうちの１つの測定厚さから決
定される厚さを有することを特徴とする、請求項１２に
記載の電子モジュール。 - 【請求項１４】前記の横方向に整合する手段が、前記複
数のスタック化された集積回路チップのうちの隣接した
チップの間に配置された相補嵌合パターンを含んでいる
ことを特徴とする、請求項１２に記載の電子モジュー
ル。 - 【請求項１５】前記複数のスタック化された集積回路チ
ップのうちの選択されたチップの露出した端部上に配置
された複数の導電パッドと、 前記複数の導電パッドのうちの選択されたパッドを接続
する電気配線網とをさらに含んでいることを特徴とす
る、請求項１２に記載の電子モジュール。 - 【請求項１６】集積回路チップのその下に素子を有する
第１の面上に形成されるパターンと前記集積回路チップ
の第２の面上に形成される相補パターンとを整合するた
めの方法において、 前記素子に整合された第１のマスクにより前記第１の面
にパターンをエッチングするステップと、 前記第１の面に浸透電磁エネルギーを照射するステップ
と、 前記第２の面から発散する前記浸透電磁エネルギーの一
部を検出することによって、前記第２の面に隣接した第
２のマスクを前記パターンに整合するステップと、 前記第２の表面に対して高さの異なる領域を有する相補
パターンを前記第２のマスクにより前記第２の面にエッ
チングするステップとを含んでいることを特徴とする方
法。 - 【請求項１７】前記複数の集積回路チップをスタック化
する際、前記複数の集積回路チップのうちの隣接したチ
ップのパターンと相補パターンとが嵌合するように、複
数の集積回路チップのそれぞれについて前記のすべての
ステップを繰り返すステップをさらに含んでいることを
特徴とする、請求項１６に記載の方法。 - 【請求項１８】前記複数の集積回路チップのうちの選択
されたチップの対応する端部上に導電パッドを備え、前
記複数の集積回路チップをスタック化する際、前記導電
パッドが前記対応する端部から形成されるモジュール面
上に整合されるようにするステップをさらに含んでいる
ことを特徴とする、請求項１７に記載の方法。 - 【請求項１９】前記導電パッドのうちの選択されたチッ
プと電気的に連絡する電気配線網を前記モジュール面上
に形成するステップをさらに含んでいることを特徴とす
る、請求項１８に記載の方法。 - 【請求項２０】前記パターンが前記第１の面上に配置さ
れた第１の層内にエッチングされていることを特徴とす
る、請求項１６に記載の方法。 - 【請求項２１】前記第１の層が厚さ制御層を含んでいる
ことを特徴とする、請求項２０に記載の方法。 - 【請求項２２】前記相補パターンが前記第２の面上に配
置された第２の層内にエッチングされることを特徴とす
る、請求項１６に記載の方法。 - 【請求項２３】前記第２の層が厚さ制御層を含んでいる
ことを特徴とする、請求項２２に記載の方法。 - 【請求項２４】３次元電子モジュール内の集積回路チッ
プを制御可能なようにスタック化する方法において、 前記集積回路チップのうちの第１の選択された隣接した
チップとの間に、前記第１の選択された隣接したチップ
を横方向に整合する相補嵌合パターンを備えるステップ
と、 前記集積回路チップの第２の選択されたチップとの間に
配置された少なくとも１つの厚さ制御層を備え、それに
より前記集積回路チップのうちの第２の選択されたチッ
プとの間の距離を制御するステップとを含んでいること
を特徴とする方法。 - 【請求項２５】前記集積回路チップのうちの第３の選択
されたチップの露出した端部上に導電パッドを備えるス
テップと、 前記導電パッドの選択されたチップ上に電気配線網を備
えるステップとをさらに含んでいることを特徴とする、
請求項２４に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US306042 | 1994-09-14 | ||
| US08/306,042 US5567653A (en) | 1994-09-14 | 1994-09-14 | Process for aligning etch masks on an integrated circuit surface using electromagnetic energy |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888314A true JPH0888314A (ja) | 1996-04-02 |
| JP2818389B2 JP2818389B2 (ja) | 1998-10-30 |
Family
ID=23183498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230235A Expired - Lifetime JP2818389B2 (ja) | 1994-09-14 | 1995-09-07 | ３次元電子モジュールおよび製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5567653A (ja) |
| JP (1) | JP2818389B2 (ja) |
| TW (1) | TW280004B (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3156896B2 (ja) * | 1994-01-28 | 2001-04-16 | 富士通株式会社 | 半導体装置の製造方法およびかかる製造方法により製造された半導体装置 |
| KR960009074A (ko) * | 1994-08-29 | 1996-03-22 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
| US5925928A (en) * | 1994-09-30 | 1999-07-20 | Siemens Aktiengesellschaft | Data carrier card, assembly of at least two data carrier cards and method of accessing at least one of the data carrier cards |
| US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
| US6882030B2 (en) | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
| WO1998019337A1 (en) * | 1996-10-29 | 1998-05-07 | Trusi Technologies, Llc | Integrated circuits and methods for their fabrication |
| US6498074B2 (en) | 1996-10-29 | 2002-12-24 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
| US6310782B1 (en) | 1996-10-31 | 2001-10-30 | Compaq Computer Corporation | Apparatus for maximizing memory density within existing computer system form factors |
| US6154441A (en) * | 1997-04-17 | 2000-11-28 | Imation Corp. | Method for centering a hub in an optical disc, and an optical storage system using such disc |
| JPH10321631A (ja) * | 1997-05-19 | 1998-12-04 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5821532A (en) * | 1997-06-16 | 1998-10-13 | Eastman Kodak Company | Imager package substrate |
| US6114221A (en) * | 1998-03-16 | 2000-09-05 | International Business Machines Corporation | Method and apparatus for interconnecting multiple circuit chips |
| US6025638A (en) * | 1998-06-01 | 2000-02-15 | International Business Machines Corporation | Structure for precision multichip assembly |
| US6110806A (en) * | 1999-03-26 | 2000-08-29 | International Business Machines Corporation | Process for precision alignment of chips for mounting on a substrate |
| US6322903B1 (en) | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
| US6392144B1 (en) | 2000-03-01 | 2002-05-21 | Sandia Corporation | Micromechanical die attachment surcharge |
| US6759746B1 (en) * | 2000-03-17 | 2004-07-06 | Robert Bruce Davies | Die attachment and method |
| US6525413B1 (en) * | 2000-07-12 | 2003-02-25 | Micron Technology, Inc. | Die to die connection method and assemblies and packages including dice so connected |
| EP1178340A1 (en) * | 2000-08-02 | 2002-02-06 | Corning Incorporated | Vertically-tolerant alignment using slanted wall pedestal |
| US6518679B2 (en) | 2000-12-15 | 2003-02-11 | International Business Machines Corporation | Capacitive alignment structure and method for chip stacking |
| US6717254B2 (en) | 2001-02-22 | 2004-04-06 | Tru-Si Technologies, Inc. | Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture |
| JP4091838B2 (ja) * | 2001-03-30 | 2008-05-28 | 富士通株式会社 | 半導体装置 |
| DE10120917C1 (de) * | 2001-04-27 | 2002-11-28 | Infineon Technologies Ag | Anordnung mit wenigstens zwei zentrierten gestapelten Halbleiterchips |
| US6787916B2 (en) | 2001-09-13 | 2004-09-07 | Tru-Si Technologies, Inc. | Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity |
| US6908845B2 (en) * | 2002-03-28 | 2005-06-21 | Intel Corporation | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
| US20030183943A1 (en) * | 2002-03-28 | 2003-10-02 | Swan Johanna M. | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
| US6848177B2 (en) * | 2002-03-28 | 2005-02-01 | Intel Corporation | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
| US6911730B1 (en) | 2003-03-03 | 2005-06-28 | Xilinx, Inc. | Multi-chip module including embedded transistors within the substrate |
| US7612443B1 (en) * | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
| US7005319B1 (en) * | 2004-11-19 | 2006-02-28 | International Business Machines Corporation | Global planarization of wafer scale package with precision die thickness control |
| KR100884238B1 (ko) * | 2006-05-22 | 2009-02-17 | 삼성전자주식회사 | 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법 |
| TWI330951B (en) * | 2006-10-04 | 2010-09-21 | Via Tech Inc | Electronic apparatus |
| US8487428B2 (en) * | 2007-11-20 | 2013-07-16 | Fujitsu Limited | Method and system for providing a reliable semiconductor assembly |
| US20100065949A1 (en) * | 2008-09-17 | 2010-03-18 | Andreas Thies | Stacked Semiconductor Chips with Through Substrate Vias |
| JP6334561B2 (ja) | 2012-12-28 | 2018-05-30 | ボルケーノ コーポレイション | 血管内超音波画像化装置、インターフェースアーキテクチャ、および製造方法 |
| US20150262902A1 (en) | 2014-03-12 | 2015-09-17 | Invensas Corporation | Integrated circuits protected by substrates with cavities, and methods of manufacture |
| US9355997B2 (en) | 2014-03-12 | 2016-05-31 | Invensas Corporation | Integrated circuit assemblies with reinforcement frames, and methods of manufacture |
| US9165793B1 (en) | 2014-05-02 | 2015-10-20 | Invensas Corporation | Making electrical components in handle wafers of integrated circuit packages |
| US9741649B2 (en) | 2014-06-04 | 2017-08-22 | Invensas Corporation | Integrated interposer solutions for 2D and 3D IC packaging |
| US9412806B2 (en) | 2014-06-13 | 2016-08-09 | Invensas Corporation | Making multilayer 3D capacitors using arrays of upstanding rods or ridges |
| US9252127B1 (en) | 2014-07-10 | 2016-02-02 | Invensas Corporation | Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture |
| US9478504B1 (en) | 2015-06-19 | 2016-10-25 | Invensas Corporation | Microelectronic assemblies with cavities, and methods of fabrication |
| CN107706170A (zh) * | 2016-08-09 | 2018-02-16 | 晟碟信息科技（上海）有限公司 | 垂直半导体装置 |
| US20230411325A1 (en) * | 2022-06-15 | 2023-12-21 | Xilinx, Inc. | Chip package integration with hybrid bonding |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151546A (en) * | 1976-01-14 | 1979-04-24 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device having electrode-lead layer units of differing thicknesses |
| JPS58170067A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPS58178547A (ja) * | 1982-04-12 | 1983-10-19 | Matsushita Electric Ind Co Ltd | 電気部品組立体およびその製造方法 |
| US4754316A (en) * | 1982-06-03 | 1988-06-28 | Texas Instruments Incorporated | Solid state interconnection system for three dimensional integrated circuit structures |
| US4704319A (en) * | 1984-11-23 | 1987-11-03 | Irvine Sensors Corporation | Apparatus and method for fabricating modules comprising stacked circuit-carrying layers |
| US4706166A (en) * | 1986-04-25 | 1987-11-10 | Irvine Sensors Corporation | High-density electronic modules--process and product |
| JPS6352462A (ja) * | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 半導体装置 |
| US4764846A (en) * | 1987-01-05 | 1988-08-16 | Irvine Sensors Corporation | High density electronic package comprising stacked sub-modules |
| JPH0239651A (ja) * | 1988-07-29 | 1990-02-08 | Nec Corp | 伝送速度変換回路 |
| US5107586A (en) * | 1988-09-27 | 1992-04-28 | General Electric Company | Method for interconnecting a stack of integrated circuits at a very high density |
| US4949148A (en) * | 1989-01-11 | 1990-08-14 | Bartelink Dirk J | Self-aligning integrated circuit assembly |
| JP2885414B2 (ja) * | 1989-03-13 | 1999-04-26 | 株式会社日立製作所 | 半導体装置、その実装方法および電子装置 |
| US4999311A (en) * | 1989-08-16 | 1991-03-12 | Unisys Corporation | Method of fabricating interconnections to I/O leads on layered electronic assemblies |
| US5121299A (en) * | 1989-12-29 | 1992-06-09 | International Business Machines Corporation | Multi-level circuit structure utilizing conductive cores having conductive protrusions and cavities therein |
| US5126286A (en) * | 1990-10-05 | 1992-06-30 | Micron Technology, Inc. | Method of manufacturing edge connected semiconductor die |
| JPH04284661A (ja) * | 1991-03-13 | 1992-10-09 | Toshiba Corp | 半導体装置 |
| US5086018A (en) * | 1991-05-02 | 1992-02-04 | International Business Machines Corporation | Method of making a planarized thin film covered wire bonded semiconductor package |
| US5202754A (en) * | 1991-09-13 | 1993-04-13 | International Business Machines Corporation | Three-dimensional multichip packages and methods of fabrication |
| US5266833A (en) * | 1992-03-30 | 1993-11-30 | Capps David F | Integrated circuit bus structure |
| US5279991A (en) * | 1992-05-15 | 1994-01-18 | Irvine Sensors Corporation | Method for fabricating stacks of IC chips by segmenting a larger stack |
| JPH0621260U (ja) * | 1992-05-27 | 1994-03-18 | 和正 菅野 | 半導体集積回路 |
| KR100245257B1 (ko) * | 1993-01-13 | 2000-02-15 | 윤종용 | 웨이퍼 수준의 반도체 패키지의 제조방법 |
-
1994
- 1994-09-14 US US08/306,042 patent/US5567653A/en not_active Expired - Fee Related
-
1995
- 1995-01-20 US US08/375,770 patent/US5532519A/en not_active Expired - Fee Related
- 1995-03-23 TW TW084102816A patent/TW280004B/zh active
- 1995-09-07 JP JP7230235A patent/JP2818389B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-16 US US08/585,579 patent/US5712190A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW280004B (ja) | 1996-07-01 |
| US5567653A (en) | 1996-10-22 |
| US5532519A (en) | 1996-07-02 |
| US5712190A (en) | 1998-01-27 |
| JP2818389B2 (ja) | 1998-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2818389B2 (ja) | ３次元電子モジュールおよび製造方法 | |
| US8222121B2 (en) | Fiducial scheme adapted for stacked integrated circuits | |
| US7853105B2 (en) | Coupling element alignment using waveguide fiducials | |
| US4794092A (en) | Single wafer moated process | |
| US5847448A (en) | Method and device for interconnecting integrated circuits in three dimensions | |
| US4304624A (en) | Method of fabricating a multi-layer structure for detector array module | |
| JP5211396B2 (ja) | ３ｄ電子モジュールを集積的に製造する方法 | |
| US20050224921A1 (en) | Method for bonding wafers to produce stacked integrated circuits | |
| KR19980079716A (ko) | 고밀도 접적 회로 패키지 | |
| US5885850A (en) | Method for the 3D interconnection of packages of electronic components, and device obtained by this method | |
| EP0951739B1 (en) | High density electrical connectors | |
| HUP0303965A2 (hu) | Integrált áramköri csomag és eljárás integrált áramköri elemek összekapcsolására funkcionális áramköri egységgé | |
| US5760477A (en) | Integrated circuit contacts having resistive electromigration characteristics | |
| JP2001506417A (ja) | 集積回路用パッケージ構造 | |
| JPH0567770A (ja) | 光電子集積回路装置 | |
| US20100009140A1 (en) | Lithographic method for wiring a side surface of a substrate | |
| JP3483280B2 (ja) | 電子コンポーネントパッケージの３次元相互接続方法及びそれによって形成される３次元コンポーネント | |
| US20020117753A1 (en) | Three dimensional packaging | |
| US6548325B2 (en) | Wafer thickness compensation for interchip planarity | |
| US6452265B1 (en) | Multi-chip module utilizing a nonconductive material surrounding the chips that has a similar coefficient of thermal expansion | |
| GB2047466A (en) | Multi level connection networks | |
| CA1228179A (en) | Packaging microminiature devices | |
| JPH06140461A (ja) | 半導体チップの実装方法および実装構造体 | |
| JP2007156025A (ja) | 光導波路部材、光配線基板および光配線モジュール | |
| JPH07321467A (ja) | 厚膜・薄膜混成多層配線基板 |