JPH0895936A - プロセッサ間のデータ転送方式 - Google Patents
プロセッサ間のデータ転送方式Info
- Publication number
- JPH0895936A JPH0895936A JP23476494A JP23476494A JPH0895936A JP H0895936 A JPH0895936 A JP H0895936A JP 23476494 A JP23476494 A JP 23476494A JP 23476494 A JP23476494 A JP 23476494A JP H0895936 A JPH0895936 A JP H0895936A
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- Japan
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- processing unit
- central processing
- data
- chip microcomputer
- memory
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- Pending
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Abstract
(57)【要約】
【構成】プロセッサ間のデータ転送方式は、共通バスに
接続した中央処理装置１と主記憶装置２をデュアルポー
トメモリの一方のポートに接続し、もう一方のポート
に、共通バスに接続した複数のシングルチップマイコン
を接続した、マルチプロセッサシステムで、デュアルポ
ートメモリとシングルチップマイコン間に、コントロー
ルレジスタ６０，ステータスレジスタ６１，優先順位決
定回路６２，バス権制御回路６３により構成する入出力
制御回路６を設定した。 【効果】従来の方式での問題である中央処理装置及びシ
ングルチップマイコンの処理速度の低下，転送データの
信頼性の低下の問題を解消することを可能とした。
接続した中央処理装置１と主記憶装置２をデュアルポー
トメモリの一方のポートに接続し、もう一方のポート
に、共通バスに接続した複数のシングルチップマイコン
を接続した、マルチプロセッサシステムで、デュアルポ
ートメモリとシングルチップマイコン間に、コントロー
ルレジスタ６０，ステータスレジスタ６１，優先順位決
定回路６２，バス権制御回路６３により構成する入出力
制御回路６を設定した。 【効果】従来の方式での問題である中央処理装置及びシ
ングルチップマイコンの処理速度の低下，転送データの
信頼性の低下の問題を解消することを可能とした。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置が、中央
処理装置を接続したバスとは別のバスに接続した複数の
シングルチップマイコンに対してアクセスを行うマルチ
プロセッサシステムにおけるデータ転送方式に関する。
処理装置を接続したバスとは別のバスに接続した複数の
シングルチップマイコンに対してアクセスを行うマルチ
プロセッサシステムにおけるデータ転送方式に関する。
【０００２】
【従来の技術】従来の方式を図３及び図４に示す。図３
は、中央処理装置１と主記憶装置２と小容量の二つのポ
ートをもつメモリ（以下デュアルポートメモリ）を内蔵
した複数のシングルチップマイコン９を共通のバス３，
４に接続したマルチプロセッサシステムである。この方
式では、中央処理装置１が、主記憶装置２から読み出し
たデータを、シングルチップマイコン９に内蔵の小容量
のデュアルポートメモリに転送するが、シングルチップ
マイコン９内蔵のデュアルポートメモリは容量が小さい
ため、小容量のデュアルポートメモリを内蔵したシング
ルチップマイコンに転送すべきデータが、その容量を上
回る場合、複数回に分けてデータ転送を行う必要があ
る。また、シングルチップマイコン９が、内蔵の小容量
のデュアルポートメモリから、内部記憶装置にデータを
移し終えたことを、中央処理装置１に認知させる手段を
持たないため、中央処理装置１が、常に、シングルチッ
プマイコン９内蔵の小容量のデュアルポートメモリの状
態を監視する必要があることにより、中央処理装置１の
負荷が増し、処理速度が低下してしまう。図４は、中央
処理装置１と主記憶装置２と複数のシングルチップマイ
コン９をデュアルポートメモリ５を介して共通のバス
３，４に接続したマルチプロセッサシステムである。こ
の方式では、中央処理装置１がデュアルポートメモリ５
にデータ転送したことをシングルチップマイコン９に認
知させる手段をもたないことから、シングルチップマイ
コン９は常にデュアルポートメモリ５の状態を監視する
必要があるために、シングルチップマイコン９の処理速
度が低下してしまう。
は、中央処理装置１と主記憶装置２と小容量の二つのポ
ートをもつメモリ（以下デュアルポートメモリ）を内蔵
した複数のシングルチップマイコン９を共通のバス３，
４に接続したマルチプロセッサシステムである。この方
式では、中央処理装置１が、主記憶装置２から読み出し
たデータを、シングルチップマイコン９に内蔵の小容量
のデュアルポートメモリに転送するが、シングルチップ
マイコン９内蔵のデュアルポートメモリは容量が小さい
ため、小容量のデュアルポートメモリを内蔵したシング
ルチップマイコンに転送すべきデータが、その容量を上
回る場合、複数回に分けてデータ転送を行う必要があ
る。また、シングルチップマイコン９が、内蔵の小容量
のデュアルポートメモリから、内部記憶装置にデータを
移し終えたことを、中央処理装置１に認知させる手段を
持たないため、中央処理装置１が、常に、シングルチッ
プマイコン９内蔵の小容量のデュアルポートメモリの状
態を監視する必要があることにより、中央処理装置１の
負荷が増し、処理速度が低下してしまう。図４は、中央
処理装置１と主記憶装置２と複数のシングルチップマイ
コン９をデュアルポートメモリ５を介して共通のバス
３，４に接続したマルチプロセッサシステムである。こ
の方式では、中央処理装置１がデュアルポートメモリ５
にデータ転送したことをシングルチップマイコン９に認
知させる手段をもたないことから、シングルチップマイ
コン９は常にデュアルポートメモリ５の状態を監視する
必要があるために、シングルチップマイコン９の処理速
度が低下してしまう。
【０００３】
【発明が解決しようとする課題】従来の技術である図３
に示す方式では、この方式では、中央処理装置１が、主
記憶装置２から読み出したデータを、シングルチップマ
イコン９内蔵の小容量のデュアルポートメモリに転送す
るが、このシングルチップマイコン９内蔵のデュアルポ
ートメモリは容量が小さいため、中央処理装置１が主記
憶装置２から読み出したデータが、その容量を上回る場
合、複数回に分けてデータ転送を行う必要があると共
に、シングルチップマイコン９が、内蔵の小容量のデュ
アルポートメモリから、内部記憶装置にデータを移し終
えたことを、中央処理装置１に認知させる手段を持たな
いことから、中央処理装置１が、常に、シングルチップ
マイコン９内蔵の小容量のデュアルポートメモリの状態
を監視する必要があることにより、中央処理装置１の負
荷が増し、処理速度が低下してしまうことが問題だっ
た。また、図４に示す方式では、中央処理装置１がデュ
アルポートメモリ５にデータ転送したことをシングルチ
ップマイコン９に認知させる手段をもたないことから、
シングルチップマイコン９は常にデュアルポートメモリ
５の状態を監視する必要があるために、シングルチップ
マイコン９の処理速度が低下してしまうことが問題であ
った。
に示す方式では、この方式では、中央処理装置１が、主
記憶装置２から読み出したデータを、シングルチップマ
イコン９内蔵の小容量のデュアルポートメモリに転送す
るが、このシングルチップマイコン９内蔵のデュアルポ
ートメモリは容量が小さいため、中央処理装置１が主記
憶装置２から読み出したデータが、その容量を上回る場
合、複数回に分けてデータ転送を行う必要があると共
に、シングルチップマイコン９が、内蔵の小容量のデュ
アルポートメモリから、内部記憶装置にデータを移し終
えたことを、中央処理装置１に認知させる手段を持たな
いことから、中央処理装置１が、常に、シングルチップ
マイコン９内蔵の小容量のデュアルポートメモリの状態
を監視する必要があることにより、中央処理装置１の負
荷が増し、処理速度が低下してしまうことが問題だっ
た。また、図４に示す方式では、中央処理装置１がデュ
アルポートメモリ５にデータ転送したことをシングルチ
ップマイコン９に認知させる手段をもたないことから、
シングルチップマイコン９は常にデュアルポートメモリ
５の状態を監視する必要があるために、シングルチップ
マイコン９の処理速度が低下してしまうことが問題であ
った。
【０００４】
【課題を解決するための手段】本発明におけるデータ転
送方式では、共通のバスに接続した中央処理装置と主記
憶装置、及び、前述したバスとは異なる共通のバスに接
続した複数のシングルチップマイコンを、デュアルポー
トメモリを介して接続し、複数のシングルチップマイコ
ンを接続した共通のバスと、デュアルポートメモリの一
方のポートの間に、中央処理装置が主記憶装置からデュ
アルポートメモリの当該エリアにデータ転送したことを
示すフラグにより構成するコントロールレジスタと、デ
ュアルポートメモリのエリアから、前記シングルチップ
マイコンが内部の記憶装置にデータ転送したことを示す
終了フラグにより構成するステータスレジスタを備え、
中央処理装置がデュアルポートメモリの、前記エリアに
転送したデータを、前記シングルチップマイコンに対
し、共通バス占有権を制御することにより、中央処理装
置の動作に関係なく、エリア内のデータが無くなるま
で、反復してデータ転送させる機能を有する制御回路を
設定することにより、前項にて述べた問題を解決した。
送方式では、共通のバスに接続した中央処理装置と主記
憶装置、及び、前述したバスとは異なる共通のバスに接
続した複数のシングルチップマイコンを、デュアルポー
トメモリを介して接続し、複数のシングルチップマイコ
ンを接続した共通のバスと、デュアルポートメモリの一
方のポートの間に、中央処理装置が主記憶装置からデュ
アルポートメモリの当該エリアにデータ転送したことを
示すフラグにより構成するコントロールレジスタと、デ
ュアルポートメモリのエリアから、前記シングルチップ
マイコンが内部の記憶装置にデータ転送したことを示す
終了フラグにより構成するステータスレジスタを備え、
中央処理装置がデュアルポートメモリの、前記エリアに
転送したデータを、前記シングルチップマイコンに対
し、共通バス占有権を制御することにより、中央処理装
置の動作に関係なく、エリア内のデータが無くなるま
で、反復してデータ転送させる機能を有する制御回路を
設定することにより、前項にて述べた問題を解決した。
【０００５】
【作用】制御回路の動作について図１を用いて説明す
る。コントロールレジスタ６０は、複数のシングルチッ
プマイコン９の個数以上のビット幅のレジスタである。
中央処理装置１は、各シングルチップマイコン９と、デ
ュアルポートメモリ５の規定のエリアを１対１に対応付
ける。中央処理装置１はデュアルポートメモリ５へのア
クセスを実行する際に、制御回路６の内部のコントロー
ルレジスタ６０のビットに、“１”をセットする。この
中央処理装置１がセットしたレジスタ内容と、後述する
ステータスレジスタ６１の内容は、優先順位決定回路６
２によって受信され、中央処理装置１が、どのシングル
チップマイコンに対してアクセス要求を行っているの
か、また、複数のアクセス要求が発生した場合には、ど
の要求を優先させるのかということを決定する。バス権
制御回路６３は、イニシャル実行時に、全てのシングル
チップマイコン９に対して、バス権開放要求信号１０を
送信する。これに対し、シングルチップマイコン９はバ
ス権開放信号１１をバス権制御回路６３に対して送信す
る。バス権制御回路６３は全てのシングルチップマイコ
ン９からバス権開放信号１１を受信した後、中央処理装
置１のアクセス要求に応じて、シングルチップマイコン
９のバス権開放要求信号１０をネゲートする。これによ
り、シングルチップマイコン９は共通バス使用権を得る
ことになり、デュアルポートメモリ５のエリアに格納さ
れているデータを内部の記憶装置に移し、複数のシング
ルチップマイコン９の個数以上のビット幅のレジスタで
あるステータスレジスタ６１のビットに“１”を設定す
る。バス権制御回路６３はステータスレジスタ６１のビ
ットの“１”を確認した後に、ステータスレジスタ６１
のビットの“０”クリアを行う。このようにして、中央
処理装置１がアクセスしたデュアルポートメモリ５の規
定のエリアに対応したシングルチップマイコン９に対
し、バス権開放要求信号を次々とネゲートすることで、
複数のシングルチップマイコン９の内部記憶装置にデー
タ転送を行わせるという一連の動作により、従来の方式
での問題である中央処理装置１及びシングルチップマイ
コン９の処理速度の低下，転送データの信頼性の低下の
問題が解消した。
る。コントロールレジスタ６０は、複数のシングルチッ
プマイコン９の個数以上のビット幅のレジスタである。
中央処理装置１は、各シングルチップマイコン９と、デ
ュアルポートメモリ５の規定のエリアを１対１に対応付
ける。中央処理装置１はデュアルポートメモリ５へのア
クセスを実行する際に、制御回路６の内部のコントロー
ルレジスタ６０のビットに、“１”をセットする。この
中央処理装置１がセットしたレジスタ内容と、後述する
ステータスレジスタ６１の内容は、優先順位決定回路６
２によって受信され、中央処理装置１が、どのシングル
チップマイコンに対してアクセス要求を行っているの
か、また、複数のアクセス要求が発生した場合には、ど
の要求を優先させるのかということを決定する。バス権
制御回路６３は、イニシャル実行時に、全てのシングル
チップマイコン９に対して、バス権開放要求信号１０を
送信する。これに対し、シングルチップマイコン９はバ
ス権開放信号１１をバス権制御回路６３に対して送信す
る。バス権制御回路６３は全てのシングルチップマイコ
ン９からバス権開放信号１１を受信した後、中央処理装
置１のアクセス要求に応じて、シングルチップマイコン
９のバス権開放要求信号１０をネゲートする。これによ
り、シングルチップマイコン９は共通バス使用権を得る
ことになり、デュアルポートメモリ５のエリアに格納さ
れているデータを内部の記憶装置に移し、複数のシング
ルチップマイコン９の個数以上のビット幅のレジスタで
あるステータスレジスタ６１のビットに“１”を設定す
る。バス権制御回路６３はステータスレジスタ６１のビ
ットの“１”を確認した後に、ステータスレジスタ６１
のビットの“０”クリアを行う。このようにして、中央
処理装置１がアクセスしたデュアルポートメモリ５の規
定のエリアに対応したシングルチップマイコン９に対
し、バス権開放要求信号を次々とネゲートすることで、
複数のシングルチップマイコン９の内部記憶装置にデー
タ転送を行わせるという一連の動作により、従来の方式
での問題である中央処理装置１及びシングルチップマイ
コン９の処理速度の低下，転送データの信頼性の低下の
問題が解消した。
【０００６】
【実施例】以下、本発明の一実施例を添付図面に基づ
き、詳細に説明する。図１は制御回路の内部構成を示す
ブロック図、図２は本発明の一実施例を示すブロック図
である。図２は、本発明のプロセッサ間のデータ転送方
式を、ステッピングモータ１２の制御に用いた例であ
る。ステッピングモータの制御では、モータの入力パル
ス数の誤差、つまり、本実施例ではシングルチップマイ
コン９の入力データの誤りがステッピングモータの制御
精度の低下の主たる原因となる。本発明のプロセッサ間
のデータ転送方式では、シングルチップマイコン９の入
力データの信頼性を向上すると共に、中央処理装置１及
びシングルチップマイコン９の処理速度の低下の防止を
実現する。制御回路の動作について図１を用いて説明す
る。コントロールレジスタ６０は、複数のシングルチッ
プマイコン９の個数以上のビット幅のレジスタである。
中央処理装置１は、各シングルチップマイコン９と、デ
ュアルポートメモリ５の規定のエリアを１対１に対応付
ける。中央処理装置１はデュアルポートメモリ５へのア
クセスを実行する際に、制御回路６の内部のコントロー
ルレジスタ６０のビットに、“１”をセットする。この
中央処理装置１がセットしたレジスタ内容と、後述する
ステータスレジスタ６１の内容は、優先順位決定回路６
２によって受信され、中央処理装置１が、どのシングル
チップマイコンに対してアクセス要求を行っているの
か、また、複数のアクセス要求が発生した場合には、ど
の要求を優先させるのかということを決定する。バス権
制御回路６３は、イニシャル実行時に、全てのシングル
チップマイコン９に対して、バス権開放要求信号１０を
送信する。これに対し、シングルチップマイコン９はバ
ス権開放信号１１をバス権制御回路６３に対して送信す
る。バス権制御回路６３は全てのシングルチップマイコ
ン９からバス権開放信号１１を受信した後、上述したよ
うな中央処理装置１のアクセス要求に応じて、シングル
チップマイコン９のバス権開放要求信号１０をネゲート
する。これにより、シングルチップマイコン９は共通バ
ス使用権を得ることになり、デュアルポートメモリ５の
エリアに格納されているデータを内部の記憶装置に移
し、複数のシングルチップマイコン９の個数以上のビッ
ト幅のレジスタであるステータスレジスタ６１のビット
に“１”を設定する。バス権制御回路６３はステータス
レジスタ６１のビットの“１”を確認した後に、ステー
タスレジスタ６１のビットの“０”クリアを行う。この
ようにして、中央処理装置１がアクセスしたデュアルポ
ートメモリ５の規定のエリアに対応したシングルチップ
マイコン９に対し、バス権開放要求信号を次々とネゲー
トすることで、複数のシングルチップマイコン９の内部
記憶装置にデータ転送を行わせる。
き、詳細に説明する。図１は制御回路の内部構成を示す
ブロック図、図２は本発明の一実施例を示すブロック図
である。図２は、本発明のプロセッサ間のデータ転送方
式を、ステッピングモータ１２の制御に用いた例であ
る。ステッピングモータの制御では、モータの入力パル
ス数の誤差、つまり、本実施例ではシングルチップマイ
コン９の入力データの誤りがステッピングモータの制御
精度の低下の主たる原因となる。本発明のプロセッサ間
のデータ転送方式では、シングルチップマイコン９の入
力データの信頼性を向上すると共に、中央処理装置１及
びシングルチップマイコン９の処理速度の低下の防止を
実現する。制御回路の動作について図１を用いて説明す
る。コントロールレジスタ６０は、複数のシングルチッ
プマイコン９の個数以上のビット幅のレジスタである。
中央処理装置１は、各シングルチップマイコン９と、デ
ュアルポートメモリ５の規定のエリアを１対１に対応付
ける。中央処理装置１はデュアルポートメモリ５へのア
クセスを実行する際に、制御回路６の内部のコントロー
ルレジスタ６０のビットに、“１”をセットする。この
中央処理装置１がセットしたレジスタ内容と、後述する
ステータスレジスタ６１の内容は、優先順位決定回路６
２によって受信され、中央処理装置１が、どのシングル
チップマイコンに対してアクセス要求を行っているの
か、また、複数のアクセス要求が発生した場合には、ど
の要求を優先させるのかということを決定する。バス権
制御回路６３は、イニシャル実行時に、全てのシングル
チップマイコン９に対して、バス権開放要求信号１０を
送信する。これに対し、シングルチップマイコン９はバ
ス権開放信号１１をバス権制御回路６３に対して送信す
る。バス権制御回路６３は全てのシングルチップマイコ
ン９からバス権開放信号１１を受信した後、上述したよ
うな中央処理装置１のアクセス要求に応じて、シングル
チップマイコン９のバス権開放要求信号１０をネゲート
する。これにより、シングルチップマイコン９は共通バ
ス使用権を得ることになり、デュアルポートメモリ５の
エリアに格納されているデータを内部の記憶装置に移
し、複数のシングルチップマイコン９の個数以上のビッ
ト幅のレジスタであるステータスレジスタ６１のビット
に“１”を設定する。バス権制御回路６３はステータス
レジスタ６１のビットの“１”を確認した後に、ステー
タスレジスタ６１のビットの“０”クリアを行う。この
ようにして、中央処理装置１がアクセスしたデュアルポ
ートメモリ５の規定のエリアに対応したシングルチップ
マイコン９に対し、バス権開放要求信号を次々とネゲー
トすることで、複数のシングルチップマイコン９の内部
記憶装置にデータ転送を行わせる。
【０００７】
【発明の効果】本発明のプロセッサ間のデータ転送方式
では、中央処理装置が、大容量のデュアルポートメモリ
の、シングルチップマイコン毎にエリア分割したエリア
に転送したデータを、シングルチップマイコンに対し、
共通バス占有権を制御することにより、中央処理装置の
動作に関係なく、エリア内のデータが無くなるまで、反
復してデータ転送させる機能を有する制御回路を設定す
ることにより、従来の方式での問題である中央処理装置
及びシングルチップマイコンの処理速度の低下，転送デ
ータの信頼性の低下の問題が解消した。
では、中央処理装置が、大容量のデュアルポートメモリ
の、シングルチップマイコン毎にエリア分割したエリア
に転送したデータを、シングルチップマイコンに対し、
共通バス占有権を制御することにより、中央処理装置の
動作に関係なく、エリア内のデータが無くなるまで、反
復してデータ転送させる機能を有する制御回路を設定す
ることにより、従来の方式での問題である中央処理装置
及びシングルチップマイコンの処理速度の低下，転送デ
ータの信頼性の低下の問題が解消した。
【図１】本発明における制御回路部のブロック図。
【図２】本発明の一実施例によるマルチプロセッサシス
テムのブロック図。
テムのブロック図。
【図３】従来方式におけるマルチプロセッサシステムの
ブロック図。
ブロック図。
【図４】従来方式におけるマルチプロセッサシステムの
ブロック図。
ブロック図。
１…中央処理装置、２…主記憶装置、３，７…アドレス
・バス、４，８…データ・バス、５…デュアルポートメ
モリ、６…入出力制御回路、９ａ…シングルチップマイ
コン、９ｂ…内蔵のシングルチップマイコン、６０…コ
ントロールレジスタ、６１…ステータスレジスタ、６２
…優先順位決定回路、６３…バス権制御回路。
・バス、４，８…データ・バス、５…デュアルポートメ
モリ、６…入出力制御回路、９ａ…シングルチップマイ
コン、９ｂ…内蔵のシングルチップマイコン、６０…コ
ントロールレジスタ、６１…ステータスレジスタ、６２
…優先順位決定回路、６３…バス権制御回路。
Claims (2)
- 【請求項１】中央処理装置と主記憶装置と、複数のシン
グルチップマイコンにて構成されたマルチプロセッサシ
ステムにおいて、前記シングルチップマイコン毎にエリ
ア分割した、双方向からアクセスできる記憶素子、例え
ば、二つのポートを持つメモリを備え、一方の前記ポー
トを前記中央処理装置と前記主記憶装置を接続した共通
バスに接続し、他方の前記ポートに、前記共通バスに接
続した複数のシングルチップマイコンを接続したことを
特徴とするプロセッサ間のデータ転送方式。 - 【請求項２】請求項１において前記共通バスに接続した
前記複数のシングルチップマイコンと前記二つのポート
をもつメモリ間に、前記中央処理装置が前記主記憶装置
から二つのポートをもつメモリのエリアにデータ転送し
たことを示すフラグにより構成するコントロールレジス
タと、前記二つのポートをもつメモリのエリアから、前
記シングルチップマイコンが内部の記憶装置にデータ転
送したことを示す終了フラグにより構成するステータス
レジスタを、前記エリア数備え、前記中央処理装置が前
記二つのポートをもつメモリの、前記エリアに転送した
データを、前記シングルチップマイコンに対し、前記共
通バスの占有権を制御することにより、前記中央処理装
置の動作に関係なく、エリア内のデータが無くなるま
で、反復してデータ転送させる機能を有する制御回路を
設定したことを特徴とするプロセッサ間のデータ転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23476494A JPH0895936A (ja) | 1994-09-29 | 1994-09-29 | プロセッサ間のデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23476494A JPH0895936A (ja) | 1994-09-29 | 1994-09-29 | プロセッサ間のデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895936A true JPH0895936A (ja) | 1996-04-12 |
Family
ID=16975997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23476494A Pending JPH0895936A (ja) | 1994-09-29 | 1994-09-29 | プロセッサ間のデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895936A (ja) |
-
1994
- 1994-09-29 JP JP23476494A patent/JPH0895936A/ja active Pending
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