JPH0895946A

JPH0895946A - マイクロコンピュータ

Info

Publication number: JPH0895946A
Application number: JP6252717A
Authority: JP
Inventors: Tetsuya Sakairi; 哲矢坂入
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-09-22
Filing date: 1994-09-22
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】命令キューを有するＲＯＭ内蔵型マイクロコン
ピュータにおいて、内蔵ＲＯＭ上のプログラムにバグが
存在する場合、修正プログラムを実行させ、正常動作さ
せるマイクロコンピュータの提供。【構成】命令キュー、フェッチポインタ、内蔵ＲＯＭの
バグ部分のアドレスを格納するレジスタ、レジスタとフ
ェッチポインタの内容を比較する比較回路の出力結果に
よりメモリ上のプログラム又は特定の分岐命令を出力す
る選択回路を備え、フェッチポインタの内容がレジスタ
の内容と一致した時点で、選択回路から分岐命令を命令
キューへ転送し、ＣＰＵは該分岐命令の実行により修正
プログラムに移行し、バグ部分の実行が回避される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
に単一半導体基板上に、演算および制御を行うＣＰＵ、
プログラムを格納するためのプログラムメモリ、前記Ｃ
ＰＵに取り込むべき命令のプログラムメモリ上のアドレ
スを示すフェッチポインタ、外部からデータを取り込む
ためのインタフェース手段、前記ＣＰＵが次以降に実行
すべき命令を先取り（プリフェッチ）して格納しておく
命令キューを集積したマイクロコンピュータに関する。

【０００２】

【従来の技術】マイクロコンピュータは、演算および制
御を行うＣＰＵと、メモリ、タイマーなどの周辺回路を
１チップ上に収めた集積回路であり、家電製品やＯＡ機
器などあらゆる分野で利用されている。

【０００３】マイクロコンピュータを制御するためのプ
ログラムは、通常マスクＲＯＭと呼ばれる読み出し専用
の記憶回路に書き込まれている。マスクＲＯＭへのプロ
グラムの書き込みはマイクロコンピュータの製造工程で
行われており、製造後その内容を変更することはできな
い。

【０００４】このため、ユーザーが製品を受け取った後
にプログラム中にバグが発見された場合、プログラムの
内容を書き換えることができないため、それらの製品は
すべて無駄となってしまい、再び発注、製造し直さなけ
ればならないことになる。一月当たり膨大な数量の製品
が製造される家電製品等にマイクロコンピュータが搭載
される場合、その損害は莫大なものとなる。

【０００５】この膨大な損害を回避するために、本発明
と同一出願人により出願された特願平５−２１５６１６
号には、マイクロコンピュータ製造後に、プログラムの
バグが存在するアドレスの実行を回避して、修正後のプ
ログラムを実行できるマイクロコンピュータを提供する
ことを目的として、次のような方法が提案されている。
以下これを従来例として説明する。

【０００６】図５に、前記特願平５−２１５６１６号に
提案されるマイクロコンピュータの概略構成をブロック
図にて示す。

【０００７】図５を参照して、プログラムカウンタ２３
は、ＣＰＵ２４が実行すべき命令が格納されているアド
レスを順次指し示すカウンタである。ＲＯＭ３は、読み
出し専用のメモリで、ここにプログラムが書き込まれて
おり、アドレスバス２、データバス１１と接続されてい
る。アドレスバス２にはアドレスデータが送出され、デ
ータバス１１はデータの転送を行う。

【０００８】ＲＡＭ４は、読み書き可能なメモリで、ア
ドレスバス２、データバス１１と接続されている。シリ
アルインタフェース１０は、メモリ１４とデータバス
２、アドレスバス１１と接続されており、メモリ１４か
らデータを取り込み、そのデータをデータバス１１に送
出する。

【０００９】マイクロコンピュータ２５の外部に配置さ
れたメモリ１４には、プログラムのバグ部分の先頭アド
レスと修正プログラムが格納されている。

【００１０】レジスタ６は、バグ部分の先頭アドレスデ
ータを格納しておくための記憶回路である。比較回路５
は、レジスタ６との内容プログラムカウンタ２３の内容
とを比較し、これらが一致した場合にハイレベルとさ
れ、一致していない場合にはロウレベルとされる選択信
号１２を出力する。

【００１１】分岐命令出力回路９は、ＲＡＭ４に格納さ
れる修正プログラムの先頭アドレスへの分岐命令を選択
回路８へ出力する。選択回路８は、選択信号１２を受
け、選択信号１２がハイレベルのときは分岐命令出力回
路からの分岐命令を、ロウレベルのときにはＲＯＭ３又
はＲＡＭ４上のプログラムをＣＰＵ２４へ出力する。Ｃ
ＰＵ２４では入力された命令を解読・実行し、これによ
りプログラムが実行される。

【００１２】次に、図５を参照して、特願平５−２１５
６１６号に提案されるマイクロコンピュータの動作を説
明する。

【００１３】まず、システム初期化時において、メモリ
１４からシリアルインタフェース１０を介して、バグ部
分の先頭アドレスデータがレジスタ６にセットされ、修
正プログラムがＲＡＭ４中にロードされる。

【００１４】ＲＯＭ３上のプログラムがＣＰＵ２４によ
り実行され、それとともにプログラムカウンタ２３がカ
ウントアップされる。

【００１５】そして、プログラムカウンタ２３の内容が
レジスタ６にセットされているバグ部分の先頭アドレス
と一致すると、比較回路５からハイレベルの選択信号１
２が出力され、選択回路８は、ＲＯＭ３又はＲＡＭ４上
のプログラムをＣＰＵ２４への転送することをを中止し
て、分岐命令出力回路９からの分岐命令をＣＰＵ２４に
転送する。

【００１６】ＣＰＵ２４は、分岐命令出力回路９からの
分岐命令を実行し、プログラムカウンタ２３がＲＡＭ４
上の修正プログラムの先頭アドレスにセットされ、ＣＰ
Ｕ２４は修正プログラムを実行することになる。

【００１７】そして、修正プログラムの最後の部分に、
バグ部分後のアドレスへの分岐命令を挿入しておくこと
により、元のプログラムに戻ることができる。

【００１８】このような方法により、ＲＯＭ３に格納さ
れたプログラムのバグ部分を回避し、ＲＡＭ４上の修正
プログラムを実行させ、バグの修正を行うことができ
る。

【００１９】

【発明が解決しようとする課題】近年、マイクロコンピ
ュータの処理速度を向上させるためのさまざまな設計方
式が開発され利用されており、その一つに命令キューを
利用する方式がある。

【００２０】通常のマイクロコンピュータでは、ＣＰＵ
の命令の取り込み、命令の解読、命令の実行という処理
が順次的に行われていた。このため、命令の取り込むた
めに要する時間が命令実行時間の中で比較的大きな比率
を占めていた。

【００２１】そこで、ＣＰＵ内において、命令取込み段
階と命令解読段階との間に複数の命令を格納可能な記憶
回路から成る命令キュー（「命令バッファ」、あるいは
「プリフェッチ・キュー」ともいう）を具備し、ＣＰＵ
が一の命令を解読・実行している間にバスの空き時間等
を有効に利用して、次の命令を先取り（プリフェッチ）
して命令キューに格納しておくようにする。

【００２２】これにより、一の命令の実行が終わると直
ちにＣＰＵは命令キューに格納されている次の命令を実
行することが可能とされ、命令をＣＰＵに取り込むため
の時間を短縮することができる。すなわち、一の命令の
実行サイクルと他の命令の命令取り込みサイクルがオー
バラップしてパイプライン化される。

【００２３】従って、この命令キューの採用により、Ｃ
ＰＵの命令実行速度が上がり、マイクロコンピュータの
処理速度は格段に向上している。

【００２４】ところが、命令キューを有するマイクロコ
ンピュータにおいては、前記従来例を利用することはで
きないという問題がある。以下にその理由を詳説する。

【００２５】もし、従来例をそのまま利用しようとした
場合、プログラムカウンタがバグ部分の先頭アドレスに
到達した時点では、命令キュー内にはすでに先取り（プ
リフェッチ）されたいくつかの命令が取り込まれてお
り、その中にバグ部分も先取りされて当然含まれてしま
っていることになる。

【００２６】このため、バグ部分の命令後に分岐命令が
命令キュー内に取り込まれることになり、ＣＰＵはバグ
部分を実行してから、分岐命令を実行することになる。
従って、バグ部分の実行の回避はできない。

【００２７】また、プログラムカウンタがバグ部分の先
頭アドレスに達したときに、命令キューからではなく、
分岐命令出力回路からの信号を直接ＣＰＵに入力すれ
ば、バグ部分の実行は確かに回避されるが、命令キュー
はＣＰＵの処理速度を上げるためＣＰＵ内に具備された
ものであるため、この方法を実現するにはＣＰＵの大幅
な改造が必要となる。

【００２８】マイクロコンピュータにおいて、ＣＰＵは
最も枢要な回路ユニットであり、基盤となる部分である
ため、回路的な欠陥があるならまだしも、これを改造す
ることは望ましくない。

【００２９】そのため、ＣＰＵ自体を改造するのではな
く、周辺回路を追加又は変更することにより、マイクロ
コンピュータの機能追加を行うことが好ましい。

【００３０】本発明は、このような問題を鑑みてなされ
たものであり、本発明の目的は、命令の先取り（プリフ
ェッチ）を行うための命令キューを有するＲＯＭ内蔵型
マイクロコンピュータにおいて、内蔵ＲＯＭ上のプログ
ラムにバグが存在する場合に、バグ部分の実行を回避
し、それに代わるプログラムを実行させることにより、
正常に動作させることを可能とするマイクロコンピュー
タを提供することにある。

【００３１】

【課題を解決するための手段】前記目的は、本発明によ
れば、プリフェッチされた命令を格納する命令キュー
と、プログラムを格納するＲＯＭと、を少なくとも含む
マイクロコンピュータにおいて、所定のアドレス情報を
記憶するレジスタと、所定の分岐命令を出力する分岐命
令出力部と、を備え、命令を先取りするために出力され
るプリフェッチアドレスと前記レジスタの内容とが一致
した際に、前記命令キューに前記分岐命令出力部から出
力される分岐命令を供給するように制御する、ことを特
徴とするマイクロコンピュータによって達成される。

【００３２】本発明においては、前記レジスタには外部
から値が設定されるように構成されたことを特徴とす
る。

【００３３】また、本発明においては、別の視点におい
て、前記分岐命令出力部が、分岐命令における分岐先ア
ドレスを記憶する分岐先アドレスレジスタを備え、前記
分岐先アドレスレジスタには外部から値が設定されるよ
うに構成されたことを特徴とすることを特徴とする。

【００３４】そして、本発明は、好ましい態様として、
単一半導体基板上に、演算および制御を行うＣＰＵ、プ
ログラムを格納するためのプログラムメモリ、前記ＣＰ
Ｕに取り込むべき命令のプログラムメモリ上のアドレス
を示すフェッチポインタ、外部からデータを取り込むた
めのインタフェース手段、及び前記ＣＰＵが次以降に実
行すべき命令を格納しておく命令キュー、を集積したマ
イクロコンピュータにおいて、前記インタフェース手段
を介してマイクロコンピュータ外部から取り込んだ所定
のアドレス情報を記憶する記憶手段と、前記記憶手段に
記憶されたアドレス情報と前記フェッチポインタの内容
とを比較し、その比較結果に基づき選択信号を出力する
比較手段と、前記ＣＰＵの実行すべきプログラムのアド
レスを変更するための分岐命令を出力する分岐命令出力
手段と、前記選択信号が真のとき前記分岐命令を、偽の
とき前記プログラムメモリの内容を、前記命令キューに
出力する選択手段と、を備え、前記ＣＰＵが前記プログ
ラムメモリ上のプログラムを実行していく上で、前記イ
ンタフェース手段を介して取り込んだ前記記憶手段のア
ドレス情報と前記フェッチポインタの内容とが一致した
場合、前記ＣＰＵが前記分岐命令出力手段から出力され
た分岐命令を実行して、前記ＣＰＵが次に実行すべきア
ドレスの変更を行う、ように構成されたことを特徴とす
るマイクロコンピュータを提供する。

【００３５】また、本発明は、別の好ましい態様とし
て、単一半導体基板上に、演算および制御を行うＣＰ
Ｕ、プログラムを格納するためのプログラムメモリ、前
記ＣＰＵに取り込むべき命令のプログラムメモリ上のア
ドレスを示すフェッチポインタ、外部からデータを取り
込むためのインタフェース手段、前記ＣＰＵが次以降に
実行すべき命令を格納しておく命令キューを集積したマ
イクロコンピュータにおいて、前記インタフェース手段
を介してマイクロコンピュータ外部から取り込んだ複数
の所定のアドレス情報を記憶する複数の記憶手段と、前
記複数の記憶手段の内容と前記フェッチポインタの内容
とを比較し、その結果に基づき一又は複数の選択信号を
出力する、一又は複数の比較手段と、前記ＣＰＵの実行
すべきプログラムのアドレスを変更するための一又は複
数の分岐命令を出力する一又は複数の分岐命令出力手段
と、前記選択信号が全て偽のとき前記プログラムメモリ
の内容を前記命令キューに出力し、それ以外の時は前記
選択信号により選択された一の分岐命令出力手段からの
分岐命令を出力する選択手段と、を備え、前記ＣＰＵが
前記プログラムメモリ上のプログラムを実行していく上
で、前記インタフェース手段を介して取り込んだ前記複
数の記憶手段のいずれか一のアドレス情報と前記フェッ
チポインタの内容とが一致した場合、前記ＣＰＵが選択
された分岐命令出力手段からの前記分岐命令を実行し、
前記ＣＰＵが次に実行すべきアドレスの変更を行う、よ
うに構成されたことを特徴とするマイクロコンピュータ
を提供する。

【００３６】本発明は、別の視点において、好ましい態
様として、単一半導体基板上に、演算および制御を行う
ＣＰＵ、プログラムを格納するためのプログラムメモ
リ、前記ＣＰＵに取り込むべき命令のプログラムメモリ
上のアドレスを示すフェッチポインタ、外部からデータ
を取り込むためのインタフェース手段、前記ＣＰＵが次
以降に実行すべき命令を格納しておく命令キューを集積
したマイクロコンピュータにおいて、前記インタフェー
ス手段を介してマイクロコンピュータ外部に配設された
記憶手段から取り込んだ修正アドレス情報と分岐先アド
レス情報とをそれぞれ記憶するための修正アドレス記憶
手段、及び分岐先アドレス記憶手段を備え、さらに、前
記修正アドレス記憶手段と前記フェッチポインタとの内
容を比較し、その比較結果に基づき選択信号を出力する
比較手段と、前記ＣＰＵの実行すべきプログラムのアド
レスを前記分岐先アドレス記憶手段の内容に変更するた
めの分岐命令を出力する分岐命令出力手段と、前記選択
信号が真のとき前記分岐命令を、偽のとき前記プログラ
ムメモリの内容を前記命令キューに出力する選択手段
と、を備え、前記ＣＰＵが前記プログラムメモリ上のプ
ログラムを実行していく上で、前記インタフェース手段
を介して取り込んだ前記修正アドレス記憶手段の修正ア
ドレス情報と前記フェッチポインタの内容とが一致した
場合、前記ＣＰＵが前記分岐先アドレス記憶手段中のア
ドレスへの分岐命令を実行し、前記ＣＰＵが次に実行す
べきアドレスの変更を行う、ように構成されたことを特
徴とするマイクロコンピュータを提供する。

【００３７】さらに、本発明は、別の好ましい態様とし
て、単一半導体基板上に、演算および制御を行うＣＰ
Ｕ、プログラムを格納するためのプログラムメモリ、前
記ＣＰＵに取り込むべき命令のプログラムメモリ上のア
ドレスを示すフェッチポインタ、外部からデータを取り
込むためのインタフェース手段、前記ＣＰＵが次以降に
実行すべき命令を格納しておく命令キューを集積したマ
イクロコンピュータにおいて、前記インタフェース手段
を介しマイクロコンピュータ外部の記憶手段から取り込
んだ複数の修正アドレス情報と複数の分岐先アドレス情
報とをそれぞれ記憶するための複数の修正アドレス記憶
手段及び複数の修正アドレス記憶手段を備え、さらに、
前記複数の修正アドレス記憶手段とフェッチポインタの
内容を比較し、その結果に基づき一又は複数の選択信号
を出力する一又は複数の比較手段と、前記ＣＰＵの実行
すべきプログラムのアドレスを前記分岐先アドレス記憶
手段の内容に変更するための分岐命令を出力する一又は
複数の分岐命令出力手段と、前記複数の選択信号が全て
偽のとき前記プログラムメモリの内容を、それ以外の時
は前記選択信号にて選択された分岐命令出力手段からの
分岐命令を前記命令キューに出力する選択手段と、を備
え、前記ＣＰＵが前記プログラムメモリ上のプログラム
を実行していく上で、前記インタフェース手段を介し取
り込んだ前記複数の修正アドレス記憶手段のいずれか一
の修正アドレス情報と前記フェッチポインタの内容とが
一致した場合、前記ＣＰＵが前記複数の分岐先アドレス
記憶手段のうち選択された分岐先アドレス記憶手段のア
ドレスへの分岐命令を実行し、前記ＣＰＵが次に実行す
べきアドレスの変更を行う、ことを特徴とするマイクロ
コンピュータマイクロコンピュータを提供する。

【００３８】

【作用】本発明によれば、外部からレジスタにバグ部分
のアドレス情報を与え、プログラムを実行していく過程
でフェッチポインタの内容がレジスタの内容と一致した
時点で、選択回路から予め定められた所定の分岐命令を
命令キューへ転送し、ＣＰＵが該分岐命令を実行するこ
とにより、バグ部分の実行を回避し、別のアドレスに予
め格納されている修正プログラムが実行され、バグ部分
の実行が回避される。

【００３９】本発明は別の視点において、外部からその
値が任意に設定可能な分岐先アドレスを備え、外部ＲＯ
Ｍから修正プログラムをマイクロコンピュータ内に取り
込まなくて済むため、プログラムのイニシャライズルー
チンはバグ先頭アドレスと、分岐先アドレスを各レジス
タに設定するだけでよく、プログラムが簡単化しサイズ
が縮減されると共に、フェッチポインタがバグ部分に達
した際の分岐先アドレスを自由に設定できるため、プロ
グラムや修正プログラムのメモリ上の位置やサイズにつ
いての制約を大幅に緩和し、設計自由度を増大させてい
る。

【００４０】さらに、本発明においては、マイクロコン
ピュータ内にレジスタと分岐命令発生回路を好ましくは
複数具備することにより、複数のバグに対応して、それ
ぞれ異なる修正を行うことができるようになる。

【００４１】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００４２】

【実施例１】図１は、本発明の第１の実施例の構成を示
すブロック図である。

【００４３】図１を参照して、フェッチポインタ１は、
ＲＯＭ３又はＲＡＭ４から命令キュー１５に取り込むべ
きプログラムのアドレスを示す１６ビットのカウンタで
ある。アドレスバス２はアドレスデータを、データバス
１１はデータを転送するための１６ビットのバスであ
る。

【００４４】ＲＯＭ３は、読み出し専用のメモリで、ア
ドレス００００Ｈ〜ＥＦＦＦＨ（Ｈは１６進数を表す）
のメモリ空間に対応し、ここにプログラムが格納され
る。ＲＡＭ３は、読み書き可能なメモリで、アドレスＦ
０００Ｈ〜ＥＦＦＦＨのメモリ空間に対応する。

【００４５】外部に配置されたメモリ１４には、バグ部
分の先頭アドレスと修正プログラムが格納されている。

【００４６】シリアルインタフェース１０は、メモリ１
４内のバグ部分の先頭アドレスと修正プログラムをマイ
クロコンピュータ１３内に取り込む。

【００４７】レジスタ６は、シリアルインタフェース１
０とデータバス１１を介して取り込んだバグ部分の先頭
アドレスを格納記憶する。

【００４８】比較回路５は、レジスタ６の内容と、アド
レスバス２を介して入力されたフェッチポインタ１の内
容と、を比較し、これらが互いに一致した場合にはハイ
レベルとされ、一致しなかった場合にはロウレベルとさ
れる選択信号１２を出力する。

【００４９】分岐命令出力回路９は、ＲＡＭ４上のアド
レスＦ０００Ｈへの分岐命令を出力する。

【００５０】選択回路８は、比較回路５からの選択信号
１２がハイレベル（＝アクティブ）のときに分岐命令出
力回路９からの分岐命令を命令キュー１５に出力し、選
択信号１２がロウレベル（＝インアクティブ）のときに
はＲＯＭ３又はＲＡＭ４上のプログラムを命令キュー１
５に出力する。

【００５１】命令キュー１５は、ＣＰＵ７が命令を実行
している間に先読み（プリフェッチ）された命令が格納
される５バイトのバッファである。

【００５２】ＣＰＵ７は、命令キュー１５から命令を取
り出し命令デコーダ部（不図示）にて命令を解読し、実
行ユニット（不図示）にて解読された命令を実行する。

【００５３】次に、本実施例において、ＲＯＭ３上のプ
ログラム中にバグが存在する場合に、これを回避する動
作原理を説明する。

【００５４】ここで、図２のメモリマップに示すよう
に、プログラムはＲＯＭ３上のアドレス１０００Ｈ〜７
ＦＦＦＨに存在し、そのうちアドレス４０００Ｈ〜４０
０ＦＨにバグが存在するものと仮定する。

【００５５】また、図２を参照して、プログラム開始ア
ドレス設定のためのベクター・テーブル００００Ｈに
は、プログラム開始アドレス１０００Ｈがセットされて
おり、これにより、マイクロコンピュータ１３のリセッ
ト解除後、アドレス１０００Ｈがフェッチポインタ１に
セットされ、アドレス１０００Ｈからプログラムの実行
が開始される。

【００５６】予め、バグの存在を想定して、プログラム
のイニシャライズ部分には、シリアルインタフェース１
０を介して、メモリ１４からバグ部分の先頭アドレスと
修正プログラムをマイクロコンピュータ１３内に取り込
むためのルーチンを挿入しておく。

【００５７】このイニシャライズ部分の実行により、バ
グ部分の先頭アドレス４０００Ｈと修正プログラムがメ
モリ１４からマイクロコンピュータ１３内に取り込ま
れ、マイクロコンピュータ１３内に取り込まれたバグ部
分の先頭アドレスはレジスタ６にセットされ、また修正
プログラムはＲＡＭ４のアドレスＦ０００Ｈ以降に格納
される。

【００５８】この後、フェッチポインタ１がバグ部分の
先頭アドレスに達するまで、ＣＰＵ７はＲＯＭ３上のプ
ログラムを実行し続ける。

【００５９】そして、フェッチポインタ１がバグ部分の
先頭アドレスに達すると、すなわちフェッチポインタ１
とレジスタ６の内容とが互いに一致すると、比較回路５
はハイレベルの選択信号１２を出力し、選択回路８は選
択信号１２を受けてＲＯＭ３上のプログラムから分岐命
令出力回路９の出力に切り換えて、分岐命令を命令キュ
ー１５へ出力する。

【００６０】ここで分岐命令出力回路９は、アドレスＦ
０００Ｈへの分岐命令「ＢＲ！Ｆ０００Ｈ」を出力す
るため、ＣＰＵ７は、命令キュー１５からの分岐命令を
受け取り実行する。

【００６１】一般に、分岐命令の実行により命令キュー
の内容はクリアされるよう構成され手折り、分岐命令に
より命令キュー１５の内容はクリアされる。また、フェ
ッチポインタ１はＦ０００Ｈにセットされ、図２に示す
ように、ＲＡＭ４上の修正プログラムがＣＰＵ７により
実行されることになる。

【００６２】修正プログラムの最後の部分に、アドレス
４０１０Ｈへの分岐命令「ＢＲ！４０１０Ｈ」を入れ
ておくことにより、修正プログラム実行後、元のＲＯＭ
３上のプログラムに戻り、本来のプログラムが実行され
るようになる。

【００６３】以上のような手順により、ＲＯＭ３上のプ
ログラムのアドレス４０００Ｈ〜４００ＦＨのバグ部分
を実行せずに、ＲＡＭ４上のアドレスＦ０００Ｈ〜Ｆ０
１ＦＨの修正プログラムを実行し、その後再びＲＯＭ３
上のプログラムを実行させることができる。

【００６４】本実施例によれば、マイクロコンピュータ
のＲＯＭ３上のプログラムにバグが発生しても、バグの
修正が可能とされるため、それらのマイクロコンピュー
タを廃棄せずに有効に利用することを可能とし、損失を
回避するものである。

【００６５】そして、本実施例においては、修正プログ
ラムのプログラムサイズは固定されていないため、単に
バグの修正に対処するためだけでなく、新たなプログラ
ムの追加等に利用することができる。

【００６６】

【実施例２】次に本発明の第２の実施例を説明する。図
３は本発明の第２の実施例の構成を示すブロック図であ
る。図３において、図１と同一の機能を有する要素には
同一の参照番号が附されている。

【００６７】本実施例は、外部メモリ領域をもつマイク
ロコンピュータに本発明を適用したものである。すなわ
ち、本実施例に係るマイクロコンピュータはポートを通
じて外部のメモリとのアクセスが可能とされ、また、分
岐命令の分岐先を全てのメモリ空間へ設定することが可
能とされる構成となっている。

【００６８】以下では、本実施例と前記第１の実施例と
の相違点のみを説明する。図３を参照して、外部ＲＯＭ
２１は、専用の装置を使うことによりユーザーが書き込
み可能なメモリであり、外部バス２０を通じてポート１
９と接続されている。外部ＲＯＭ２１のメモリ空間は、
アドレス８０００Ｈ〜ＦＦＦＦＨ（図４参照）とされ
る。

【００６９】外部バス２０は、１６ビット幅のバスであ
る。ポート１９は、アドレスバス２から受け取ったアド
レス信号を外部ＲＯＭ２１に送り、外部ＲＯＭ２１から
受け取ったデータをデータバス１１に出力する。

【００７０】分岐先アドレスレジスタ１８は、分岐命令
出力回路１７から出力される分岐命令の分岐先アドレス
を設定するための記憶回路で、この回路を具備すること
により任意のアドレスに分岐することが可能になる。

【００７１】次に、本実施例の動作について説明する。
図４に本実施例に係るマイクロコンピュータのメモリマ
ップを示す。

【００７２】図４を参照して、マイクロコンピュータ２
２のメモリ空間において、プログラムは、ＲＯＭ１６の
アドレス１０００Ｈ〜７ＦＦＦＨ、及び外部ＲＯＭ２１
のアドレス８０００Ｈ〜ＡＦＦＦＨに格納されているも
のとする。

【００７３】また、バグ部分は、ＲＯＭ１６のアドレス
４０００Ｈ〜４００ＦＨに存在するものとし、このバグ
部分を修正する修正プログラムは外部ＲＯＭ２１上のア
ドレスＣ０００Ｈ〜Ｃ０２ＦＨに格納されており、バグ
部分の先頭アドレスデータ「４０００Ｈ」は外部ＲＯＭ
２１上のアドレスＦ０００Ｈ〜Ｆ００１Ｈ（２バイト）
に、修正プログラムの先頭アドレスである分岐先アドレ
スデータ「Ｃ０００Ｈ」は、外部ＲＯＭ２１上のアドレ
スＦ００２Ｈ〜Ｆ００３Ｈに格納されているものとす
る。

【００７４】まず、プログラムのイニシャライズルーチ
ンで外部ＲＯＭ２１上のバグ部分先頭アドレスおよび分
岐先アドレスのデータが、ポート１９を介して、それぞ
れレジスタ６、分岐先アドレスレジスタ１８に転送され
る。

【００７５】この結果、レジスタ６には、バグ先頭アド
レス「４０００Ｈ」、分岐先アドレスレジスタ１８には
分岐先アドレスデータ「Ｃ０００Ｈ」がセットされる。

【００７６】引き続き、通常のプログラムが実行され、
フェッチポインタ１が４０００Ｈに達した時点で、命令
キュー１５には分岐命令出力回路１７からの分岐命令が
取り込まれる。

【００７７】この際の分岐命令は、先に設定した分岐先
アドレスレジスタ１８の内容に従い、「ＢＲ！Ｃ００
０Ｈ」（アドレスＣ０００Ｈへの分岐命令）となる。

【００７８】ＣＰＵ７では、この分岐命令を実行するこ
とにより、図４に示すように、アドレスＣ０００Ｈ以降
の修正プログラムが実行される。そして、修正プログラ
ムの最後の部分に「ＢＲ！４０１０Ｈ」（アドレス４
０１０Ｈへの分岐命令）を入れておき、修正プログラム
実行後、元のＲＯＭ１６上のプログラムが実行されるよ
うにする。

【００７９】以上の方法により、外部ＲＯＭを有するマ
イクロコンピュータにおいて、プログラムのバグ部分を
回避し、修正プログラムを実行させることができる。

【００８０】本発明の第２の実施例によれば、外部ＲＯ
Ｍから修正プログラムをマイクロコンピュータ内に取り
込まなくて済むため、プログラムのイニシャライズルー
チンが簡単化されると共に、フェッチポインタがバグ部
分に達した際の分岐先アドレスを自由に設定できるた
め、プログラムや修正プログラムのメモリ上の位置やサ
イズについての設計自由度を増大させている。

【００８１】また、本発明の第２の実施例においても、
修正プログラムのプログラムサイズは固定されていない
ため、単にバグの修正に対処するためだけでなく、新た
なプログラムの追加等に利用することができる。

【００８１】なお、上記各実施例では、マイクロコンピ
ュータ内に一のレジスタ６と一の分岐命令発生回路９を
備えた構成に基づき説明したが、バグ先頭アドレスを記
憶するレジスタを複数備えると共に、これに対応した分
岐命令先アドレスを出力する分岐命令出力回路９を複数
具備するように構成してもよいことは勿論である。この
場合、比較回路５はフェッチポインタ１の内容と複数の
レジスタの内容とを比較し、内容が一致したレジスタに
対応する分岐命令出力回路の出力が選択回路８を介して
出力される。このように構成することにより、複数のバ
グに対応して、それぞれ異なる修正を行うことができる
ようになる。

【００８２】以上本発明を上記実施例に即して説明した
が、本発明は、上記態様にのみに限定されるものでな
く、本発明の原理に準ずる各種態様を含む。例えば、上
記実施例で説明したアドレス、データが１６ビット構成
のマイクロコンピュータ及びメモリマップ等はあくまで
本発明の理解を容易にするためだけのものと解釈される
べきであり、また、本発明は例えば３２ビットマイクロ
コンピュータ等にも同様にして適用できることは勿論で
ある。

【００８３】

【発明の効果】以上説明したように、各請求項に記載さ
れる本発明は下記のような効果を有する。

【００８４】マイクロコンピュータのＲＯＭ上のプログ
ラムにバグは発生しても、バグの修正が可能とされるた
め、それらのマイクロコンピュータを廃棄せずに有効に
利用することを可能とし、損失を回避する。

【００８５】また、デバッグが完全でなくプログラム中
にバグの存在する可能性があっても、後で修正が可能と
されているため、大きな損害の心配なしにマイクロコン
ピュータの発注ができる。

【００８６】さらに、修正プログラムのサイズが固定さ
れていないため、単にバグの修正だけでなく、プログラ
ムの追加に本発明を利用することができる。

【００８７】そして、本発明（請求項２、６、９）によ
れば、バグ先頭アドレスが指定するレジスタには、イン
タフェース又はポート等を介して外部からその値が設定
され、バグの発生箇所に対応して適宜対処することがで
きる。

【００８８】また、本発明の別の視点（請求項３、７）
によれば、外部ＲＯＭから修正プログラムをマイクロコ
ンピュータ内に取り込まなくて済むため、プログラムの
イニシャライズルーチンが簡易化される。さらに、フェ
ッチポインタがバグ部分に達した際の分岐先アドレスを
自由に設定できるため、プログラムや修正プログラムの
メモリ上の位置やサイズの制約が緩和され、設計自由度
が増大するため、プログラム設計が容易になる。

【００８９】さらにまた、本発明（請求項５、８）によ
ればマイクロコンピュータ内にレジスタと分岐命令発生
回路を複数具備することにより、複数のバグに対して、
それぞれ異なる修正を行うことができるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るマイクロコンピュ
ータの構成を示すブロック図である。

【図２】本発明の第１の実施例に係るマイクロコンピュ
ータのメモリマップを示す図である。

【図３】本発明の第２の実施例に係るマイクロコンピュ
ータの構成を示すブロック図である。

【図４】本発明の第２の実施例に係るマイクロコンピュ
ータのメモリマップである。

【図５】先行技術に係るマイクロコンピュータの構成の
一例を示すブロック図である。

【符号の説明】

１フェッチポインタ２アドレスバス３、１６ＲＯＭ４ＲＡＭ５比較回路６レジスタ７、２４ＣＰＵ８選択回路９、１７分岐命令出力命令１０シリアルインタフェース１１データバス１２選択信号１３、２２、２５マイクロコンピュータ１４メモリ１５命令キュー１８分岐先アドレスレジスタ１９ポート２０外部バス２１外部ＲＯＭ２３プログラムカウンタ

Claims

【特許請求の範囲】

【請求項１】プリフェッチされた命令を格納する命令キ
ューと、プログラムを格納するＲＯＭと、を少なくとも
含むマイクロコンピュータにおいて、所定のアドレス情報を記憶するレジスタと、所定の分岐命令を出力する分岐命令出力部と、を備え、命令を先取りするために出力されるプリフェッチアドレ
スと前記レジスタの内容とが一致した際に、前記命令キ
ューに前記分岐命令出力部から出力される分岐命令を供
給するように制御する、ことを特徴とするマイクロコン
ピュータ。
【請求項２】前記レジスタには外部から値が設定される
ように構成されたことを特徴とする請求項１記載のマイ
クロコンピュータ。
【請求項３】前記分岐命令出力部が、分岐命令における
分岐先アドレスを記憶する分岐先アドレスレジスタを備
え、前記分岐先アドレスレジスタには外部から値が設定
されるように構成されたことを特徴とする請求項１又は
２記載のマイクロコンピュータ。
【請求項４】単一半導体基板上に、演算および制御を行
うＣＰＵ、プログラムを格納するためのプログラムメモ
リ、前記ＣＰＵに取り込むべき命令のプログラムメモリ
上のアドレスを示すフェッチポインタ、外部からデータ
を取り込むためのインタフェース手段、及び前記ＣＰＵ
が次以降に実行すべき命令を格納しておく命令キュー、
を集積したマイクロコンピュータにおいて、前記インタフェース手段を介してマイクロコンピュータ
外部から取り込んだ所定のアドレス情報を記憶する記憶
手段と、前記記憶手段に記憶されたアドレス情報と前記フェッチ
ポインタの内容とを比較し、その比較結果に基づき選択
信号を出力する比較手段と、前記ＣＰＵの実行すべきプログラムのアドレスを変更す
るための分岐命令を出力する分岐命令出力手段と、前記選択信号が真のとき前記分岐命令を、偽のとき前記
プログラムメモリの内容を、前記命令キューに出力する
選択手段と、を備え、前記ＣＰＵが前記プログラムメモリ上のプログラムを実
行していく上で、前記インタフェース手段を介して取り
込んだ前記記憶手段のアドレス情報と前記フェッチポイ
ンタの内容とが一致した場合、前記ＣＰＵが前記分岐命
令出力手段から出力された分岐命令を実行して、前記Ｃ
ＰＵが次に実行すべきアドレスの変更を行う、ように構成されたことを特徴とするマイクロコンピュー
タ。
【請求項５】単一半導体基板上に、演算および制御を行
うＣＰＵ、プログラムを格納するためのプログラムメモ
リ、前記ＣＰＵに取り込むべき命令のプログラムメモリ
上のアドレスを示すフェッチポインタ、外部からデータ
を取り込むためのインタフェース手段、前記ＣＰＵが次
以降に実行すべき命令を格納しておく命令キューを集積
したマイクロコンピュータにおいて、前記インタフェース手段を介してマイクロコンピュータ
外部から取り込んだ複数の所定のアドレス情報を記憶す
る複数の記憶手段と、前記複数の記憶手段の内容と前記フェッチポインタの内
容とを比較し、その結果に基づき一又は複数の選択信号
を出力する、一又は複数の比較手段と、前記ＣＰＵの実行すべきプログラムのアドレスを変更す
るための一又は複数の分岐命令を出力する一又は複数の
分岐命令出力手段と、前記選択信号が全て偽のとき前記プログラムメモリの内
容を前記命令キューに出力し、それ以外の時は前記選択
信号により選択された一の分岐命令出力手段からの分岐
命令を出力する選択手段と、を備え、前記ＣＰＵが前記プログラムメモリ上のプログラムを実
行していく上で、前記インタフェース手段を介して取り
込んだ前記複数の記憶手段のいずれか一のアドレス情報
と前記フェッチポインタの内容とが一致した場合、前記
ＣＰＵが選択された分岐命令出力手段からの前記分岐命
令を実行し、前記ＣＰＵが次に実行すべきアドレスの変
更を行う、ように構成されたことを特徴とするマイクロコンピュー
タ。
【請求項６】前記インタフェース手段の代わりに、マイ
クロコンピュータ外部の記憶装置に対して、データのや
り取りを行うためのポートを有する請求項４又は５記載
のマイクロコンピュータ。
【請求項７】単一半導体基板上に、演算および制御を行
うＣＰＵ、プログラムを格納するためのプログラムメモ
リ、前記ＣＰＵに取り込むべき命令のプログラムメモリ
上のアドレスを示すフェッチポインタ、外部からデータ
を取り込むためのインタフェース手段、前記ＣＰＵが次
以降に実行すべき命令を格納しておく命令キューを集積
したマイクロコンピュータにおいて、前記インタフェース手段を介してマイクロコンピュータ
外部に配設された記憶手段から取り込んだ修正アドレス
情報と分岐先アドレス情報とをそれぞれ記憶するための
修正アドレス記憶手段、及び分岐先アドレス記憶手段を
備え、さらに、前記修正アドレス記憶手段と前記フェッ
チポインタとの内容を比較し、その比較結果に基づき選
択信号を出力する比較手段と、前記ＣＰＵの実行すべきプログラムのアドレスを前記分
岐先アドレス記憶手段の内容に変更するための分岐命令
を出力する分岐命令出力手段と、前記選択信号が真のとき前記分岐命令を、偽のとき前記
プログラムメモリの内容を前記命令キューに出力する選
択手段と、を備え、前記ＣＰＵが前記プログラムメモリ上のプログラムを実
行していく上で、前記インタフェース手段を介して取り
込んだ前記修正アドレス記憶手段の修正アドレス情報と
前記フェッチポインタの内容とが一致した場合、前記Ｃ
ＰＵが前記分岐先アドレス記憶手段中のアドレスへの分
岐命令を実行し、前記ＣＰＵが次に実行すべきアドレス
の変更を行う、ように構成されたことを特徴とするマイクロコンピュー
タ。
【請求項８】単一半導体基板上に、演算および制御を行
うＣＰＵ、プログラムを格納するためのプログラムメモ
リ、前記ＣＰＵに取り込むべき命令のプログラムメモリ
上のアドレスを示すフェッチポインタ、外部からデータ
を取り込むためのインタフェース手段、前記ＣＰＵが次
以降に実行すべき命令を格納しておく命令キューを集積
したマイクロコンピュータにおいて、前記インタフェース手段を介しマイクロコンピュータ外
部の記憶手段から取り込んだ複数の修正アドレス情報と
複数の分岐先アドレス情報とをそれぞれ記憶するための
複数の修正アドレス記憶手段及び複数の修正アドレス記
憶手段を備え、さらに、前記複数の修正アドレス記憶手段とフェッチポインタの
内容を比較し、その結果に基づき一又は複数の選択信号
を出力する一又は複数の比較手段と、前記ＣＰＵの実行すべきプログラムのアドレスを前記分
岐先アドレス記憶手段の内容に変更するための分岐命令
を出力する一又は複数の分岐命令出力手段と、前記複数の選択信号が全て偽のとき前記プログラムメモ
リの内容を、それ以外の時は前記選択信号にて選択され
た分岐命令出力手段からの分岐命令を前記命令キューに
出力する選択手段と、を備え、前記ＣＰＵが前記プログラムメモリ上のプログラムを実
行していく上で、前記インタフェース手段を介し取り込
んだ前記複数の修正アドレス記憶手段のいずれか一の修
正アドレス情報と前記フェッチポインタの内容とが一致
した場合、前記ＣＰＵが前記複数の分岐先アドレス記憶
手段のうち選択された分岐先アドレス記憶手段のアドレ
スへの分岐命令を実行し、前記ＣＰＵが次に実行すべき
アドレスの変更を行う、ことを特徴とするマイクロコンピュータ。
【請求項９】前記インタフェース手段の代わりに、マイ
クロコンピュータ外部の記憶装置に対して、データのや
り取りを行うためのポートを有する請求項７又は８記載
のマイクロコンピュータ。