JPH0897203A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0897203A JPH0897203A JP23455794A JP23455794A JPH0897203A JP H0897203 A JPH0897203 A JP H0897203A JP 23455794 A JP23455794 A JP 23455794A JP 23455794 A JP23455794 A JP 23455794A JP H0897203 A JPH0897203 A JP H0897203A
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- Japan
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- film
- oxide film
- element isolation
- thickness
- semiconductor device
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【構成】 シリコン基板１上にＰａｄ酸化膜２を形成し
た後、６２４℃でポリシリコン膜３を形成し、その上に
１００〜１８０ｎｍの膜厚のＳｉ3 Ｎ4 膜４を形成す
る。次に、Ｓｉ3 Ｎ4 膜４上にレジストを塗布してパタ
−ニングを行ってレジストパタ−ン５を形成する。その
後、レジストパタ−ン５に従ってＳｉ3Ｎ4 膜４をエッ
チングし、１０５０℃でフィ−ルド酸化を行ってフィ−
ルド酸化膜６を形成し、素子分離構造を形成する。 【効果】 Ｓｉ3 Ｎ4 膜４の膜厚を１００〜１８０ｎｍ
にすると、活性領域と素子分離領域とのエッジ部８に働
くストレスが緩和され、１０５０℃以上の温度でフィ−
ルド酸化を行っても酸化膜耐圧劣化等のデバイス特性の
劣化を引き起こさずに素子分離構造を形成することがで
きる。
た後、６２４℃でポリシリコン膜３を形成し、その上に
１００〜１８０ｎｍの膜厚のＳｉ3 Ｎ4 膜４を形成す
る。次に、Ｓｉ3 Ｎ4 膜４上にレジストを塗布してパタ
−ニングを行ってレジストパタ−ン５を形成する。その
後、レジストパタ−ン５に従ってＳｉ3Ｎ4 膜４をエッ
チングし、１０５０℃でフィ−ルド酸化を行ってフィ−
ルド酸化膜６を形成し、素子分離構造を形成する。 【効果】 Ｓｉ3 Ｎ4 膜４の膜厚を１００〜１８０ｎｍ
にすると、活性領域と素子分離領域とのエッジ部８に働
くストレスが緩和され、１０５０℃以上の温度でフィ−
ルド酸化を行っても酸化膜耐圧劣化等のデバイス特性の
劣化を引き起こさずに素子分離構造を形成することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはポリバッファードＬＯＣＯＳにより
素子分離構造を形成する工程を含んだ半導体装置の製造
方法に関する。
関し、より詳細にはポリバッファードＬＯＣＯＳにより
素子分離構造を形成する工程を含んだ半導体装置の製造
方法に関する。
【０００２】
【従来の技術】ポリバッファードＬＯＣＯＳとは、ポリ
シリコン膜をＰａｄ酸化膜と窒化シリコン膜の間に挟む
構造にしてシリコンの選択酸化を行う技術である。該技
術は、フィールド酸化膜のエッジに発生するバーズビー
クを低減できる特徴を有している。
シリコン膜をＰａｄ酸化膜と窒化シリコン膜の間に挟む
構造にしてシリコンの選択酸化を行う技術である。該技
術は、フィールド酸化膜のエッジに発生するバーズビー
クを低減できる特徴を有している。
【０００３】以下、ポリバッファードＬＯＣＯＳによる
従来の素子分離構造形成方法を図３に基づいて説明す
る。まず、シリコン基板１上にＰａｄ酸化膜２を２０ｎ
ｍ程度形成し、その上にポリシリコン膜３３をＬＰＣＶ
Ｄ（Low Pressure Chemical Vapor Deposition）法によ
って５０ｎｍ程度形成し、その上に窒化シリコン膜３４
を同じくＬＰＣＶＤ法によって２００ｎｍ程度形成する
（図３（ａ））。次に、窒化シリコン膜３４上にレジス
トを塗布した後、パターニングを行ってレジストパター
ン５を形成する（図３（ｂ））。次いで、レジストパタ
−ン５をマスクとしてドライエッチングにより開口部に
露出している窒化シリコン膜３４のみをエッチング除去
する（図３（ｃ））。その後、レジストパターン５を除
去し（図３（ｄ））、１０５０℃程度の温度でポリシリ
コン膜３３及びシリコン基板１を酸化してフィ−ルド酸
化膜６を形成する（図３（ｅ））。
従来の素子分離構造形成方法を図３に基づいて説明す
る。まず、シリコン基板１上にＰａｄ酸化膜２を２０ｎ
ｍ程度形成し、その上にポリシリコン膜３３をＬＰＣＶ
Ｄ（Low Pressure Chemical Vapor Deposition）法によ
って５０ｎｍ程度形成し、その上に窒化シリコン膜３４
を同じくＬＰＣＶＤ法によって２００ｎｍ程度形成する
（図３（ａ））。次に、窒化シリコン膜３４上にレジス
トを塗布した後、パターニングを行ってレジストパター
ン５を形成する（図３（ｂ））。次いで、レジストパタ
−ン５をマスクとしてドライエッチングにより開口部に
露出している窒化シリコン膜３４のみをエッチング除去
する（図３（ｃ））。その後、レジストパターン５を除
去し（図３（ｄ））、１０５０℃程度の温度でポリシリ
コン膜３３及びシリコン基板１を酸化してフィ−ルド酸
化膜６を形成する（図３（ｅ））。
【０００４】
【発明が解決しようとする課題】上記図３（ｅ）に示し
た工程において、１０５０℃より低温でフィ−ルド酸化
を行うと、図４に示したように、ポリシリコン膜３３に
おける活性領域と素子分離領域とのエッジ部８にボイド
７が発生（凹凸あるいは穴等が発生）してしまう。ポリ
シリコン膜３３のエッジ部８にボイド７が発生すると、
ポリシリコン膜３３の除去時には、ボイド７下部に過剰
なオ−バ−エッチがかかり、シリコン基板１にダメ−ジ
を与えるので、後で形成するキャパシタ酸化膜の信頼性
が低下する等の問題が生じる。なお、図４は工程（ｅ）
におけるポリシリコン膜３３を概略的に示した上面図で
ある。これに対して、１０５０℃以上でフィ−ルド酸化
を行えば、高温酸化によりフィ−ルド酸化膜６の硬度を
低くすることができるので、ポリシリコン膜３３のエッ
ジ部８に作用するストレスを緩和することができ、ボイ
ド７の発生を防止することが可能である。
た工程において、１０５０℃より低温でフィ−ルド酸化
を行うと、図４に示したように、ポリシリコン膜３３に
おける活性領域と素子分離領域とのエッジ部８にボイド
７が発生（凹凸あるいは穴等が発生）してしまう。ポリ
シリコン膜３３のエッジ部８にボイド７が発生すると、
ポリシリコン膜３３の除去時には、ボイド７下部に過剰
なオ−バ−エッチがかかり、シリコン基板１にダメ−ジ
を与えるので、後で形成するキャパシタ酸化膜の信頼性
が低下する等の問題が生じる。なお、図４は工程（ｅ）
におけるポリシリコン膜３３を概略的に示した上面図で
ある。これに対して、１０５０℃以上でフィ−ルド酸化
を行えば、高温酸化によりフィ−ルド酸化膜６の硬度を
低くすることができるので、ポリシリコン膜３３のエッ
ジ部８に作用するストレスを緩和することができ、ボイ
ド７の発生を防止することが可能である。
【０００５】しかし、１０５０℃より高温でフィールド
酸化を行う場合、窒化シリコン膜３４の厚さによっては
デバイス特性の劣化を招く可能性がある。すなわち、窒
化シリコン膜３４が厚すぎるとエッジ部８にストレスが
かかり過ぎ、酸化膜耐圧不良が生じるという課題があ
り、逆に窒化シリコン膜３４が薄すぎると、窒化シリコ
ン膜３４が選択酸化のマスクとして働かなかったり、エ
ッジ部８の形状、いわゆるバ−ズビ−ク形状が大きくな
ってしまうという課題がある。
酸化を行う場合、窒化シリコン膜３４の厚さによっては
デバイス特性の劣化を招く可能性がある。すなわち、窒
化シリコン膜３４が厚すぎるとエッジ部８にストレスが
かかり過ぎ、酸化膜耐圧不良が生じるという課題があ
り、逆に窒化シリコン膜３４が薄すぎると、窒化シリコ
ン膜３４が選択酸化のマスクとして働かなかったり、エ
ッジ部８の形状、いわゆるバ−ズビ−ク形状が大きくな
ってしまうという課題がある。
【０００６】本発明はこのような課題に鑑み発明された
ものであって、素子分離構造を形成する際に、１０５０
℃以上の温度でフィ−ルド酸化を行っても酸化膜耐圧不
良等のデバイス特性の劣化を引き起こさない半導体装置
の製造方法を提供することを目的としている。
ものであって、素子分離構造を形成する際に、１０５０
℃以上の温度でフィ−ルド酸化を行っても酸化膜耐圧不
良等のデバイス特性の劣化を引き起こさない半導体装置
の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置の製造方法は、シリコン基板
上に、Ｐａｄ酸化膜、ポリシリコン膜及び窒化シリコン
膜を順次形成し、窒化シリコン膜をマスクとしてフィー
ルド酸化を行い素子分離構造を形成する工程を含んだ半
導体装置の製造方法であって、ポリシリコン膜を６００
℃以上で形成する工程と、１００ｎｍ〜１８０ｎｍの膜
厚の窒化シリコン膜を形成する工程と、１０５０℃以上
でフィ−ルド酸化を行う工程とを含んでいることを特徴
としている。
に本発明に係る半導体装置の製造方法は、シリコン基板
上に、Ｐａｄ酸化膜、ポリシリコン膜及び窒化シリコン
膜を順次形成し、窒化シリコン膜をマスクとしてフィー
ルド酸化を行い素子分離構造を形成する工程を含んだ半
導体装置の製造方法であって、ポリシリコン膜を６００
℃以上で形成する工程と、１００ｎｍ〜１８０ｎｍの膜
厚の窒化シリコン膜を形成する工程と、１０５０℃以上
でフィ−ルド酸化を行う工程とを含んでいることを特徴
としている。
【０００８】
【作用】ポリシリコン膜を６００℃以上で形成し、窒化
シリコン膜の厚みが１００〜１８０ｎｍであれば、フィ
−ルド酸化を１０５０℃以上の温度で行っても、素子分
離領域と活性領域とのエッジに働くストレスを緩和し、
酸化膜耐圧特性等のデバイス特性の劣化を抑制すること
が可能であることを実験で確認した。したがって、上記
方法に係る半導体装置の製造方法を用いれば、ポリシリ
コン膜の前記エッジ部にボイドを発生させることなく、
また酸化膜耐圧特性等のデバイス特性を劣化させること
なく素子分離構造を形成することが可能である。なお、
ポリシリコン膜を６００℃を超えない温度で形成すると
酸化膜耐圧特性が著しく劣化することも実験で確認し
た。したがって、ポリシリコン膜は必ず６００℃以上で
形成する必要がある。
シリコン膜の厚みが１００〜１８０ｎｍであれば、フィ
−ルド酸化を１０５０℃以上の温度で行っても、素子分
離領域と活性領域とのエッジに働くストレスを緩和し、
酸化膜耐圧特性等のデバイス特性の劣化を抑制すること
が可能であることを実験で確認した。したがって、上記
方法に係る半導体装置の製造方法を用いれば、ポリシリ
コン膜の前記エッジ部にボイドを発生させることなく、
また酸化膜耐圧特性等のデバイス特性を劣化させること
なく素子分離構造を形成することが可能である。なお、
ポリシリコン膜を６００℃を超えない温度で形成すると
酸化膜耐圧特性が著しく劣化することも実験で確認し
た。したがって、ポリシリコン膜は必ず６００℃以上で
形成する必要がある。
【０００９】
【実施例】以下、本発明に係る半導体装置の製造方法の
実施例を図面に基づいて説明する。図１は実施例に係る
半導体装置の製造方法に基づいてポリバッファ−ドＬＯ
ＣＯＳ素子分離構造を有するキャパシタを形成する場合
の各工程を模式的に示した断面図である。
実施例を図面に基づいて説明する。図１は実施例に係る
半導体装置の製造方法に基づいてポリバッファ−ドＬＯ
ＣＯＳ素子分離構造を有するキャパシタを形成する場合
の各工程を模式的に示した断面図である。
【００１０】工程（ａ）：シリコン基板１上にＰａｄ酸
化膜２を２０ｎｍ程度成長させ、その上に６２４℃、Ｌ
ＰＣＶＤ法によってポリシリコン膜３を５０ｎｍ程度成
長させる。さらに、窒化シリコン膜としてＳｉ3 Ｎ4 膜
４をＬＰＣＶＤ法によって１００ｎｍから１８０ｎｍの
範囲内で成長させる。
化膜２を２０ｎｍ程度成長させ、その上に６２４℃、Ｌ
ＰＣＶＤ法によってポリシリコン膜３を５０ｎｍ程度成
長させる。さらに、窒化シリコン膜としてＳｉ3 Ｎ4 膜
４をＬＰＣＶＤ法によって１００ｎｍから１８０ｎｍの
範囲内で成長させる。
【００１１】工程（ｂ）：Ｓｉ3 Ｎ4 膜４上にレジスト
を塗布した後、パターニングを行いレジストパタ−ン５
を形成する。 工程（ｃ）：レジスタパタ−ン５をマスクとして開口部
のＳｉ3 Ｎ4 膜４をエッチングする。 工程（ｄ）：レジストパタ−ン５を除去する。 工程（ｅ）：１０５０℃程度の温度でフィールド酸化を
行いフィ−ルド酸化膜６を形成する。
を塗布した後、パターニングを行いレジストパタ−ン５
を形成する。 工程（ｃ）：レジスタパタ−ン５をマスクとして開口部
のＳｉ3 Ｎ4 膜４をエッチングする。 工程（ｄ）：レジストパタ−ン５を除去する。 工程（ｅ）：１０５０℃程度の温度でフィールド酸化を
行いフィ−ルド酸化膜６を形成する。
【００１２】工程（ｆ）：活性領域に残っているＳｉ3
Ｎ4 膜４、ポリシリコン膜３及びＰａｄ酸化膜２を順次
除去する。 工程（ｇ）：シリコン基板１上に新たにキャパシタ酸化
膜９を形成した後、電極となる低抵抗ポリシリコン膜１
０を堆積させ、低抵抗ポリシリコン膜１０をパターニン
グしてポリバッファ−ドＬＯＣＯＳ素子分離構造を有す
るキャパシタを形成する。
Ｎ4 膜４、ポリシリコン膜３及びＰａｄ酸化膜２を順次
除去する。 工程（ｇ）：シリコン基板１上に新たにキャパシタ酸化
膜９を形成した後、電極となる低抵抗ポリシリコン膜１
０を堆積させ、低抵抗ポリシリコン膜１０をパターニン
グしてポリバッファ−ドＬＯＣＯＳ素子分離構造を有す
るキャパシタを形成する。
【００１３】図２は上記工程に従って形成したキャパシ
タの酸化膜耐圧良品率のＳｉ3 Ｎ4膜厚依存性を示した
グラフである。図２において横軸はＳｉ3 Ｎ4 膜４の膜
厚（ｎｍ）を示し、縦軸は良品率（％）を示している。
また、△印は１０００℃でフィ−ルド酸化を行った場合
を示し、○印は１０５０℃でフィ−ルド酸化を行った場
合を示し、□印は１０７０℃でフィ−ルド酸化を行った
場合を示している。
タの酸化膜耐圧良品率のＳｉ3 Ｎ4膜厚依存性を示した
グラフである。図２において横軸はＳｉ3 Ｎ4 膜４の膜
厚（ｎｍ）を示し、縦軸は良品率（％）を示している。
また、△印は１０００℃でフィ−ルド酸化を行った場合
を示し、○印は１０５０℃でフィ−ルド酸化を行った場
合を示し、□印は１０７０℃でフィ−ルド酸化を行った
場合を示している。
【００１４】Ｓｉ3 Ｎ4 膜４の膜厚が１００〜１８０ｎ
ｍである場合は、１０００℃、１０５０℃及び１０７０
℃のいずれの温度でフィ−ルド酸化を行ってもほぼ１０
０％の良品率となっている。Ｓｉ3 Ｎ4 膜４の膜厚が２
００ｎｍの場合は、フィ−ルド酸化温度が１０５０℃で
は良品率が５０％程度となり、１０７０℃では良品率が
３０％程度となり、Ｓｉ3 Ｎ4 膜４の膜厚が１００〜１
８０ｎｍの場合に比べて良品率が著しく低下している。
Ｓｉ3 Ｎ4 膜４の膜厚が２００ｎｍでもフィ−ルド酸化
温度が１０００℃の時は良品率がほぼ１００％となって
いる。しかしこの場合には、ポリシリコン膜３にボイド
が発生しており、後に形成するキャパシタ酸化膜９の信
頼性が低下するという不具合が生じる。
ｍである場合は、１０００℃、１０５０℃及び１０７０
℃のいずれの温度でフィ−ルド酸化を行ってもほぼ１０
０％の良品率となっている。Ｓｉ3 Ｎ4 膜４の膜厚が２
００ｎｍの場合は、フィ−ルド酸化温度が１０５０℃で
は良品率が５０％程度となり、１０７０℃では良品率が
３０％程度となり、Ｓｉ3 Ｎ4 膜４の膜厚が１００〜１
８０ｎｍの場合に比べて良品率が著しく低下している。
Ｓｉ3 Ｎ4 膜４の膜厚が２００ｎｍでもフィ−ルド酸化
温度が１０００℃の時は良品率がほぼ１００％となって
いる。しかしこの場合には、ポリシリコン膜３にボイド
が発生しており、後に形成するキャパシタ酸化膜９の信
頼性が低下するという不具合が生じる。
【００１５】以上説明したように、ポリシリコン膜３を
６００℃以上の温度である６２４℃で形成し、窒化シリ
コン膜であるＳｉ3 Ｈ4 膜４の膜厚を１００ｎｍ〜１８
０ｎｍに設定すれば、図１（ｅ）の工程でフィールド酸
化を１０５０℃以上の高温で行ってもキャパシタ酸化膜
９に耐圧劣化が発生しない素子分離構造を有するキャパ
シタを形成することができる。
６００℃以上の温度である６２４℃で形成し、窒化シリ
コン膜であるＳｉ3 Ｈ4 膜４の膜厚を１００ｎｍ〜１８
０ｎｍに設定すれば、図１（ｅ）の工程でフィールド酸
化を１０５０℃以上の高温で行ってもキャパシタ酸化膜
９に耐圧劣化が発生しない素子分離構造を有するキャパ
シタを形成することができる。
【００１６】
【発明の効果】以上詳述したように本発明に係る半導体
装置の製造方法においては、ポリシリコン膜を６００℃
以上で形成し、窒化シリコン膜の膜厚を１００ｎｍ〜１
８０ｎｍに設定するので、ポリシリコン膜にボイドが発
生しないように１０５０℃以上の高温でフィールド酸化
を行っても、酸化膜耐圧特性の劣化等デバイス特性の劣
化を引き起こさずに素子分離構造を形成することができ
る。
装置の製造方法においては、ポリシリコン膜を６００℃
以上で形成し、窒化シリコン膜の膜厚を１００ｎｍ〜１
８０ｎｍに設定するので、ポリシリコン膜にボイドが発
生しないように１０５０℃以上の高温でフィールド酸化
を行っても、酸化膜耐圧特性の劣化等デバイス特性の劣
化を引き起こさずに素子分離構造を形成することができ
る。
【図１】本発明の実施例に係る半導体装置の製造方法に
基づいてポリバッファ−ドＬＯＣＯＳ素子分離構造を有
するキャパシタを製造する場合の各工程を模式的に示し
た断面図である。
基づいてポリバッファ−ドＬＯＣＯＳ素子分離構造を有
するキャパシタを製造する場合の各工程を模式的に示し
た断面図である。
【図２】酸化膜耐圧良品率とＳｉ3 Ｎ4 膜厚との関係を
示したグラフである。
示したグラフである。
【図３】従来の半導体装置の製造方法に基づいた素子分
離構造の形成方法を模式的に示した断面図である。
離構造の形成方法を模式的に示した断面図である。
【図４】ポリシリコン膜にボイドが発生した状態を概略
的に示した上面図である。
的に示した上面図である。
１ シリコン基板 ２ Ｐａｄ酸化膜 ３ ポリシリコン膜 ４ Ｓｉ3 Ｎ4 膜（窒化シリコン膜） ６ フィ−ルド酸化膜 ８ （活性領域と素子分離領域との）エッジ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｂ 21/76
Claims (1)
- 【請求項１】 シリコン基板上に、Ｐａｄ酸化膜、ポリ
シリコン膜及び窒化シリコン膜を順次形成し、該窒化シ
リコン膜をマスクとしてフィールド酸化を行い素子分離
構造を形成する工程を含んだ半導体装置の製造方法であ
って、ポリシリコン膜を６００℃以上で形成する工程
と、１００〜１８０ｎｍの膜厚の窒化シリコン膜を形成
する工程と、１０５０℃以上でフィ−ルド酸化を行う工
程とを含んでいることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23455794A JPH0897203A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23455794A JPH0897203A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897203A true JPH0897203A (ja) | 1996-04-12 |
Family
ID=16972893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23455794A Pending JPH0897203A (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897203A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455735B1 (ko) * | 1998-06-30 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
-
1994
- 1994-09-29 JP JP23455794A patent/JPH0897203A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455735B1 (ko) * | 1998-06-30 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
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