JPH0897237A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲート電極の２段リセス形状を一定に制御可
能とする。 【構成】 半導体基板１の上面にｎ型ＧａＡｓ等の活性
層２を成長させ、活性層２の厚さが１０００〜２５００
オングストロームとなった時点でＡｌＧａＡｓ等のスト
ッパー層３を成長させ、引き続いてｎ型ＧａＡｓ等の活
性層４を成長させる。活性層４の上面に形成したソース
及びドレイン電極５，６上のレジストパターンをマスク
として活性層４を選択的にエッチングして、外側の幅の
広いリセス８を形成する。リセス８の深さｄ２は活性層
４の膜厚に等しい。更にストッパー層３及び活性層２を
エッチングして内側の幅の狭いリセス１０を形成し、当
該リセス１０の底面にゲート電極１１を蒸着リフトオフ
法により形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電界効果トランジス
タ（以下、ＦＥＴと略す）とその製造方法に関し、特に
そのゲートリセス構造及びその製造方法に関するもので
ある。例えば、本発明は、高出力ＧａＡｓＦＥＴにおけ
る２段リセス構造の技術に適用される。

【０００２】

【従来の技術】一般に、電界効果トランジスタの高出力
化のためには、高耐圧化が求められている。そこで、係
る要望に応えるべく、通常、ゲートリセスの両側が階段
型の２段リセスが適用されている。

【０００３】図２０は、その様な２段リセス構造を有す
る従来のＦＥＴの断面図である。同図において、１Ｐは
半導体基板、２Ｐは活性層、５Ｐはソース電極、６Ｐは
ドレイン電極、１１Ｐはゲート電極、８Ｐは２段リセス
のうち外側の幅の広いリセス、１０Ｐは２段リセスのう
ち内側の幅の狭いリセスである。

【０００４】

【発明が解決しようとする課題】図２０に示した２段リ
セス構造では、外側のリセス８Ｐと内側のリセス１０Ｐ
とを形成するために２回のエッチング工程が必要とな
る。その際、従来の半導体装置では、エッチングレート
に基づく時間的制御によって外側のリセス８Ｐの深さｄ
Ｐ２及び内側のリセス１０Ｐの深さｄＰ１を一定値にす
る様にしているが、実際には深さｄＰ１，ｄＰ２を一定
値に正確に制御することが困難であり、そのためにリセ
ス形状が安定しないという製造上、構造上の問題点が発
生している。係るリセス形状の不安定さは、ゲート電圧
についての耐圧特性やピンチオフ電圧やドレイン電流と
いったトランジスタ特性を不安定にするという問題点を
発生させている。

【０００５】この発明は、上述した問題点を克服すべく
なされたものであり、その目的は、２段リセスの一方の
リセスないしは両方のリセスの深さを一定に制御可能と
する、電界効果トランジスタの構造とその製造方法を実
現することにある。

【０００６】

【課題を解決するための手段】請求項１に係る発明は、
半導体基板と、前記半導体基板の上面に形成された活性
層と、前記活性層の上面よりその内部に向けて形成され
た第１リセスと、前記第１リセスの底面に形成されたゲ
ート電極と、前記第１リセスを除く前記活性層の上面に
形成された半導体膜と、前記半導体膜の上面に形成さ
れ、前記第１リセスの上方において前記第１リセスより
も幅の広い第２リセスを形成する新たな活性層とを備え
た電界効果トランジスタであり、前記半導体膜は前記活
性層及び新たな活性層とは異なる種類の材質からなる。

【０００７】請求項２に係る発明では、請求項１記載の
電界効果トランジスタに於ける前記第１リセスの底面が
前記活性層の下面よりも上方に位置している。

【０００８】請求項３に係る発明では、請求項１記載の
電界効果トランジスタにおける前記活性層が、前記半導
体基板の上面に形成された第１活性層と、前記第１活性
層の上面に形成された新たな半導体膜と、前記新たな半
導体膜の上面に形成され、前記新たな半導体膜の上面の
一部を底面とする前記第１リセスを形成する第２活性層
とを有しており、前記新たな半導体膜は前記第１及び第
２活性層とは異なる種類の材質からなる。

【０００９】請求項４に係る発明では、請求項３記載の
電界効果トランジスタにおいて、前記新たな半導体膜に
代えて、前記第１及び第２活性層とは異なる種類の別の
半導体膜を前記第１活性層と前記第２活性層との間にの
み形成している。

【００１０】請求項５に係る発明は、活性層内に形成さ
れるゲートリセスが外側の幅の広いリセスと内側の幅の
狭いリセスとから成る２段リセス構造を有する電界効果
トランジスタにおいて、前記活性層とは異なる種類の半
導体膜を前記外側の幅の広いリセスの底面に形成してい
る。

【００１１】請求項６に係る発明では、請求項５記載の
電界効果トランジスタにおける前記内側の幅の狭いリセ
スの底面に前記活性層とは異なる種類の別の半導体膜を
形成している。

【００１２】請求項７に係る発明は、電界効果トランジ
スタの製造方法において、半導体基板上に第１活性層、
半導体膜及び第２活性層を順次に成長させる工程と、前
記第２活性層の上面にソース電極及びドレイン電極を形
成する工程と、前記ソース電極と前記ドレイン電極間に
於いて露出している前記第２活性層の上面より前記第２
活性層を選択的にエッチングし、これにより前記半導体
膜の上面を底面とする第２リセスを形成する工程と、前
記第２リセスの底面を形成する前記半導体膜の上面の一
部分より前記半導体膜及び前記第１活性層をエッチング
して、前記第１活性層内部にその底面を有し且つ前記第
２リセスよりも幅の狭い第１リセスを形成する工程と、
前記第１リセスの前記底面上にゲート電極を形成する工
程とを備えており、前記半導体膜は前記第１及び第２活
性層とは異なる種類の膜である。請求項８に係る発明で
は、請求項７記載の電界効果トランジスタの製造方法に
おける前記第２リセスの形成工程が、前記半導体膜に対
する溶解度の低いエッチング液によって前記第２活性層
を選択的にエッチングし、以て前記第２リセスを形成す
る工程を有している。

【００１３】請求項９に係る発明では、請求項８記載の
電界効果トランジスタの製造方法における前記第２リセ
スの形成工程が、前記露出している第２活性層の上面よ
り前記半導体膜の上面が露出するまで前記エッチング液
によって前記半導体膜を選択的にエッチングして、得ら
れたリセスを前記第２リセスとする工程を有している。

【００１４】請求項１０に係る発明では、請求項９記載
の電界効果トランジスタの製造方法における前記第２リ
セスの形成工程が、前記ソース電極と前記ドレイン電極
と前記露出した第２活性層との各上面に、前記露出した
第２活性層の上面の一部を底面とする開口を有するレジ
ストパターンを形成し、前記レジストパターンをマスク
として前記第２活性層の選択的エッチングを行い、前記
レジストパターンを除去する工程を有しており、前記第
１リセスの形成工程が、前記第２リセス内に開口を有す
る新たなレジストパターンを、前記ソース電極と前記ド
レイン電極の各上面と前記第２リセスの底面上に形成
し、前記新たなレジストパターンをマスクとして前記半
導体膜及び前記第１活性層のエッチングを行って前記第
１リセスを形成し、前記新たなレジストパターンを除去
する工程を有している。

【００１５】請求項１１に係る発明では、請求項８記載
の電界効果トランジスタの製造方法における前記第２リ
セスの形成工程が、前記露出している第２活性層の上面
より前記半導体膜の上面が露出するまで前記半導体膜を
前記エッチング液によって選択的にエッチングし、露出
した前記第２活性層の側面を前記エッチング液によって
更にサイドエッチングして前記第２リセスを形成する工
程を有している。

【００１６】請求項１２に係る発明では、請求項１１記
載の電界効果トランジスタの製造方法における前記第２
リセスの形成工程が、前記第２リセスの幅よりも狭い開
口を有するレジストパターンを、前記ソース電極と前記
ドレイン電極と前記露出した第２活性層との各上面に形
成し、前記レジストパターンをマスクとして前記エッチ
ング液を用いた選択的エッチングを行い、前記半導体膜
の上面の一部をその底面とする開口を前記第２活性層に
形成し、更に前記開口の側面を成す前記第２活性層の側
面を前記サイドエッチングして前記第２リセスを形成す
る工程を有している。

【００１７】請求項１３に係る発明では、請求項１２記
載の電界効果トランジスタの製造方法における前記第１
リセスの形成工程が、前記レジストパターンをマスクと
して前記半導体膜を異方性エッチングし、前記異方性エ
ッチングにより露出した前記第１活性層の上面より前記
エッチング液を用いて前記第１活性層をエッチングして
前記第１リセスを形成し、前記レジストパターンを除去
する工程を有している。

【００１８】請求項１４に係る発明は、電界効果トラン
ジスタの製造方法において、半導体基板上に第１活性
層、第１半導体膜、第２活性層、第２半導体膜及び第３
活性層を順次に成長させる工程と、前記第３活性層の上
面にソース電極及びドレイン電極を形成する工程と、前
記ソース電極と前記ドレイン電極間に於いて露出してい
る前記第３活性層の上面より当該第３活性層を選択的に
エッチングし、これにより前記第２半導体膜の上面を底
面とする第２リセスを形成する工程と、前記第２リセス
の底面を形成する前記第２半導体膜の上面の一部分より
前記第２半導体膜をエッチングして当該第２半導体膜を
貫通する工程と、前記貫通により露出した前記第２活性
層の上面より前記第１半導体膜の上面が露出するまで前
記第２活性層を選択的にエッチングし、以て前記第２活
性層内に前記第２リセスよりも幅の狭い第１リセスを形
成する工程と、前記第１リセスの底面上にゲート電極を
形成する工程とを備えており、前記第１及び第２半導体
膜は共に前記第１乃至第３活性層の各層とは異なる種類
の膜である。

【００１９】請求項１５に係る発明では、請求項１４記
載の電界効果トランジスタの製造方法における前記第２
及び第３活性層の選択的エッチングを、それぞれ前記第
１及び第２半導体膜に対する溶解度の低いエッチング液
によって行っている。

【００２０】請求項１６に係る発明では、請求項１５記
載の電界効果トランジスタの製造方法における前記第１
リセスの形成工程が、前記第２活性層を選択的にエッチ
ングして、前記露出した第１半導体膜の上面をその底面
とする前記第１リセスを形成する工程を有している。

【００２１】

【作用】請求項１に係る発明では、第１リセスと第２リ
セスとが電界効果トランジスタの高耐圧化のための２段
リセスを構成している。しかも、第２リセスは２段リセ
ス構造の内の外側の幅の広いリセスを構成しており、第
２リセスの深さは新たな活性層の膜厚により決定され
る。

【００２２】請求項２に係る発明では、第１リセスの深
さは、その下面と活性層の上面との距離に相当してお
り、第１リセスの下面と半導体基板の上面とに挟まれた
領域が電界効果トランジスタの活性層乃至動作層として
機能する。

【００２３】請求項３に係る発明では、第１リセスの深
さも、第２活性層の膜厚により決定される。そして、第
１活性層が電界効果トランジスタの活性層として機能
し、その領域は第１活性層の膜厚により決定される。

【００２４】請求項４に係る発明では、第１リセスの底
面は第１活性層の上面であり、その深さは、第２活性層
の膜厚と別の半導体膜の膜厚とにより決定される。そし
て、第１活性層が電界効果トランジスタの活性層として
機能し、その領域は第１活性層の膜厚により決定され
る。

【００２５】請求項５に係る発明では、半導体膜は外側
の幅の広いリセスの深さを決定する。

【００２６】請求項６に係る発明では、別の半導体膜は
内側の幅の狭いリセスの深さを決定する。

【００２７】請求項７に係る発明では、第２リセス形成
工程により第２活性層のみが選択的にエッチングされ、
半導体膜の上面を底面とする第２リセスが形成される。
従って、半導体膜の上面の位置を以て第２リセスの深さ
が決定され、その深さは第２活性層の厚みに相当する。
引続き行われる第１リセス形成工程では、第２リセスの
底面の一部から半導体膜及び第１活性層のエッチングが
開始され、第２リセスよりも幅の狭い第１リセスが形成
される。第１及び第２リセスは、２段のゲートリセスを
構成している。

【００２８】請求項８に係る発明では、半導体膜は第２
活性層のエッチング時のストッパー膜として機能し、第
２活性層のみがエッチング液によってエッチングされ
る。

【００２９】請求項９に係る発明では、露出している第
２活性層の上面よりエッチングが開始され、半導体膜の
上面が露出した段階で当該選択的エッチングは終了され
る。従って、当該選択的エッチングに最終的に形成され
た第２リセスの幅は露出していた第２活性層の上面の幅
に対応する。

【００３０】請求項１０に係る発明では、レジストパタ
ーンをマスクとした選択的エッチングにより、第２リセ
スが形成される。従って、第２リセスの幅は上記レジス
トパターンの開口径に対応する。更に、上記レジストパ
ターンの開口径よりも小さな開口径を有する新たなレジ
ストパターンが、第２リセス内に形成され、この新たな
レジストパターンをマスクとしたエッチングにより、第
１リセスが形成される。従って、第１リセスの幅は、新
たなレジストパターンの開口径に対応する。

【００３１】請求項１１に係る発明では、第２リセスの
形成は２段階の選択的エッチングにより行われる。即
ち、最初の選択的エッチングにより露出した第２活性層
の上面に対してほぼ垂直にエッチングされてリセスが形
成され、半導体膜の上面が露出する。更に選択的エッチ
ングが続行され、これにより上記リセスの側面をなす第
２活性層がエッチングされて、上記リセスの幅が広が
り、その結果、第１リセスよりも幅の広い第２リセスが
形成される。

【００３２】請求項１２に係る発明では、レジストパタ
ーンで被覆されていない第２活性層の側面のエッチング
が進行する。

【００３３】請求項１３に係る発明では、第２リセス形
成時に用いたレジストパターンをそのまま用いて第１リ
セスが形成される。従って、第１リセスの幅は上記レジ
ストパターンの開口径に相当する。

【００３４】請求項１４に係る発明では、第２リセス形
成工程に於いて第３活性層の選択的エッチングが行わ
れ、これにより第２半導体膜の上面の一部を底面とする
第２リセスが形成される。更に第１リセス形成工程に於
いて、第２リセスの底面の内で貫通された部分から第２
活性層が選択的エッチングされ、第１半導体膜の上面の
一部を底面とする第１リセスが形成される。第１活性層
はエッチングされることはなく、電界効果トランジスタ
の活性層として機能する。

【００３５】請求項１５に係る発明では、第１半導体膜
及び第２半導体膜はエッチング時のストッパー膜として
機能する。

【００３６】請求項１６に係る発明では、第２活性層の
選択的エッチングにより第１半導体膜の上面の一部が露
出し、第１リセスの底面を成す。

【００３７】

【実施例】

（実施例１） 以下、本発明の実施例１を説明する。図
１は、実施例１における第１のＦＥＴの構造を示す断面
図である。同図において、１は例えばＧａＡｓからなる
半導体基板であり、２及び４は例えばｎ型ＧａＡｓ等の
活性層（４は新たな活性層に該当）であり、３は活性層
２，４とは異なった種類の半導体膜（例えば、ＡｌＧａ
Ａｓ）であって、エッチングのストッパー層としての役
割をもつ。以後、半導体膜３をストッパー層３と称す
る。又、５はソース電極を、６はドレイン電極を、１１
はゲート電極を、それぞれ示している。更に、８および
１０はゲート電極１１の２段リセスを構成しており、そ
の内の外側の幅の広いリセス（第２リセス）が８であ
り、ゲート電極１１と接している内側の幅の狭いリセス
（第１リセス）が１０である。

【００３８】上記構造において、活性層２（第１活性
層）の厚み（第１膜厚）は１０００〜２５００オングス
トロームであり、ストッパー層３の厚みは５０〜２００
オングストロームであり、活性層４（第２活性層）の厚
み（第２膜厚）は１９５０〜２３００オングストローム
である。つまり、各層２〜４のトータルの厚みは３００
０〜５０００オングストロームである。従って、半導体
基板１の上面から１０００〜２５００オングストローム
の位置に、ストッパー層３が形成されている。

【００３９】図１に示す構造の電界効果トランジスタ
は、２段リセスの外側の幅の広いリセス８の底面に活性
層２，４とは異なる種類の半導体膜３をエッチング時の
ストッパー層として有しており、この点に特徴がある。

【００４０】即ち、このような構造のＦＥＴでは、外側
の幅の広いリセス８を形成する際にその深さｄ２を一定
にすることができ、その結果として、一定の深さｄ２の
外側の幅の広いリセス８を備えることで、ゲート電圧に
対するＦＥＴの耐圧特性を安定させることが可能とな
る。つまり、ドレイン電流やピンチオフ電圧等の特性
は、内側の幅の狭いリセス１０の底面と半導体基板１の
上面とで挟まれた活性層２の厚みに依存するが、これら
の特性が同一のもの同士では、外側の幅の広いリセス８
の深さｄ２が共に一定であるので、その結果、両方のＦ
ＥＴの２段リセスの深さないし形状は同一となる。これ
により、両ＦＥＴの耐圧特性も同一となる。従って、こ
の意味で、リセス形状及び耐圧特性の安定化を図ること
ができるのである。

【００４１】以下では、実施例１におけるＦＥＴの製造
方法について、図に基づき説明する。

【００４２】図２〜図６は、実施例１としての、第１の
ＦＥＴの製造工程を示す断面図である。これらの図にお
いて、１は半導体基板を、２及び４は活性層（各々、第
１活性層，第２活性層）を、３は活性層２，４とは異な
る種類の半導体膜であって、エッチングのストッパー膜
としての役割をもつストッパー層を、５はソース電極
を、６はドレイン電極を、７及び９はレジストパターン
を、８は２段リセスを形成する外側の幅の広いリセス
を、１０は２段リセスを形成する内側の幅の狭いリセス
を、１１はゲート電極を、それぞれ示している。

【００４３】先ず、図２に示す通り、半導体基板１上
に、ｎ型ＧａＡｓなどの活性層（２，４）を後述のスト
ッパー層３をも含めてトータルとして３０００〜５００
０オングストロームの厚さで成長させる。つまり、活性
層２の成長途中に、例えば、活性層２が１０００〜２５
００オングストロームの厚さとなった時点で、当該活性
層２上に、例えばＡｌＧａＡｓなどの、活性層２，４と
は異なる種類の半導体膜を、ストッパー層３として、５
０〜２００オングストロームの厚さでエピタキシャル成
長させ、更にその上にｎ型ＧａＡｓ等の活性層４をひき
続いて成長させる。これにより、図２に示す形状の各層
２〜４が、順次に半導体基板１の上面上に得られる。

【００４４】次に、図３の工程では、ソース電極５及び
ドレイン電極６をフォトリソグラフィー及びリフトオフ
によって活性層４の上面上に形成する。そして、２段リ
セスの外側の幅の広いリセス８の幅を決定する開口を備
えたレジストパターン７を、写真製版法によりソース電
極５，ドレイン電極６及び露出した活性層４の一部の上
面上に形成した上で、このレジストパターン７をマスク
として活性層４のウェットエッチング（選択リセスエッ
チング）を行い、これにより外側の幅の広いリセス８を
活性層４に形成する。このとき、ストッパー層３に対す
る溶解度の低いエッチング液（例えば、クエン酸と過酸
化水溶液）を使用し、活性層４の部分のみを選択的にエ
ッチングする。

【００４５】その後、灰化処理によりレジストパターン
７を除去した後、更に写真製版法により、外側の幅の広
いリセス８内に開口を有するゲート電極形成用のレジス
トパターン９（新たなレジストパターン）を形成する。
これにより、半導体装置の断面構造は、図４に示すもの
となる。

【００４６】図５の工程では、前記レジストパターン９
をマスクとしてストッパー層３及び活性層２を同時に非
選択的にエッチングし、エッチングの深さを例えば１０
００オングストローム程度にする。これにより、内側の
幅の狭いリセス１０が形成される。

【００４７】最後に、図６に示す通り、ゲート電極１１
を蒸着リフトオフ法により形成し、レジストパターン９
を除去する。これにより、実施例１のＦＥＴが得られ
る。

【００４８】以上述べた半導体装置の製造方法によれ
ば、図２のストッパー層３の位置（半導体基板１の上面
から１０００〜２５００オングストローム上方の位置）
で、外側の幅の広いリセス８の深さｄ２（図６）を決定
することができ、しかも活性層４の選択エッチングを行
っているので、リセス形状のプロセスによるばらつきを
低減することが可能である。

【００４９】（実施例２） ここでは、上述した製造方
法とは別の製造方法を用いて図１のＦＥＴを得る場合
を、実施例２として説明する。図７〜図１２は、その様
な別の製造工程を示す断面図である。これらの図におい
て、図１と同一符号のものは同一のものを示す。

【００５０】図７は、図２と同一の工程である。従っ
て、その説明を割愛する。

【００５１】次の図８の工程では、図３と同様にしてソ
ース電極５及びドレイン電極６を形成し、更に、外側の
幅の広いリセス８よりも狭い開口を有する、ゲート電極
形成用のレジストパターン７ａを形成する。

【００５２】その後、レジストパターン７ａをマスクと
して、活性層４（第２活性層）のウェットエッチング
（選択リセスエッチング）を行なう。このとき、ストッ
パー層３に対する溶解度の低いエッチング液（実施例１
と同様のもの）を使用して、活性層４の部分を選択的に
エッチングする。これにより、図９の形状を得る。

【００５３】更に、上記エッチング液を用いたオーバー
エッチングを行なうことで、活性層４のサイドエッチン
グを行う。この場合、活性層４のサイドエッチング量Ｗ
を、例えば０．５μｍ程度にする。これにより、図１０
に示す形状を得る。

【００５４】図１１の工程では、前記ゲート電極形成用
のレジストパターン７ａをマスクとして異方性エッチン
グを行ない、これによりストッパー層３を部分的に除去
して、活性層２（第１活性層）の上面の一部を露出させ
る。その後、前記エッチング液を使用して、露出した活
性層２のウェットエッチングを行なう。このときの活性
層２におけるエッチングの深さを、例えば１０００オン
グストローム程度に制御する。これにより、活性層２に
内側の幅の狭いリセス１０（第１リセス）が形成され
る。

【００５５】最後に、図１２に示す通り、蒸着リフトオ
フ法によりゲート電極１１を形成し、レジストパターン
７ａを灰化処理により除去することで、図１に示したＦ
ＥＴが得られる。

【００５６】このようなＦＥＴの製造方法によれば、図
７のストッパー層３の位置（半導体基板１の上面から１
０００〜２５００オングストローム上方の位置）で、図
１２に示す外側の幅の広いリセス８の深さｄ２を決定す
ることができ、しかも、活性層４の選択エッチングを行
なうことで、リセス形状のプロセスによるばらつきを低
減することが可能である。又、実施例２では、ソース電
極５及びドレイン電極６の形成後は１回の写真製版工程
を行うのみで２段リセスを形成することが可能である。

【００５７】（実施例３） 次に、本発明の実施例３と
して、図１とは異なる構造を備えた第２のＦＥＴとその
製造方法とを説明する。

【００５８】図１３は、第２のＦＥＴの断面構造を示す
図である。同図において、１は半導体基板であり、２，
４，１３は活性層であり、３及び１２は、共に活性層
２，４，１３とは異なる種類の半導体膜（例えば、Ａｌ
ＧａＡｓ膜）であり、エッチング時のストッパー層とし
ての役割をもつ（以後、ストッパー層３，１２とも称す
る）。５はソース電極を、６はドレイン電極を、８及び
１０は、それぞれ、２段リセスの外側の幅の広いリセス
（第２リセス）及びゲート電極１１と接している内側の
幅の狭いリセス（第１リセス）を、１１はゲート電極
を、各々示している。

【００５９】上記構造において、活性層１３（第１活性
層）の厚み（第１膜厚）は５００〜１５００オングスト
ロームであり、従って、ストッパー層１２（第１半導体
膜ないし、新たな半導体膜に該当）は半導体基板１の上
面から上記第１膜厚分だけ上方に位置する。又、ストッ
パー層３（第２半導体膜に該当）は、半導体基板１の上
面から１０００〜２５００オングストロームだけ上方に
位置している。両ストッパー層１２，３の膜厚は５０〜
２００オングストロームである。ここでは、活性層２
（第２活性層）及び活性層４（第３活性層）の膜厚を、
それぞれ第２膜厚及び第３膜厚と呼ぶことにする。そし
て、第１〜第３の各膜厚と両ストッパー層１２，３の膜
厚の総和は、３０００〜５０００オングストロームであ
る。尚、活性層１３，ストッパー層１２及び活性層２
は、全体として活性層を形成しているとみることもでき
る。

【００６０】図１３に示す構造の電界効果トランジスタ
では、実施例１の構造と比較して、更に内側の幅の狭い
リセス１０の底面にもストッパー層１２を有している。

【００６１】このような構造の半導体装置では、２段リ
セスの各リセス１０，８の深さｄ１及びｄ２を共に一定
になる様に形成することができる。即ち、深さｄ１は活
性層２の第２膜厚に等しく、深さｄ２は活性層４の第３
膜厚に等しい。その結果、２段リセス形状の安定化を図
ることができ、その結果として、耐圧特性や、ピンチオ
フ電圧やドレイン電流等のトランジスタ特性を安定させ
ることが可能となる。

【００６２】そこで、以下では、第２のＦＥＴの製造方
法について、図１４〜図１８の各断面図に基づき説明す
る。

【００６３】先ず、ＧａＡｓ等の半導体基板１上に、ｎ
型ＧａＡｓなどの活性層を３０００〜５０００オングス
トロームの厚さで成長させる。しかも、その活性層成長
途中において、即ち、半導体基板１の上面より上方に５
００〜１５００オングストローム及び１０００〜２５０
０オングストロームの位置において、例えば、ＡｌＧａ
Ａｓなどの、活性層とは異なった種類の２層の半導体膜
１２，３を、それぞれ５０〜２００オングストロームの
厚さで成長させる。これにより、半導体基板１上に、活
性層１３（５００〜１５００オングストローム），スト
ッパー層１２（５０〜２００オングストローム），活性
層２（４５０〜８００オングストローム），ストッパー
層３（５０〜２００オングストローム）及び活性層４
（１９５０〜２３００オングストローム）の順序で、各
層１３，１２，２〜４がエピタキシャル成長し、図１４
の形状が得られる。

【００６４】図１５の工程では、先ず、ソース電極５及
びドレイン電極６を、活性層４の上面にフォトリソグラ
フィー及びリフトオフにより形成する。その後、外側の
幅の広いリセス８の幅を決定する開口径を備えたレジス
トパターン７ｂを形成した後、このレジストパターン７
ｂをマスクとして、活性層４のウェットエッチング（選
択リセスエッチング）を行なう。このとき、ストッパー
層３に対する溶解度の低いエッチング液（例えば、実施
例１のときと同じもの）を使用し、活性層４の部分のみ
を選択的にエッチングする。

【００６５】その後はレジストパターン７ｂを除去した
上で、外側の幅の広いリセス８内に開口を有するゲート
電極形成用のレジストパターン９ａを形成する（図１
６）。

【００６６】図１７の工程では、レジストパターン９ａ
をマスクとしてストッパー層３を異方性エッチングして
活性層２の上面の一部を露出させ、更に、ストッパー層
１２に対する溶解度の低い前記エッチング液を使用し
て、活性層２の部分のみを選択的にリセスエッチングす
る。

【００６７】その後は、レジストパターン９ａをマスク
としてゲート金属を蒸着リフトオフ法により形成し、レ
ジストパターン９ａを除去することで、内側の幅の狭い
リセス１０内のストッパー層１２の上面にゲート電極１
１が形成され（図１８）、これによって、第２のＦＥＴ
が得られる。

【００６８】以上述べた第２のＦＥＴの製造方法によれ
ば、図１４のストッパー層１２及び３の位置のそれぞれ
で、図１８の内側の幅の狭いリセス１０及び外側の幅の
広いリセス８のそれぞれの深さｄ１及びｄ２を決定する
ことができ、更に、活性層１３の厚みによりドレイン電
流、ピンチオフ電圧等のトランジスタ特性が決まり、し
かも２回の選択エッチングを適用して両リセス８，１０
を形成しているため、プロセスによるバラツキを抑制す
ることが可能である。

【００６９】（実施例３の変形例１） 上記実施例３で
は、図１３に示した通り、ゲート電極１１がストッパー
層１２の上面上に存在していたが、これに代えて、スト
ッパー層１２を部分的に除去した後に、露出した活性層
１３の上面にゲート電極を形成してもよい。その様な第
一の変形例の断面図を示すのが、図１９である。

【００７０】この変形例１では、実施例３における図１
７の工程後に、選択性のないエッチングによってストッ
パー層１２の露出した部分を除去する。その後、レジス
トパターン９ａをマスクとして、露出した活性層１３の
上面にゲート電極１１を蒸着リフトオフ法により形成す
る。この変形例１においても、実施例３と同様の効果が
得られる。

【００７１】（実施例３の変形例２） 図１３に示した
ＦＥＴを、実施例２で説明したオーバーエッチングガス
の方法を用いて製造することも可能である。即ち、図１
５及び図１６のレジストパターン７ｂ，９ａに代えて、
図１１に示したレジストパターン７ａをマスクとして選
択的エッチングとサイドエッチングとにより外側の幅の
広いリセス８を形成し、上記レジストパターン７ａをマ
スクとして半導体膜３を異方性エッチングして貫通し、
さらにレジストパターン７ａをマスクとして活性層２の
選択的エッチングにより内側の幅の狭いリセス１０を形
成し、その後、ゲート電極１１を露出した第１半導体膜
１２の上面に形成した上で、レジストパターン７ａを除
去する。これにより、レジストパターン形成を一回だけ
として共通使用できる利点がある。

【００７２】以上のように、この発明の各実施例１〜３
及び変形例１，２によれば、ストッパー層を利用した選
択リセスエッチングによりゲート電極の２段リセスを形
成するため、２段リセスの形状を一定にすることができ
る。このため、デバイス特性を安定化させる効果があ
る。

【００７３】

【発明の効果】請求項１に係る発明によれば、第２リセ
スの深さを一定にすることができ、その結果、ゲート電
極に印加される逆方向電圧に対する耐圧特性を安定化さ
せることが可能となる。

【００７４】請求項２に係る発明によれば、第２リセス
の深さを一定にすることができるので、ドレイン電流や
ピンチオフ電圧等の活性層の厚みにより決定される特性
が同一のもの同士では、２段リセスのトータルの深さを
同一化することができる結果、ゲート電圧に対する耐圧
特性をも同一化することができる。

【００７５】請求項３に係る発明によれば、第１及び第
２リセスの両方の深さを一定にすることができ、しかも
電界効果トランジスタの活性層として機能する第１活性
層の厚みをも一定にすることができる。従って、耐圧特
性の安定化に加えて、ドレイン電流やピンチオフ電圧等
の活性層の厚みにより決定される特性をも安定化させる
ことができる。

【００７６】請求項４に係る発明によれば、第１及び第
２リセスの両方の深さと電界効果トランジスタの活性層
の厚みとを一定化することができ、トランジスタ特性の
バラツキが低減される。

【００７７】請求項５に係る発明によれば、２段リセス
構造の内の外側の幅の広いリセスの深さ一定にすること
ができ、ゲートリセスの耐圧特性を安定化して向上させ
ることができる。

【００７８】請求項６に係る発明によれば、２段リセス
構造に於ける、外側の幅の広いリセス及び内側の幅の狭
いリセスの深さを共に一定にすることができ、トランジ
スタ特性の安定化と向上を図ることができる。

【００７９】請求項７に係る発明によれば、半導体膜の
位置に於いて第２リセスの深さを決定付け且つ選択エッ
チングを行っているので、プロセスによる第２リセスの
形状のばらつきを低減することができる。このことは、
第１リセス及び第２リセスから成る２段リセス形状の安
定化に寄与し得るので、電界効果トランジスタの耐圧特
性の安定化を図ることが可能となる。

【００８０】請求項８に係る発明によれば、半導体膜を
エッチングのストッパー膜として利用することができ、
第２リセスの形状のばらつきをプロセス的に低減させる
ことができる。

【００８１】請求項９に係る発明によれば、ドレイン電
極とソース電極間に相当する幅を有し、且つ第２活性層
の厚みに相当する深さを有する第２リセスを常に安定し
て形成することができ、２段リセス形状及び耐圧特性の
安定化に貢献し得る。

【００８２】請求項１０に係る発明によれば、最初のレ
ジストパターン形成工程を介して第２リセスを安定して
形成することができ、次のレジストパターン形成工程を
介して第１リセスを形成することができるので、２段リ
セス形状のばらつきをブロセス的に抑えることができ
る。

【００８３】請求項１１に係る発明によれば、半導体膜
をエッチングのストッパー膜としたサイドエッチングを
利用しているので、半導体膜の位置に於いて第２リセス
の深さを決定付けることができると共に、プロセスによ
る第２リセスの形状のばらつきを低減することができ
る。

【００８４】請求項１２に係る発明によれば、レジスト
パターンをマスクとした選択的・サイドエッチングを行
うので、幅の広い外側のリセスである第２リセスの形状
を安定して形成することができ、耐圧特性のばらつきが
少ない電界効果トランジスタを製造できる。

【００８５】請求項１３に係る発明によれば、第２リセ
スの形成に用いたレジストパターンを第１リセスの形成
にも用いることができ、レジストパターン形成工程が一
回で済む結果、２段リセスの形状を安定化させつつ、そ
のプロセスを削減することができる。

【００８６】請求項１４に係る発明によれば、第２半導
体膜の位置に於いて第２リセスの深さを決定付けること
ができると共に、更に第１半導体膜の位置に於いても第
１リセスの深さを決定付けることができる。そして、選
択的エッチングを適用しているため、プロセスによる上
記深さのばらつきを抑制することが可能であり、第１活
性層の厚みによって特性が定まるドレイン電流やピンチ
オフ電圧等の特性や、ゲート電圧に対する耐圧特性を安
定化することができる。

【００８７】請求項１５に係る発明によれば、第１及び
第２リセスの両方の深さのバラツキを確実に抑制するこ
とができ、２段リセス形状を常に安定して形成すること
が可能となる。その結果、トランジスタ特性の安定化・
向上を図ることができる。

【００８８】請求項１６に係る発明によれば、２段リセ
ス形状の安定化・トランジスタ特性の安定化を実現でき
る。

【図面の簡単な説明】

【図１】 本発明における第１のＦＥＴの構造を示す断
面図である。

【図２】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。

【図３】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。

【図４】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。

【図５】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。

【図６】 本発明の実施例１における第１のＦＥＴの製
造工程を示す断面図である。

【図７】 本発明の実施例２としての第１のＦＥＴの製
造工程を示す断面図である。

【図８】 本発明の実施例２としての第１のＦＥＴの製
造工程を示す断面図である。

【図９】 本発明の実施例２としての第１のＦＥＴの製
造工程を示す断面図である。

【図１０】 本発明の実施例２としての第１のＦＥＴの
製造工程を示す断面図である。

【図１１】 本発明の実施例２としての第１のＦＥＴの
製造工程を示す断面図である。

【図１２】 本発明の実施例２としての第１のＦＥＴの
製造工程を示す断面図である。

【図１３】 本発明における第２のＦＥＴの構造を示す
断面図である。

【図１４】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。

【図１５】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。

【図１６】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。

【図１７】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。

【図１８】 本発明の実施例３における第２のＦＥＴの
製造工程を示す断面図である。

【図１９】 第２のＦＥＴの変形例の構造を示す断面図
である。

【図２０】 従来のＦＥＴの構造を示す断面図である。

【符号の説明】

１ 半導体基板、２，４，１３ 活性層、３，１２ ス
トッパー層、５ ソース電極、６ ドレイン電極、８
外側の幅の広いリセス、１０ 内側の幅の狭いリセス、
１１ ゲート電極、ｄ１，ｄ２ 深さ。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｆ

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上面に形成された活性層と、 前記活性層の上面よりその内部に向けて形成された第１
   リセスと、 前記第１リセスの底面に形成されたゲート電極と、 前記第１リセスを除く前記活性層の上面に形成された半
   導体膜と、 前記半導体膜の上面に形成され、前記第１リセスの上方
   において前記第１リセスよりも幅の広い第２リセスを形
   成する新たな活性層とを備え、 前記半導体膜は前記活性層及び新たな活性層とは異なる
   種類の材質からなる、電界効果トランジスタ。
2. 【請求項２】 請求項１記載の電界効果トランジスタに
   おいて、 前記第１リセスの底面は前記活性層の下面よりも上方に
   位置することを特徴とする、電界効果トランジスタ。
3. 【請求項３】 請求項１記載の電界効果トランジスタに
   おいて、 前記活性層は、 前記半導体基板の上面に形成された第１活性層と、 前記第１活性層の上面に形成された新たな半導体膜と、 前記新たな半導体膜の上面に形成され、前記新たな半導
   体膜の上面の一部を底面とする前記第１リセスを形成す
   る第２活性層とを有し、 前記新たな半導体膜は前記第１及び第２活性層とは異な
   る種類の材質からなることを特徴とする、電界効果トラ
   ンジスタ。
4. 【請求項４】 請求項３記載の電界効果トランジスタに
   おいて、 前記新たな半導体膜に代えて、前記第１及び第２活性層
   とは異なる種類の別の半導体膜が前記第１活性層と前記
   第２活性層との間にのみ形成されており、 前記第１活性層の上面の一部が前記第１リセスの底面を
   形成していることを特徴とする、電界効果トランジス
   タ。
5. 【請求項５】 活性層内に形成されるゲートリセスが外
   側の幅の広いリセスと内側の幅の狭いリセスとから成る
   ２段リセス構造を有する電界効果トランジスタにおい
   て、 前記活性層とは異なる種類の半導体膜が前記外側の幅の
   広いリセスの底面を形成していることを特徴とする電界
   効果トランジスタ。
6. 【請求項６】 請求項５記載の電界効果トランジスタに
   おいて、 前記活性層とは異なる種類の別の半導体膜が前記内側の
   幅の狭いリセスの底面を形成していることを特徴とする
   電界効果トランジスタ。
7. 【請求項７】 半導体基板上に第１活性層、半導体膜及
   び第２活性層を順次に成長させる工程と、 前記第２活性層の上面にソース電極及びドレイン電極を
   形成する工程と、 前記ソース電極と前記ドレイン電極間に於いて露出して
   いる前記第２活性層の上面より前記第２活性層を選択的
   にエッチングし、これにより前記半導体膜の上面を底面
   とする第２リセスを形成する工程と、 前記第２リセスの底面を形成する前記半導体膜の上面の
   一部分より前記半導体膜及び前記第１活性層をエッチン
   グして、前記第１活性層内部にその底面を有し且つ前記
   第２リセスよりも幅の狭い第１リセスを形成する工程
   と、 前記第１リセスの前記底面上にゲート電極を形成する工
   程とを備え、 前記半導体膜は前記第１及び第２活性層とは異なる種類
   の膜である、電界効果トランジスタの製造方法。
8. 【請求項８】 請求項７記載の電界効果トランジスタの
   製造方法において、 前記第２リセスの形成工程は、 前記半導体膜に対する溶解度の低いエッチング液によっ
   て前記第２活性層を選択的にエッチングし、以て前記第
   ２リセスを形成する工程を有することを特徴とする、電
   界効果トランジスタの製造方法。
9. 【請求項９】 請求項８記載の電界効果トランジスタの
   製造方法において、 前記第２リセスの形成工程は、 前記露出している第２活性層の上面より前記半導体膜の
   上面が露出するまで前記エッチング液によって前記半導
   体膜を選択的にエッチングして、得られたリセスを前記
   第２リセスとする工程を有することを特徴とする、電界
   効果トランジスタの製造方法。
10. 【請求項１０】 請求項９記載の電界効果トランジスタ
    の製造方法において、 前記第２リセスの形成工程は、 前記ソース電極と前記ドレイン電極と前記露出した第２
    活性層との各上面に、前記露出した第２活性層の上面の
    一部を底面とする開口を有するレジストパターンを形成
    し、 前記レジストパターンをマスクとして前記第２活性層の
    選択的エッチングを行い、 前記レジストパターンを除去する工程を有し、 前記第１リセスの形成工程は、 前記第２リセス内に開口を有する新たなレジストパター
    ンを、前記ソース電極と前記ドレイン電極の各上面と前
    記第２リセスの底面上に形成し、 前記新たなレジストパターンをマスクとして前記半導体
    膜及び前記第１活性層のエッチングを行って前記第１リ
    セスを形成し、 前記新たなレジストパターンを除去する工程を有するこ
    とを特徴とする、電界効果トランジスタの製造方法。
11. 【請求項１１】 請求項８記載の電界効果トランジスタ
    の製造方法において、 前記第２リセスの形成工程は、 前記露出している第２活性層の上面より前記半導体膜の
    上面が露出するまで前記半導体膜を前記エッチング液に
    よって選択的にエッチングし、 露出した前記第２活性層の側面を前記エッチング液によ
    って更にサイドエッチングして前記第２リセスを形成す
    る工程を有することを特徴とする、電界効果トランジス
    タの製造方法。
12. 【請求項１２】 請求項１１記載の電界効果トランジス
    タの製造方法において、 前記第２リセスの形成工程は、 前記第２リセスの幅よりも狭い開口を有するレジストパ
    ターンを、前記ソース電極と前記ドレイン電極と前記露
    出した第２活性層との各上面に形成し、 前記レジストパターンをマスクとして前記エッチング液
    を用いた選択的エッチングを行い、前記半導体膜の上面
    の一部をその底面とする開口を前記第２活性層に形成
    し、 更に前記開口の側面を成す前記第２活性層の側面を前記
    サイドエッチングして前記第２リセスを形成する工程を
    有することを特徴とする、電界効果トランジスタの製造
    方法。
13. 【請求項１３】 請求項１２記載の電界効果トランジス
    タの製造方法において、 前記第１リセスの形成工程は、 前記レジストパターンをマスクとして前記半導体膜を異
    方性エッチングし、 前記異方性エッチングにより露出した前記第１活性層の
    上面より前記エッチング液を用いて前記第１活性層をエ
    ッチングして前記第１リセスを形成し、 前記レジストパターンを除去する工程を有することを特
    徴とする、電界効果トランジスタの製造方法。
14. 【請求項１４】 半導体基板上に第１活性層、第１半導
    体膜、第２活性層、第２半導体膜及び第３活性層を順次
    に成長させる工程と、 前記第３活性層の上面にソース電極及びドレイン電極を
    形成する工程と、 前記ソース電極と前記ドレイン電極間に於いて露出して
    いる前記第３活性層の上面より当該第３活性層を選択的
    にエッチングし、これにより前記第２半導体膜の上面を
    底面とする第２リセスを形成する工程と、 前記第２リセスの底面を形成する前記第２半導体膜の上
    面の一部分より前記第２半導体膜をエッチングして当該
    第２半導体膜を貫通する工程と、 前記貫通により露出した前記第２活性層の上面より前記
    第１半導体膜の上面が露出するまで前記第２活性層を選
    択的にエッチングし、以て前記第２活性層内に前記第２
    リセスよりも幅の狭い第１リセスを形成する工程と、 前記第１リセスの底面上にゲート電極を形成する工程と
    を備え、 前記第１及び第２半導体膜は共に前記第１乃至第３活性
    層の各層とは異なる種類の膜である、電界効果トランジ
    スタの製造方法。
15. 【請求項１５】 請求項１４記載の電界効果トランジス
    タの製造方法において、 前記第２及び第３活性層の選択的エッチングは、それぞ
    れ前記第１及び第２半導体膜に対する溶解度の低いエッ
    チング液によって行うことを特徴とする、電界効果トラ
    ンジスタの製造方法。
16. 【請求項１６】 請求項１５記載の電界効果トランジス
    タの製造方法において、 前記第１リセスの形成工程は、 前記第２活性層を選択的にエッチングして、前記露出し
    た第１半導体膜の上面をその底面とする前記第１リセス
    を形成する工程を有することを特徴とする、電界効果ト
    ランジスタの製造方法。