JPH09109514A - 印刷装置 - Google Patents
印刷装置Info
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- JPH09109514A JPH09109514A JP29066495A JP29066495A JPH09109514A JP H09109514 A JPH09109514 A JP H09109514A JP 29066495 A JP29066495 A JP 29066495A JP 29066495 A JP29066495 A JP 29066495A JP H09109514 A JPH09109514 A JP H09109514A
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- roms
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Abstract
(57)【要約】
【課題】 コントローラ部の低消費電流を実現した印刷
装置を提供する。 【解決手段】 チップイネーブル切換回路２０は、ＣＰ
Ｕ１が所定の動作クロックで動作する時と所定の動作ク
ロックよりも遅いクロックで動作する時とに応じて、複
数のＲＯＭ３０ａ〜３０ｄに与えるＣＥバー信号２０ａ
〜２０ｄをそれぞれ“Ｌ”レベル信号Ｓ２０とＲＯＭデ
コード信号１０ａ〜１０ｄとに切換える。その結果、ア
ドレスデコードされたＲＯＭデコード信号１０ａ〜１０
ｄを与えているときには、コントローラ部におけるＲＯ
Ｍ回路部３０で消費される電流が低減される。
装置を提供する。 【解決手段】 チップイネーブル切換回路２０は、ＣＰ
Ｕ１が所定の動作クロックで動作する時と所定の動作ク
ロックよりも遅いクロックで動作する時とに応じて、複
数のＲＯＭ３０ａ〜３０ｄに与えるＣＥバー信号２０ａ
〜２０ｄをそれぞれ“Ｌ”レベル信号Ｓ２０とＲＯＭデ
コード信号１０ａ〜１０ｄとに切換える。その結果、ア
ドレスデコードされたＲＯＭデコード信号１０ａ〜１０
ｄを与えているときには、コントローラ部におけるＲＯ
Ｍ回路部３０で消費される電流が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、ホスト・コンピュ
ータ等からの印刷データを基に印刷を行う印刷装置に関
するものである。
ータ等からの印刷データを基に印刷を行う印刷装置に関
するものである。
【０００２】
【従来の技術】従来、ホスト・コンピュータに接続さ
れ、該ホスト・コンピュータからの印刷データを基に印
刷を行う印刷装置は、ＣＰＵと複数のＲＯＭ及びＲＡＭ
などから構成され画像処理を行うコントローラ部と、こ
れに接続されたプリンタエンジンとを備えている。前記
コントローラ部では、画像処理として、ホスト・コンピ
ュータからの印刷データを基にビットマップを生成し、
プリンタエンジン部へ送出するドットデータを生成す
る。
れ、該ホスト・コンピュータからの印刷データを基に印
刷を行う印刷装置は、ＣＰＵと複数のＲＯＭ及びＲＡＭ
などから構成され画像処理を行うコントローラ部と、こ
れに接続されたプリンタエンジンとを備えている。前記
コントローラ部では、画像処理として、ホスト・コンピ
ュータからの印刷データを基にビットマップを生成し、
プリンタエンジン部へ送出するドットデータを生成す
る。
【０００３】この種の印刷装置においては、前記複数の
ＲＯＭからのデータを高速に読み出すための１つの手法
として、該各ＲＯＭのチップイネーブル信号を“Ｌ”レ
ベルに固定することが行われている。
ＲＯＭからのデータを高速に読み出すための１つの手法
として、該各ＲＯＭのチップイネーブル信号を“Ｌ”レ
ベルに固定することが行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、コントローラ部に設置された複数のＲ
ＯＭに対して、データの高速読出しを行うためにチップ
イネーブル信号を“Ｌ”レベルに固定すると、実際のデ
ータの読出しが行われていないＲＯＭも含めてその全て
がチップイネーブル状態となり、複数のＲＯＭにおける
消費電流が大きくなってしまうという問題があった。
来例においては、コントローラ部に設置された複数のＲ
ＯＭに対して、データの高速読出しを行うためにチップ
イネーブル信号を“Ｌ”レベルに固定すると、実際のデ
ータの読出しが行われていないＲＯＭも含めてその全て
がチップイネーブル状態となり、複数のＲＯＭにおける
消費電流が大きくなってしまうという問題があった。
【０００５】本発明は上記従来の問題点に鑑み、コント
ロール部の低消費電流を実現した印刷装置を提供するこ
とを目的とする。
ロール部の低消費電流を実現した印刷装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に第１の発明は、画像処理用のプログラムを含む各種デ
ータを格納した複数のＲＯＭ及び該各ＲＯＭに接続され
たＣＰＵを有し、該ＣＰＵの前記プログラムの実行によ
り外部装置より送られてきた印刷データを基に画像処理
を行うコントローラ部と、その画像処理結果に基づいて
印刷を行う印刷部とを備えた印刷装置において、前記複
数のＲＯＭのアクセス状態を示す前記ＣＰＵからのアド
レスをデコードし、アクセス中のＲＯＭに対応したＲＯ
Ｍデコード信号を出力するアドレスデコーダと、前記Ｃ
ＰＵが所定の動作クロックで動作するときは固定レベル
信号を、前記所定の動作クロックよりも遅いクロックで
動作するときは前記ＲＯＭデコード信号をそれぞれチッ
プイネーブル信号として前記各ＲＯＭに与えるチップイ
ネーブル切換回路とを前記コントローラ部に設けたもの
である。
に第１の発明は、画像処理用のプログラムを含む各種デ
ータを格納した複数のＲＯＭ及び該各ＲＯＭに接続され
たＣＰＵを有し、該ＣＰＵの前記プログラムの実行によ
り外部装置より送られてきた印刷データを基に画像処理
を行うコントローラ部と、その画像処理結果に基づいて
印刷を行う印刷部とを備えた印刷装置において、前記複
数のＲＯＭのアクセス状態を示す前記ＣＰＵからのアド
レスをデコードし、アクセス中のＲＯＭに対応したＲＯ
Ｍデコード信号を出力するアドレスデコーダと、前記Ｃ
ＰＵが所定の動作クロックで動作するときは固定レベル
信号を、前記所定の動作クロックよりも遅いクロックで
動作するときは前記ＲＯＭデコード信号をそれぞれチッ
プイネーブル信号として前記各ＲＯＭに与えるチップイ
ネーブル切換回路とを前記コントローラ部に設けたもの
である。
【０００７】第２の発明は、画像処理用のプログラムを
含む各種データを格納した複数のＲＯＭ及び該各ＲＯＭ
に接続されたＣＰＵを有し、該ＣＰＵの前記プログラム
の実行により外部装置より送られてきた印刷データを基
に画像処理を行うコントローラ部と、その画像処理結果
に基づいて印刷を行う印刷部とを備えた印刷装置におい
て、前記複数のＲＯＭのアクセス状態を示す前記ＣＰＵ
からのアドレスをデコードし、アクセス中のＲＯＭに対
応したＲＯＭデコード信号を出力するアドレスデコーダ
と、高速処理が必要とされる行程の先頭アドレスをアク
セスしたことを検出する高速処理検出手段と、前記先頭
アドレスのアクセスを検出してから高速処理が必要とさ
れる所定の期間は固定レベル信号を、該所定の期間以外
は前記ＲＯＭデコード信号をそれぞれチップイネーブル
信号として前記各ＲＯＭに与えるチップイネーブル切換
回路とを前記コントローラ部に設けたものである。
含む各種データを格納した複数のＲＯＭ及び該各ＲＯＭ
に接続されたＣＰＵを有し、該ＣＰＵの前記プログラム
の実行により外部装置より送られてきた印刷データを基
に画像処理を行うコントローラ部と、その画像処理結果
に基づいて印刷を行う印刷部とを備えた印刷装置におい
て、前記複数のＲＯＭのアクセス状態を示す前記ＣＰＵ
からのアドレスをデコードし、アクセス中のＲＯＭに対
応したＲＯＭデコード信号を出力するアドレスデコーダ
と、高速処理が必要とされる行程の先頭アドレスをアク
セスしたことを検出する高速処理検出手段と、前記先頭
アドレスのアクセスを検出してから高速処理が必要とさ
れる所定の期間は固定レベル信号を、該所定の期間以外
は前記ＲＯＭデコード信号をそれぞれチップイネーブル
信号として前記各ＲＯＭに与えるチップイネーブル切換
回路とを前記コントローラ部に設けたものである。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【０００９】図１は、本発明の第１の実施の形態に係る
印刷装置のコントローラ部におけるＲＯＭ部の構成を示
すブロック図である。
印刷装置のコントローラ部におけるＲＯＭ部の構成を示
すブロック図である。
【００１０】この印刷装置は、ホストコンピュータに接
続され、該ホスト・コンピュータから送られてくる印刷
データを基に印刷を行うもので、そのコントローラ部に
は、装置全体の動作を制御するＣＰＵ１、画像処理（描
画処理）用のプログラムやフォントデータ等を格納する
ＲＯＭ部、及びワークエリア等として使用されるＲＡＭ
部（図示省略）等で構成され、プリンタエンジンへ送る
ドットデータを生成するための画像処理を行う機能を有
している。
続され、該ホスト・コンピュータから送られてくる印刷
データを基に印刷を行うもので、そのコントローラ部に
は、装置全体の動作を制御するＣＰＵ１、画像処理（描
画処理）用のプログラムやフォントデータ等を格納する
ＲＯＭ部、及びワークエリア等として使用されるＲＡＭ
部（図示省略）等で構成され、プリンタエンジンへ送る
ドットデータを生成するための画像処理を行う機能を有
している。
【００１１】前記ＣＰＵ１は、所定の動作クロックによ
って動作するモード（以下、ノーマルモードという）
と、所定の動作クロックよりも遅いクロック（例えば所
定の動作クロックの１／２のクロック）によって動作す
るモード（以下、パワーセーブモードという）とを切り
換えることが可能であるものとする。
って動作するモード（以下、ノーマルモードという）
と、所定の動作クロックよりも遅いクロック（例えば所
定の動作クロックの１／２のクロック）によって動作す
るモード（以下、パワーセーブモードという）とを切り
換えることが可能であるものとする。
【００１２】ＲＯＭ部は、図１に示すように、アドレス
デコーダ１０と、チップイネーブル切換回路２０と、第
１〜第４のＲＯＭ３０ａ〜３０ｄからなるＲＯＭ回路部
３０とを備えている。
デコーダ１０と、チップイネーブル切換回路２０と、第
１〜第４のＲＯＭ３０ａ〜３０ｄからなるＲＯＭ回路部
３０とを備えている。
【００１３】アドレスデコーダ１０は、その入力側に接
続されたＣＰＵ１のアドレスバス１１上のアドレスデー
タをデコードして、該アドレスデータがアクセスしてい
るＲＯＭに対応した第１〜第４のＲＯＭデコード信号１
０ａ〜１０ｄを出力する機能を有している。この第１〜
第４のＲＯＭデコード信号１０ａ〜１０ｄは、“Ｌ”レ
ベルによって該当するＲＯＭが選択されていることを示
す（“Ｌ”アクティブ）。
続されたＣＰＵ１のアドレスバス１１上のアドレスデー
タをデコードして、該アドレスデータがアクセスしてい
るＲＯＭに対応した第１〜第４のＲＯＭデコード信号１
０ａ〜１０ｄを出力する機能を有している。この第１〜
第４のＲＯＭデコード信号１０ａ〜１０ｄは、“Ｌ”レ
ベルによって該当するＲＯＭが選択されていることを示
す（“Ｌ”アクティブ）。
【００１４】チップイネーブル切換回路２０には、入力
端子Ａ１〜Ａ４，Ｂ１〜Ｂ４と、出力端子Ｙ１〜Ｙ４と
が設けられている。該入力端子Ａ１〜Ａ４には、アドレ
スデコーダ１０からの前記第１〜第４のＲＯＭ用デコー
ド信号１０ａ〜１０ｄがそれぞれ供給され、各入力端子
Ｂ１〜Ｂ４はグランドに接続され、常に“Ｌ”レベルを
保つ“Ｌ”レベル信号Ｓ２０が供給される。また、出力
端子Ｙ１〜Ｙ４からは各第１〜第４のＲＯＭ３０ａ〜３
０ｄへそれぞれＣＥバー信号（チップイネーブル信号）
２０ａ〜２０ｄが送出されるようになっている。このＣ
Ｅバー信号２０ａ〜２０ｄは“Ｌ”アクティブである。
端子Ａ１〜Ａ４，Ｂ１〜Ｂ４と、出力端子Ｙ１〜Ｙ４と
が設けられている。該入力端子Ａ１〜Ａ４には、アドレ
スデコーダ１０からの前記第１〜第４のＲＯＭ用デコー
ド信号１０ａ〜１０ｄがそれぞれ供給され、各入力端子
Ｂ１〜Ｂ４はグランドに接続され、常に“Ｌ”レベルを
保つ“Ｌ”レベル信号Ｓ２０が供給される。また、出力
端子Ｙ１〜Ｙ４からは各第１〜第４のＲＯＭ３０ａ〜３
０ｄへそれぞれＣＥバー信号（チップイネーブル信号）
２０ａ〜２０ｄが送出されるようになっている。このＣ
Ｅバー信号２０ａ〜２０ｄは“Ｌ”アクティブである。
【００１５】さらに、チップイネーブル切換回路２０に
は、ＣＰＵ１が前記ノーマルモード／パワーモードのど
ちらで動作しているのかを示すＣＰＵパワーセーブモー
ド検出信号ＰＭＤが入力される。このＣＰＵパワーセー
ブモード検出信号ＰＭＤは、例えばＣＰＵ１が直接、出
力する場合もあれば、ＣＰＵ１が所定のレジスタをアク
セスすることによって出力する場合もある。
は、ＣＰＵ１が前記ノーマルモード／パワーモードのど
ちらで動作しているのかを示すＣＰＵパワーセーブモー
ド検出信号ＰＭＤが入力される。このＣＰＵパワーセー
ブモード検出信号ＰＭＤは、例えばＣＰＵ１が直接、出
力する場合もあれば、ＣＰＵ１が所定のレジスタをアク
セスすることによって出力する場合もある。
【００１６】すなわち、ＣＥバー切換回路２０は、ＣＰ
Ｕパワーモード検出信号ＰＭＤにより、Ａ１，Ｂ１入力
のいずれかをＹ１に出力し、以下、Ａ２，Ｂ２，Ｙ２、
Ａ３，Ｂ３，Ｙ３、及びＡ４，Ｂ４，Ｙ４についても同
様である。
Ｕパワーモード検出信号ＰＭＤにより、Ａ１，Ｂ１入力
のいずれかをＹ１に出力し、以下、Ａ２，Ｂ２，Ｙ２、
Ａ３，Ｂ３，Ｙ３、及びＡ４，Ｂ４，Ｙ４についても同
様である。
【００１７】なお、図示はしないが、ＲＯＭ３０ａ〜３
０ｄには、アドレスデコードされたＯＥバー信号（アウ
トプットイネーブル信号）がそれぞれ入力され、複数の
ＲＯＭのＯＥバー信号が同時にアクティブにはならない
ものとする。
０ｄには、アドレスデコードされたＯＥバー信号（アウ
トプットイネーブル信号）がそれぞれ入力され、複数の
ＲＯＭのＯＥバー信号が同時にアクティブにはならない
ものとする。
【００１８】上記のような構成のコントローラ部におい
て、本印刷装置は、印刷中及び画像処理中に、ノーマル
モードで動作する。ノーマルモード時はパワーセーブモ
ード検出信号ＰＭＤは非アクティブであり、この信号Ｐ
ＭＤが非アクティブの時は、ＣＥバー切換回路２０はＢ
１〜Ｂ４入力選択状態であり、“Ｌ”レベル信号Ｓ２０
がＣＥバー切換回路２０のＹ１〜Ｙ４全てに出力され
る。
て、本印刷装置は、印刷中及び画像処理中に、ノーマル
モードで動作する。ノーマルモード時はパワーセーブモ
ード検出信号ＰＭＤは非アクティブであり、この信号Ｐ
ＭＤが非アクティブの時は、ＣＥバー切換回路２０はＢ
１〜Ｂ４入力選択状態であり、“Ｌ”レベル信号Ｓ２０
がＣＥバー切換回路２０のＹ１〜Ｙ４全てに出力され
る。
【００１９】従って、ノーマルモード時は、ＲＯＭ３０
ａ〜３０ｄへそれぞれ与えられる各ＣＥバー信号２０ａ
〜２０ｄが全て“Ｌ”レベルであり、ＲＯＭ３０ａ〜３
０ｄは全てチップイネーブル状態となる。ＲＯＭ回路部
３０のどのＲＯＭの内容を読み出すかの制御は、ＯＥバ
ー信号によって行われ、ＲＯＭに与えられるアドレスが
確定してからデータ出力される。
ａ〜３０ｄへそれぞれ与えられる各ＣＥバー信号２０ａ
〜２０ｄが全て“Ｌ”レベルであり、ＲＯＭ３０ａ〜３
０ｄは全てチップイネーブル状態となる。ＲＯＭ回路部
３０のどのＲＯＭの内容を読み出すかの制御は、ＯＥバ
ー信号によって行われ、ＲＯＭに与えられるアドレスが
確定してからデータ出力される。
【００２０】この場合、ノーマルモード時では、アドレ
スをデコードしたＣＥバー信号２０ａ〜２０ｄをＲＯＭ
に与えている場合よりも、高速なデータの読出しが可能
である。但し、ノーマルモード時は、ＲＯＭ３０ａ〜３
０ｄの全てが常にチップイネーブル状態になっているた
め、各々のＲＯＭ３０ａ〜３０ｄが消費する電流は大き
いものになる。
スをデコードしたＣＥバー信号２０ａ〜２０ｄをＲＯＭ
に与えている場合よりも、高速なデータの読出しが可能
である。但し、ノーマルモード時は、ＲＯＭ３０ａ〜３
０ｄの全てが常にチップイネーブル状態になっているた
め、各々のＲＯＭ３０ａ〜３０ｄが消費する電流は大き
いものになる。
【００２１】次に、本印刷装置がパワーセーブモードで
動作する時は、例えば印刷データ待ち状態のときなどの
ように、ＣＰＵ１は、所定の動作クロックの１／２の動
作クロックによって動作している。このパワーセーブモ
ード時では、パワーモード検出信号ＰＭＤがアクティブ
となり、ＣＥバー切換回路２０は、Ａ１〜Ａ４入力選択
状態となっているため、ＲＯＭデコード信号１０ａ〜１
０ｄがそのままＣＥバー信号２０ａ〜２０ｄとして出力
される。
動作する時は、例えば印刷データ待ち状態のときなどの
ように、ＣＰＵ１は、所定の動作クロックの１／２の動
作クロックによって動作している。このパワーセーブモ
ード時では、パワーモード検出信号ＰＭＤがアクティブ
となり、ＣＥバー切換回路２０は、Ａ１〜Ａ４入力選択
状態となっているため、ＲＯＭデコード信号１０ａ〜１
０ｄがそのままＣＥバー信号２０ａ〜２０ｄとして出力
される。
【００２２】従って、パワーセーブモード時におけるＲ
ＯＭ回路部３０へのアクセス時には、アドレスバス１１
上のデータをアドレスデコーダ１０においてデコードし
たＲＯＭデコード信号１０ａ〜１０ｄがＲＯＭ３０ａ〜
３０ｄに与えられるため、ＲＯＭ３０ａ〜３０ｄ中のア
クセスされたＲＯＭのみチップイネーブル状態になる。
その他のアクセスされていないＲＯＭは、チップイネー
ブル状態にならないため、アクセスされていないＲＯＭ
における消費電流は低減される。
ＯＭ回路部３０へのアクセス時には、アドレスバス１１
上のデータをアドレスデコーダ１０においてデコードし
たＲＯＭデコード信号１０ａ〜１０ｄがＲＯＭ３０ａ〜
３０ｄに与えられるため、ＲＯＭ３０ａ〜３０ｄ中のア
クセスされたＲＯＭのみチップイネーブル状態になる。
その他のアクセスされていないＲＯＭは、チップイネー
ブル状態にならないため、アクセスされていないＲＯＭ
における消費電流は低減される。
【００２３】また、各ＲＯＭ３０ａ〜３０ｄへのアクセ
スが全く行われていないときは、さらに消費電流は低減
される。アドレスデコードされたＣＥバー信号２０ａ〜
２０ｄをＲＯＭ３０ａ〜３０ｄに与えることにより、Ｃ
Ｅバー信号２０ａ〜２０ｄを“Ｌ”レベルに固定してい
るノーマルモード時よりもＲＯＭのデータ出力は遅くな
ることになるが、パワーセーブモード時はノーマルモー
ド時よりも倍の周期でＲＯＭへのアクセスが行われるの
で、ＲＯＭデータ出力の遅れが生じても、ＣＰＵ１はＲ
ＯＭ回路部３０より所定のデータをリードすることが可
能となる。
スが全く行われていないときは、さらに消費電流は低減
される。アドレスデコードされたＣＥバー信号２０ａ〜
２０ｄをＲＯＭ３０ａ〜３０ｄに与えることにより、Ｃ
Ｅバー信号２０ａ〜２０ｄを“Ｌ”レベルに固定してい
るノーマルモード時よりもＲＯＭのデータ出力は遅くな
ることになるが、パワーセーブモード時はノーマルモー
ド時よりも倍の周期でＲＯＭへのアクセスが行われるの
で、ＲＯＭデータ出力の遅れが生じても、ＣＰＵ１はＲ
ＯＭ回路部３０より所定のデータをリードすることが可
能となる。
【００２４】このように本実施の形態では、パワーセー
ブモード検出信号ＰＭＤにより、ＲＯＭ３０ａ〜３０ｄ
に与えられるＣＥバー信号２０ａ〜２０ｄをノーマルモ
ードのときは、“Ｌ”レベルに固定し、パワーセーブモ
ードの時はアドレスデコードされたＲＯＭデコード信号
１０ａ〜１０ｄに切換えるＣＥバー切換回路２０を設け
たので、ＲＯＭ３０ａ〜３０ｄにおいて消費される電流
をパワーセーブモード時に低減することが可能となる。
ブモード検出信号ＰＭＤにより、ＲＯＭ３０ａ〜３０ｄ
に与えられるＣＥバー信号２０ａ〜２０ｄをノーマルモ
ードのときは、“Ｌ”レベルに固定し、パワーセーブモ
ードの時はアドレスデコードされたＲＯＭデコード信号
１０ａ〜１０ｄに切換えるＣＥバー切換回路２０を設け
たので、ＲＯＭ３０ａ〜３０ｄにおいて消費される電流
をパワーセーブモード時に低減することが可能となる。
【００２５】図２は、本発明の第２の実施の形態に係る
印刷装置のコントローラ部におけるＲＯＭ部の構成を示
すブロック図であり、図１と共通の要素には同一の符号
が付されている。
印刷装置のコントローラ部におけるＲＯＭ部の構成を示
すブロック図であり、図１と共通の要素には同一の符号
が付されている。
【００２６】本実施の形態では、上記図１に示す構成に
おいて、アドレスデコーダ１０は高速処理スタート信号
１０ｅを出力するアドレスデコーダ１０Ａに置き換え、
さらにその高速処理スタート信号１０ｅに基づいてＣＥ
バー選択信号４０ａを出力するＣＥバー選択信号発生回
路４０を設け、ＣＥバー切換回路２０は、切換信号とし
て、パワーモード検出信号ＰＭＤに代えて前記ＣＥバー
選択信号４０ａを用いたＣＥバー切換回路２０Ａに置き
換えている。
おいて、アドレスデコーダ１０は高速処理スタート信号
１０ｅを出力するアドレスデコーダ１０Ａに置き換え、
さらにその高速処理スタート信号１０ｅに基づいてＣＥ
バー選択信号４０ａを出力するＣＥバー選択信号発生回
路４０を設け、ＣＥバー切換回路２０は、切換信号とし
て、パワーモード検出信号ＰＭＤに代えて前記ＣＥバー
選択信号４０ａを用いたＣＥバー切換回路２０Ａに置き
換えている。
【００２７】具体的には、前記高速処理スタート信号１
０ｅは、ＲＯＭ回路部３０中のＲＯＭ３０ａ〜３０ｄの
うち、高速処理が必要とされる動作時にアクセスされる
ＲＯＭのプログラム先頭アドレスをデコードした信号で
ある。ＣＥバー選択信号４０ａは、前記高速処理スター
ト信号１０ｅがアクティブになってから所定時間に亘っ
て“Ｌ”パルスを発生する信号である。そして、ＣＥバ
ー切換回路２０Ａは、ＣＥバー選択信号４０ａが“Ｌ”
レベルの時はＡ１とＢ１の入力のうちＡ１の方をＹ１に
出力し、ＣＥバー選択信号４０ａが“Ｈ”レベルの時は
Ｂ１入力の方をＹ１に出力し、以下、Ａ２，Ｂ２，Ｙ
２、Ａ３，Ｂ３，Ｙ３、及びＡ４，Ｂ４，Ｙ４について
も同様である。
０ｅは、ＲＯＭ回路部３０中のＲＯＭ３０ａ〜３０ｄの
うち、高速処理が必要とされる動作時にアクセスされる
ＲＯＭのプログラム先頭アドレスをデコードした信号で
ある。ＣＥバー選択信号４０ａは、前記高速処理スター
ト信号１０ｅがアクティブになってから所定時間に亘っ
て“Ｌ”パルスを発生する信号である。そして、ＣＥバ
ー切換回路２０Ａは、ＣＥバー選択信号４０ａが“Ｌ”
レベルの時はＡ１とＢ１の入力のうちＡ１の方をＹ１に
出力し、ＣＥバー選択信号４０ａが“Ｈ”レベルの時は
Ｂ１入力の方をＹ１に出力し、以下、Ａ２，Ｂ２，Ｙ
２、Ａ３，Ｂ３，Ｙ３、及びＡ４，Ｂ４，Ｙ４について
も同様である。
【００２８】上記のような構成のコントローラ部におい
て、まず、高速処理が必要とされる場合について説明す
る。
て、まず、高速処理が必要とされる場合について説明す
る。
【００２９】例えば本実施の形態では、ホストコンピュ
ータから送られてくる印刷データよりビットマップを生
成し、プリンタエンジン部へ送出するドットデータを生
成する描画処理において、高速処理が必要とされるもの
とする。
ータから送られてくる印刷データよりビットマップを生
成し、プリンタエンジン部へ送出するドットデータを生
成する描画処理において、高速処理が必要とされるもの
とする。
【００３０】この描画処理を行うためのプログラムは、
ＲＯＭ３０ａ〜３０ｄの特定エリアに格納されており、
その先頭アドレスはアドレスデコーダ１０Ａによってデ
コードされ、先頭アドレスがアクセスされると、高速処
理スタート信号１０ｅがアクティブになる。ホストコン
ピュータから印刷データが送られてくると、本印刷装置
は、前記印刷データを基に描画処理を開始する。
ＲＯＭ３０ａ〜３０ｄの特定エリアに格納されており、
その先頭アドレスはアドレスデコーダ１０Ａによってデ
コードされ、先頭アドレスがアクセスされると、高速処
理スタート信号１０ｅがアクティブになる。ホストコン
ピュータから印刷データが送られてくると、本印刷装置
は、前記印刷データを基に描画処理を開始する。
【００３１】描画処理が始まると、当然、上述の描画処
理プログラムがアクセスされ、アドレスデコーダ１０Ａ
は、高速処理スタート信号１０ｅをアクティブにする。
ＣＥバー選択信号発生回路４０は、高速処理スタート信
号１０ｅがアクティブになると同時に、ＣＥバー選択信
号４０ａを“Ｈ”レベルから“Ｌ”レベルにする。
理プログラムがアクセスされ、アドレスデコーダ１０Ａ
は、高速処理スタート信号１０ｅをアクティブにする。
ＣＥバー選択信号発生回路４０は、高速処理スタート信
号１０ｅがアクティブになると同時に、ＣＥバー選択信
号４０ａを“Ｈ”レベルから“Ｌ”レベルにする。
【００３２】それから、所定時間に亘って“Ｌ”レベル
を保持し、所定時間が経過したらＣＥバー選択信号４０
ａを“Ｌ”レベルから“Ｈ”レベルに戻す。但し、前記
所定時間はハード的に一定時間を検知してもよいし、ソ
フトウェアによって変えられるようにしてもよい。
を保持し、所定時間が経過したらＣＥバー選択信号４０
ａを“Ｌ”レベルから“Ｈ”レベルに戻す。但し、前記
所定時間はハード的に一定時間を検知してもよいし、ソ
フトウェアによって変えられるようにしてもよい。
【００３３】上述したように、描画処理が始まり、ＣＥ
バー選択信号４０ａが“Ｌ”レベルになると、ＣＥバー
切換回路２０Ａは、ＲＯＭデコード信号１０ａ〜１０ｄ
から“Ｌ”レベル信号Ｓ２０に切換えたものをＣＥバー
信号２０ａ〜２０ｄとしてＲＯＭ３０ａ〜３０ｄに与え
る。従って、描画処理が始まってから所定時間が経過す
るまでは、ＲＯＭ３０ａ〜３０ｄの各々のＣＥバー信号
２０ａ〜２０ｄは全て“Ｌ”レベルであり、ＲＯＭ３０
ａ〜３０ｄは、全てチップイネーブル状態となる。
バー選択信号４０ａが“Ｌ”レベルになると、ＣＥバー
切換回路２０Ａは、ＲＯＭデコード信号１０ａ〜１０ｄ
から“Ｌ”レベル信号Ｓ２０に切換えたものをＣＥバー
信号２０ａ〜２０ｄとしてＲＯＭ３０ａ〜３０ｄに与え
る。従って、描画処理が始まってから所定時間が経過す
るまでは、ＲＯＭ３０ａ〜３０ｄの各々のＣＥバー信号
２０ａ〜２０ｄは全て“Ｌ”レベルであり、ＲＯＭ３０
ａ〜３０ｄは、全てチップイネーブル状態となる。
【００３４】上記第１の実施の形態と同様に、どのＲＯ
Ｍの内容を読み出すかの制御はＯＥバー信号によって行
われ、ＲＯＭに与えられるアドレスが確定してからデー
タ出力される。これにより、アドレスをデコードしたＣ
Ｅバー信号２０ａ〜２０ｄをＲＯＭに与えている場合よ
りも、高速なデータの読出しができるようになり、描画
処理を高速に行うことが可能となる。但し、描画処理が
始まってから所定時間は、ＲＯＭ３０ａ〜３０ｄの全て
がチップイネーブル状態になっているため、各々のＲＯ
Ｍが消費する電流は大きい。
Ｍの内容を読み出すかの制御はＯＥバー信号によって行
われ、ＲＯＭに与えられるアドレスが確定してからデー
タ出力される。これにより、アドレスをデコードしたＣ
Ｅバー信号２０ａ〜２０ｄをＲＯＭに与えている場合よ
りも、高速なデータの読出しができるようになり、描画
処理を高速に行うことが可能となる。但し、描画処理が
始まってから所定時間は、ＲＯＭ３０ａ〜３０ｄの全て
がチップイネーブル状態になっているため、各々のＲＯ
Ｍが消費する電流は大きい。
【００３５】描画処理が行われていないとき、及び描画
処理が始まってから所定時間経過した後では、ＣＥバー
選択信号発生回路４０はＣＥバー選択信号４０ａとして
“Ｈ”レベルを出力している。ＣＥバー選択信号４０ａ
が“Ｈ”レベルのとき、ＣＥバー切換回路２０ＡはＢ１
〜Ｂ４入力選択状態であり、ＲＯＭデコード信号１０ａ
〜１０ｄが各々ＣＥバー信号２０ａ〜２０ｄに出力され
る。
処理が始まってから所定時間経過した後では、ＣＥバー
選択信号発生回路４０はＣＥバー選択信号４０ａとして
“Ｈ”レベルを出力している。ＣＥバー選択信号４０ａ
が“Ｈ”レベルのとき、ＣＥバー切換回路２０ＡはＢ１
〜Ｂ４入力選択状態であり、ＲＯＭデコード信号１０ａ
〜１０ｄが各々ＣＥバー信号２０ａ〜２０ｄに出力され
る。
【００３６】従って、上述の描画処理以外の処理が行わ
れている場合は、ＲＯＭへのアクセス時に、アドレスバ
ス１１上のデータをアドレスデコーダ１０Ａにおいてデ
コードしたＲＯＭデコード信号１０ａ〜１０ｄがＲＯＭ
３０ａ〜３０ｄに与えられるため、アクセスされたＲＯ
Ｍのみチップイネーブル状態になる。
れている場合は、ＲＯＭへのアクセス時に、アドレスバ
ス１１上のデータをアドレスデコーダ１０Ａにおいてデ
コードしたＲＯＭデコード信号１０ａ〜１０ｄがＲＯＭ
３０ａ〜３０ｄに与えられるため、アクセスされたＲＯ
Ｍのみチップイネーブル状態になる。
【００３７】その他のアクセスされていないＲＯＭは、
チップイネーブル状態にならないため、アクセスされて
いないＲＯＭにおける消費電流は低減される。また、Ｒ
ＯＭへのアクセスが全く行われていないときの消費電流
も低減される。
チップイネーブル状態にならないため、アクセスされて
いないＲＯＭにおける消費電流は低減される。また、Ｒ
ＯＭへのアクセスが全く行われていないときの消費電流
も低減される。
【００３８】このように、本実施の形態では、ＣＥバー
選択信号発生回路４０を設けることにより、アドレスデ
コーダ１０Ａからの高速処理（描画処理）の先頭アドレ
スを高速処理スタート信号１０ｅによって検出し、その
信号１０ｅを検出してから所定時間だけＲＯＭ３０ａ〜
３０ｄに与えるＣＥバー信号２０ａ〜２０ｄを“Ｌ”レ
ベルに固定し、高速に処理を行う。そして、前記所定時
間以外のときには、ＣＥバー選択信号４０ａを用いて、
ＣＥバー切換回路２０ＡにおいてＲＯＭデコード信号１
０ａ〜１０ｄに切換える。
選択信号発生回路４０を設けることにより、アドレスデ
コーダ１０Ａからの高速処理（描画処理）の先頭アドレ
スを高速処理スタート信号１０ｅによって検出し、その
信号１０ｅを検出してから所定時間だけＲＯＭ３０ａ〜
３０ｄに与えるＣＥバー信号２０ａ〜２０ｄを“Ｌ”レ
ベルに固定し、高速に処理を行う。そして、前記所定時
間以外のときには、ＣＥバー選択信号４０ａを用いて、
ＣＥバー切換回路２０ＡにおいてＲＯＭデコード信号１
０ａ〜１０ｄに切換える。
【００３９】上述のようにすることによって、ＲＯＭ３
０ａ〜３０ｄにおいて消費される電流を高速処理が必要
とされないときに、低減することが可能となる。
０ａ〜３０ｄにおいて消費される電流を高速処理が必要
とされないときに、低減することが可能となる。
【００４０】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、複数のＲＯＭのアクセス状態を示すＣＰＵか
らのアドレスをデコードし、アクセス中のＲＯＭに対応
したＲＯＭデコード信号を出力するアドレスデコーダ
と、前記ＣＰＵが所定の動作クロックで動作するときは
固定レベル信号を、前記所定の動作クロックよりも遅い
クロックで動作するときは前記ＲＯＭデコード信号をそ
れぞれチップイネーブル信号として前記各ＲＯＭに与え
るチップイネーブル切換回路とをコントローラ部に設け
たので、アドレスデコードされたＲＯＭデコード信号を
与えているときには、コントローラ部における複数のＲ
ＯＭで消費される電流を低減することが可能となる。
によれば、複数のＲＯＭのアクセス状態を示すＣＰＵか
らのアドレスをデコードし、アクセス中のＲＯＭに対応
したＲＯＭデコード信号を出力するアドレスデコーダ
と、前記ＣＰＵが所定の動作クロックで動作するときは
固定レベル信号を、前記所定の動作クロックよりも遅い
クロックで動作するときは前記ＲＯＭデコード信号をそ
れぞれチップイネーブル信号として前記各ＲＯＭに与え
るチップイネーブル切換回路とをコントローラ部に設け
たので、アドレスデコードされたＲＯＭデコード信号を
与えているときには、コントローラ部における複数のＲ
ＯＭで消費される電流を低減することが可能となる。
【００４１】第２の発明によれば、複数のＲＯＭのアク
セス状態を示すＣＰＵからのアドレスをデコードし、ア
クセス中のＲＯＭに対応したＲＯＭデコード信号を出力
するアドレスデコーダと、高速処理が必要とされる行程
の先頭アドレスをアクセスしたことを検出する高速処理
検出手段と、前記先頭アドレスのアクセスを検出してか
ら高速処理が必要とされる所定の期間は固定レベル信号
を、該所定の期間以外は前記ＲＯＭデコード信号をそれ
ぞれチップイネーブル信号として前記各ＲＯＭに与える
チップイネーブル切換回路とをコントローラ部に設けた
ので、高速処理が必要とされないときにはコントローラ
部における複数のＲＯＭで消費される電流を低減するこ
とが可能となる。
セス状態を示すＣＰＵからのアドレスをデコードし、ア
クセス中のＲＯＭに対応したＲＯＭデコード信号を出力
するアドレスデコーダと、高速処理が必要とされる行程
の先頭アドレスをアクセスしたことを検出する高速処理
検出手段と、前記先頭アドレスのアクセスを検出してか
ら高速処理が必要とされる所定の期間は固定レベル信号
を、該所定の期間以外は前記ＲＯＭデコード信号をそれ
ぞれチップイネーブル信号として前記各ＲＯＭに与える
チップイネーブル切換回路とをコントローラ部に設けた
ので、高速処理が必要とされないときにはコントローラ
部における複数のＲＯＭで消費される電流を低減するこ
とが可能となる。
【図１】本発明の第１の実施の形態に係る印刷装置のコ
ントローラ部におけるＲＯＭ部の構成を示すブロック図
である。
ントローラ部におけるＲＯＭ部の構成を示すブロック図
である。
【図２】本発明の第２の実施の形態に係る印刷装置のコ
ントローラ部におけるＲＯＭ部の構成を示すブロック図
である。
ントローラ部におけるＲＯＭ部の構成を示すブロック図
である。
１ ＣＰＵ １０ アドレスデコーダ １０ａ〜１０ｄ 第１〜第４のＲＯＭ用デコード信号 １１ アドレスバス ２０ チップイネーブル切換回路 ２０ａ〜２０ｄ ＣＥバー信号 ３０ ＲＯＭ回路部 ３０ａ〜３０ｄ 第１〜第４のＲＯＭ Ｓ２０ “Ｌ”レベル信号 ＰＭＤ ＣＰＵパワーセーブモード検出信号
Claims (2)
- 【請求項１】 画像処理用のプログラムを含む各種デー
タを格納した複数のＲＯＭ及び該各ＲＯＭに接続された
ＣＰＵを有し、該ＣＰＵの前記プログラムの実行により
外部装置より送られてきた印刷データを基に画像処理を
行うコントローラ部と、その画像処理結果に基づいて印
刷を行う印刷部とを備えた印刷装置において、 前記複数のＲＯＭのアクセス状態を示す前記ＣＰＵから
のアドレスをデコードし、アクセス中のＲＯＭに対応し
たＲＯＭデコード信号を出力するアドレスデコーダと、 前記ＣＰＵが所定の動作クロックで動作するときは固定
レベル信号を、前記所定の動作クロックよりも遅いクロ
ックで動作するときは前記ＲＯＭデコード信号をそれぞ
れチップイネーブル信号として前記各ＲＯＭに与えるチ
ップイネーブル切換回路とを前記コントローラ部に設け
たことを特徴とする印刷装置。 - 【請求項２】 画像処理用のプログラムを含む各種デー
タを格納した複数のＲＯＭ及び該各ＲＯＭに接続された
ＣＰＵを有し、該ＣＰＵの前記プログラムの実行により
外部装置より送られてきた印刷データを基に画像処理を
行うコントローラ部と、その画像処理結果に基づいて印
刷を行う印刷部とを備えた印刷装置において、 前記複数のＲＯＭのアクセス状態を示す前記ＣＰＵから
のアドレスをデコードし、アクセス中のＲＯＭに対応し
たＲＯＭデコード信号を出力するアドレスデコーダと、 高速処理が必要とされる行程の先頭アドレスをアクセス
したことを検出する高速処理検出手段と、 前記先頭アドレスのアクセスを検出してから高速処理が
必要とされる所定の期間は固定レベル信号を、該所定の
期間以外は前記ＲＯＭデコード信号をそれぞれチップイ
ネーブル信号として前記各ＲＯＭに与えるチップイネー
ブル切換回路とを前記コントローラ部に設けたことを特
徴とする印刷装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29066495A JPH09109514A (ja) | 1995-10-13 | 1995-10-13 | 印刷装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29066495A JPH09109514A (ja) | 1995-10-13 | 1995-10-13 | 印刷装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09109514A true JPH09109514A (ja) | 1997-04-28 |
Family
ID=17758903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29066495A Pending JPH09109514A (ja) | 1995-10-13 | 1995-10-13 | 印刷装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09109514A (ja) |
-
1995
- 1995-10-13 JP JP29066495A patent/JPH09109514A/ja active Pending
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