JPH09148456A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH09148456A JPH09148456A JP7303156A JP30315695A JPH09148456A JP H09148456 A JPH09148456 A JP H09148456A JP 7303156 A JP7303156 A JP 7303156A JP 30315695 A JP30315695 A JP 30315695A JP H09148456 A JPH09148456 A JP H09148456A
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- Japan
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- high resistance
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- transistor
- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000015654 memory Effects 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims description 4
- 230000014759 maintenance of location Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】高抵抗負荷型のＳＲＡＭメモリセルにおいて、
ワード線が延在する方向に形成される一対の高抵抗素子
どうしの電源配線への接続部分を共通にすることで、高
抵抗領域を長くし、待機時電源電流の増加を抑える。 【解決手段】ワード線１４が延在する方向に隣接する２
つのメモリセル内の高抵抗領域、即ち３と４及び５と６
が電源配線１への接続部分を共有して構成されている。
従って、それぞれの高抵抗領域長は従来のビット線方向
の長さＬ１に加えてワード線方向にＬ２だけ長くするこ
とが可能となり、メモリセルが縮小しても抵抗値を下げ
ることなく高抵抗素子を形成することが可能であるた
め、待機時電源電流の増加が抑えられる。さらに高抵抗
負荷の他端が電源に共通に接続される領域を低抵抗とす
れば高抵抗負荷の分岐点の電圧降下を下げることがで
き、データ保持特性を改善できる。
ワード線が延在する方向に形成される一対の高抵抗素子
どうしの電源配線への接続部分を共通にすることで、高
抵抗領域を長くし、待機時電源電流の増加を抑える。 【解決手段】ワード線１４が延在する方向に隣接する２
つのメモリセル内の高抵抗領域、即ち３と４及び５と６
が電源配線１への接続部分を共有して構成されている。
従って、それぞれの高抵抗領域長は従来のビット線方向
の長さＬ１に加えてワード線方向にＬ２だけ長くするこ
とが可能となり、メモリセルが縮小しても抵抗値を下げ
ることなく高抵抗素子を形成することが可能であるた
め、待機時電源電流の増加が抑えられる。さらに高抵抗
負荷の他端が電源に共通に接続される領域を低抵抗とす
れば高抵抗負荷の分岐点の電圧降下を下げることがで
き、データ保持特性を改善できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積装置に関
し、特に半導体メモリの構造に関する。
し、特に半導体メモリの構造に関する。
【０００２】
【従来の技術】高抵抗負荷型のＣＭＯＳスタティックＲ
ＡＭのメモリセルは図４に示す回路構成をとる。Ｎチャ
ンネル型ドライブトランジスタＮ１，Ｎ２のソースは接
地電位に接続され、高抵抗負荷Ｒ１，Ｒ２の一端は電源
に接続さる。Ｎ１のドレインとＲ１の他端は接点Ａにお
いて接続され、Ｎ２のドレインとＲ２の他端は接点Ｂに
おいて接続される。Ｎチャンネル型トランスファトラン
ジスタＮ３は接点Ａとビット線ＢＬの間に、Ｎ４は接点
Ｂとビット線／ＢＬの間に接続され、各々のゲートはワ
ード線ＷＬに接続されている。
ＡＭのメモリセルは図４に示す回路構成をとる。Ｎチャ
ンネル型ドライブトランジスタＮ１，Ｎ２のソースは接
地電位に接続され、高抵抗負荷Ｒ１，Ｒ２の一端は電源
に接続さる。Ｎ１のドレインとＲ１の他端は接点Ａにお
いて接続され、Ｎ２のドレインとＲ２の他端は接点Ｂに
おいて接続される。Ｎチャンネル型トランスファトラン
ジスタＮ３は接点Ａとビット線ＢＬの間に、Ｎ４は接点
Ｂとビット線／ＢＬの間に接続され、各々のゲートはワ
ード線ＷＬに接続されている。
【０００３】図５は図４の従来のパターン平面図の一例
である。１１はメモリセルの一単位を示している。１
７，１８，１９，２０，２１はＮ型の拡散層であり、ポ
リシリコンゲート３０，３１，３２，３３によってドラ
イブトランジスタが形成され、ワード線１４によってト
ランスファトランジスタが形成される。前記トランスフ
ァトランジスタのドレインはコンタクト孔２２，２３，
２４，２５によってビット線（図示せず）に接続され、
前記ドライブトランジスタのソースはコンタクト孔３
４，３５によって接地電源（図示せず）に接続される。
１，３，４，５，６は多結晶ポリシリコンであり、２は
高抵抗負荷素子を形成するためのマスクパターンであ
る。メモリセルの高集積化のため、通常電源配線と高抵
抗負荷素子とは同一導電層で一体に形成される。すなわ
ち、前記多結晶ポリシリコンは堆積された段階では高抵
抗を有するため、高抵抗負荷素子を形成するための領域
３，４，５，６は高抵抗を保つように、２をマスクとし
て抵抗値を低減するためのＮ型の不純物であるＡsまた
はＰ等を導入する。従って前記多結晶ポリシリコンのう
ち、３，４，５，６のみ長さＬ１の高抵抗素子となり、
その他の領域が低抵抗になるため、１がワードライン１
４と同一方向に延在する低抵抗な電源配線として形成さ
れ、、高抵抗素子３，４，５，６のそれぞれが独立に電
源配線１と接続している。また、７，８，９，１０は前
記低抵抗領域を介して高抵抗素子３，４，５，６とその
下層に形成されるドライブトランジスタのゲート電極３
０，３１，３２，３３とを接続するためのコンタクト孔
であり、さらに前記ゲート電極がコンタクト開口部２
６，２７，２８，２９，３６によってトランスファトラ
ンジスタのソース及びドライブトランジスタのドレイン
に接続されて図４中の記憶ノードＡ，Ｂを形成する。
である。１１はメモリセルの一単位を示している。１
７，１８，１９，２０，２１はＮ型の拡散層であり、ポ
リシリコンゲート３０，３１，３２，３３によってドラ
イブトランジスタが形成され、ワード線１４によってト
ランスファトランジスタが形成される。前記トランスフ
ァトランジスタのドレインはコンタクト孔２２，２３，
２４，２５によってビット線（図示せず）に接続され、
前記ドライブトランジスタのソースはコンタクト孔３
４，３５によって接地電源（図示せず）に接続される。
１，３，４，５，６は多結晶ポリシリコンであり、２は
高抵抗負荷素子を形成するためのマスクパターンであ
る。メモリセルの高集積化のため、通常電源配線と高抵
抗負荷素子とは同一導電層で一体に形成される。すなわ
ち、前記多結晶ポリシリコンは堆積された段階では高抵
抗を有するため、高抵抗負荷素子を形成するための領域
３，４，５，６は高抵抗を保つように、２をマスクとし
て抵抗値を低減するためのＮ型の不純物であるＡsまた
はＰ等を導入する。従って前記多結晶ポリシリコンのう
ち、３，４，５，６のみ長さＬ１の高抵抗素子となり、
その他の領域が低抵抗になるため、１がワードライン１
４と同一方向に延在する低抵抗な電源配線として形成さ
れ、、高抵抗素子３，４，５，６のそれぞれが独立に電
源配線１と接続している。また、７，８，９，１０は前
記低抵抗領域を介して高抵抗素子３，４，５，６とその
下層に形成されるドライブトランジスタのゲート電極３
０，３１，３２，３３とを接続するためのコンタクト孔
であり、さらに前記ゲート電極がコンタクト開口部２
６，２７，２８，２９，３６によってトランスファトラ
ンジスタのソース及びドライブトランジスタのドレイン
に接続されて図４中の記憶ノードＡ，Ｂを形成する。
【０００４】
【発明が解決しようとする課題】ＣＭＯＳ型スタティッ
クＲＡＭの大きな特徴は、待機時電源電流を低く抑えら
れることであり、高抵抗負荷型のＣＭＯＳスタティック
ＲＡＭの場合には高抵抗負荷の抵抗値をいかに大きくす
ることができるかが重要な技術的課題である。高抵抗を
実現するために、素子の幅を細く、厚さを薄くする手段
がとられてきたが、加工精度の問題や製造上の問題から
いずれも限界がある。しかも、製造技術の進歩による微
細化に伴って、メモリセルのサイズが縮小されるにした
がい、前述した従来の構成のままでは高抵抗素子の長さ
Ｌ１が短くなってしまうため、高抵抗値を保つことが非
常に困難になり、待機時電源電流の増加するという問題
が生じる。
クＲＡＭの大きな特徴は、待機時電源電流を低く抑えら
れることであり、高抵抗負荷型のＣＭＯＳスタティック
ＲＡＭの場合には高抵抗負荷の抵抗値をいかに大きくす
ることができるかが重要な技術的課題である。高抵抗を
実現するために、素子の幅を細く、厚さを薄くする手段
がとられてきたが、加工精度の問題や製造上の問題から
いずれも限界がある。しかも、製造技術の進歩による微
細化に伴って、メモリセルのサイズが縮小されるにした
がい、前述した従来の構成のままでは高抵抗素子の長さ
Ｌ１が短くなってしまうため、高抵抗値を保つことが非
常に困難になり、待機時電源電流の増加するという問題
が生じる。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
に形成された第１導電型の第１及び第２のトランジスタ
と、前記第１及び第２のトランジスタの上層に、前記第
１及び第２のゲート電極とは異なる導電層で形成される
第１及び第２の高抵抗負荷から成り、前記第１及び第２
のトランジスタのソースが第１の電位に接続され、前記
第１の高抵抗負荷の一端は前記第１のトランジスタのド
レイン及び前記第２のトランジスタのゲート電極に接続
され、前記第２の高抵抗負荷の一端は前記第２のトラン
ジスタのドレイン及び前記第１のトランジスタのゲート
電極に接続されたメモリセルを複数個アレイした半導体
メモリにおいて、第２の電位を供給する電源配線を前記
第１及び第２の高抵抗負荷と同一導電層で低抵抗にかつ
ワードラインと同一方向に延在するように形成し、第１
のメモリセル内に形成される前記第１または第２の高抵
抗負荷の他端は、ワードライン方向に隣接する第２のメ
モリセル内の前記第１または第２の高抵抗負荷の他端と
共通に前記電源配線に接続したことを特徴とする。
に形成された第１導電型の第１及び第２のトランジスタ
と、前記第１及び第２のトランジスタの上層に、前記第
１及び第２のゲート電極とは異なる導電層で形成される
第１及び第２の高抵抗負荷から成り、前記第１及び第２
のトランジスタのソースが第１の電位に接続され、前記
第１の高抵抗負荷の一端は前記第１のトランジスタのド
レイン及び前記第２のトランジスタのゲート電極に接続
され、前記第２の高抵抗負荷の一端は前記第２のトラン
ジスタのドレイン及び前記第１のトランジスタのゲート
電極に接続されたメモリセルを複数個アレイした半導体
メモリにおいて、第２の電位を供給する電源配線を前記
第１及び第２の高抵抗負荷と同一導電層で低抵抗にかつ
ワードラインと同一方向に延在するように形成し、第１
のメモリセル内に形成される前記第１または第２の高抵
抗負荷の他端は、ワードライン方向に隣接する第２のメ
モリセル内の前記第１または第２の高抵抗負荷の他端と
共通に前記電源配線に接続したことを特徴とする。
【０００６】また本発明は、半導体基板上に形成された
第１導電型の第１及び第２のトランジスタと、前記第１
及び第２のトランジスタの上層に、前記第１及び第２の
ゲート電極とは異なる導電層で形成される第１及び第２
の高抵抗負荷から成り、前記第１及び第２のトランジス
タのソースが第１の電位に接続され、前記第１の高抵抗
負荷の一端は前記第１のトランジスタのドレイン及び前
記第２のトランジスタのゲート電極に接続され、前記第
２の高抵抗負荷の一端は前記第２のトランジスタのドレ
イン及び前記第１のトランジスタのゲート電極に接続さ
れた半導体メモリにおいて、第２の電位を供給する電源
配線を前記第１及び第２の高抵抗負荷と同一導電層で低
抵抗にかつワード線と同一方向に延在するように形成
し、前記第１及び第２の高抵抗負荷の他端を前記電源配
線に共通に接続したことを特徴とする。
第１導電型の第１及び第２のトランジスタと、前記第１
及び第２のトランジスタの上層に、前記第１及び第２の
ゲート電極とは異なる導電層で形成される第１及び第２
の高抵抗負荷から成り、前記第１及び第２のトランジス
タのソースが第１の電位に接続され、前記第１の高抵抗
負荷の一端は前記第１のトランジスタのドレイン及び前
記第２のトランジスタのゲート電極に接続され、前記第
２の高抵抗負荷の一端は前記第２のトランジスタのドレ
イン及び前記第１のトランジスタのゲート電極に接続さ
れた半導体メモリにおいて、第２の電位を供給する電源
配線を前記第１及び第２の高抵抗負荷と同一導電層で低
抵抗にかつワード線と同一方向に延在するように形成
し、前記第１及び第２の高抵抗負荷の他端を前記電源配
線に共通に接続したことを特徴とする。
【０００７】また本発明は、前記高抵抗負荷の他端が電
源に共通に接続される領域は低抵抗であることを特徴と
する。
源に共通に接続される領域は低抵抗であることを特徴と
する。
【０００８】
【作用】本発明の上記の構成によれば、ワード線が延在
する方向に形成される一対の高抵抗素子どうしの電源配
線への接続部分を共通にすることで、高抵抗領域を長く
することができるため、メモリセルサイズが縮小されて
も負荷素子の抵抗値を下げることなく形成できることに
より、待機時電源電流の増加を抑える作用がある。
する方向に形成される一対の高抵抗素子どうしの電源配
線への接続部分を共通にすることで、高抵抗領域を長く
することができるため、メモリセルサイズが縮小されて
も負荷素子の抵抗値を下げることなく形成できることに
より、待機時電源電流の増加を抑える作用がある。
【０００９】
【発明の実施の形態】図１は本発明の第一の実施例のパ
ターン平面図である。本実施例は前述した従来例に本発
明を適用した場合であり、従来例に対応する箇所には同
一符号を付けているため説明は省略し、本発明の特徴と
なる点を説明する。本発明の特徴は、ワード線１４が延
在する方向に隣接する２つのメモリセル内の高抵抗領
域、即ち３と４及び５と６が電源配線１への接続部分を
共有していることにある。従って、それぞれの高抵抗領
域長は従来のビット線方向の長さＬ１に加えてワード線
方向にＬ２だけ長くすることが可能となり、メモリセル
が縮小しても抵抗値を下げることなく高抵抗素子を形成
することが可能である。
ターン平面図である。本実施例は前述した従来例に本発
明を適用した場合であり、従来例に対応する箇所には同
一符号を付けているため説明は省略し、本発明の特徴と
なる点を説明する。本発明の特徴は、ワード線１４が延
在する方向に隣接する２つのメモリセル内の高抵抗領
域、即ち３と４及び５と６が電源配線１への接続部分を
共有していることにある。従って、それぞれの高抵抗領
域長は従来のビット線方向の長さＬ１に加えてワード線
方向にＬ２だけ長くすることが可能となり、メモリセル
が縮小しても抵抗値を下げることなく高抵抗素子を形成
することが可能である。
【００１０】ここで図１の一部を拡大して図２に示す。
Ｒ３は高抵抗領域と低抵抗領域との境界Ｃから高抵抗素
子５と６とが接続される点Ｄまでの間に形成される抵
抗。Ｒ４は前記接続点Ｄから記憶ノードＥまでに形成さ
れる抵抗である。例えば高抵抗負荷５の一端が接続され
る記憶ノードＥのデータが”０”で、高抵抗負荷６が接
続される記憶ノードＦのデータが”１”であると仮定す
る。高抵抗負荷の抵抗値に比べて十分小さい低抵抗領域
の抵抗値及びコンタクト抵抗と、トランジスタのリーク
等を無視して考えると、電源配線１から電流Ｉが高抵抗
負荷５に流れることになる。従って高抵抗負荷５と６が
分岐する点Ｄの電位は、 ＶＤＤ−Ｉ・Ｒ３ となってしまうため、記憶ノードＦの電位は電源電圧よ
りＩ・Ｒ３だけ降下することになる。データ保持特性上
この電圧降下が問題となる場合がある。そこで、図３に
本発明の第二の実施例のパターン平面図を示す。本実施
例では、高抵抗を形成するためのマスク領域２のビット
線方向の長さを従来のＬ１からＬ３に縮小し、高抵抗領
域から電源配線に接続するための共通の引きだし領域を
低抵抗にしている。したがって図２中のＲ３の影響はほ
とんど無視できるため、前述した電圧降下の問題は改善
される。この場合Ｌ３はＬ１に比べて短くなってしまう
が、引き出しの長さＬ４は、製造上ポリシリコン１と６
とを分離して加工できる最小幅だけあれば良いため、前
述したワード線方向に延長される長さＬ２比べると短
く、本発明の目的である負荷の高抵抗化は十分に達成さ
れる。
Ｒ３は高抵抗領域と低抵抗領域との境界Ｃから高抵抗素
子５と６とが接続される点Ｄまでの間に形成される抵
抗。Ｒ４は前記接続点Ｄから記憶ノードＥまでに形成さ
れる抵抗である。例えば高抵抗負荷５の一端が接続され
る記憶ノードＥのデータが”０”で、高抵抗負荷６が接
続される記憶ノードＦのデータが”１”であると仮定す
る。高抵抗負荷の抵抗値に比べて十分小さい低抵抗領域
の抵抗値及びコンタクト抵抗と、トランジスタのリーク
等を無視して考えると、電源配線１から電流Ｉが高抵抗
負荷５に流れることになる。従って高抵抗負荷５と６が
分岐する点Ｄの電位は、 ＶＤＤ−Ｉ・Ｒ３ となってしまうため、記憶ノードＦの電位は電源電圧よ
りＩ・Ｒ３だけ降下することになる。データ保持特性上
この電圧降下が問題となる場合がある。そこで、図３に
本発明の第二の実施例のパターン平面図を示す。本実施
例では、高抵抗を形成するためのマスク領域２のビット
線方向の長さを従来のＬ１からＬ３に縮小し、高抵抗領
域から電源配線に接続するための共通の引きだし領域を
低抵抗にしている。したがって図２中のＲ３の影響はほ
とんど無視できるため、前述した電圧降下の問題は改善
される。この場合Ｌ３はＬ１に比べて短くなってしまう
が、引き出しの長さＬ４は、製造上ポリシリコン１と６
とを分離して加工できる最小幅だけあれば良いため、前
述したワード線方向に延長される長さＬ２比べると短
く、本発明の目的である負荷の高抵抗化は十分に達成さ
れる。
【００１１】尚、上記第一及び第２の実施例では、隣接
した異なるメモリセル内の高抵抗素子の電源配線への接
続を共通にする例について説明したが、本発明はこれに
限られるものではなく、同一メモリセル内の一対の高抵
抗負荷素子の電源配線への接続を共通にしても、同様な
効果が得られることは容易に理解できるであろう。
した異なるメモリセル内の高抵抗素子の電源配線への接
続を共通にする例について説明したが、本発明はこれに
限られるものではなく、同一メモリセル内の一対の高抵
抗負荷素子の電源配線への接続を共通にしても、同様な
効果が得られることは容易に理解できるであろう。
【００１２】
【発明の効果】以上述べてきた様に、本発明によればメ
モリセルサイズが縮小しても、高抵抗負荷素子の長さを
長く形成することが可能であるため、高抵抗値を維持す
ることができ、待機時電源電流の増加を抑えることが可
能となった。
モリセルサイズが縮小しても、高抵抗負荷素子の長さを
長く形成することが可能であるため、高抵抗値を維持す
ることができ、待機時電源電流の増加を抑えることが可
能となった。
【図１】本発明の一実施例を示すパターン平面図。
【図２】図１の高抵抗領域の拡大図。
【図３】本発明の他の実施例を示すパターン平面図。
【図４】ＳＲＡＭのメモリセルを示す回路図。
【図５】従来のパターン平面図。
１・・・電源配線 ２・・・高抵抗負荷素子を形成するためのマスクパター
ン ３，４，５，６・・・高抵抗負荷素子 ７，８，９，１０・・・コンタクト孔 １１・・・メモリセル単位 １４・・・ワード線 １７，１８，１９，２０，２１・・・Ｎ型の拡散領域 ２２，２３，２４，２５・・・ビット線とのコンタクト
孔 ２６，２７，２８，２９，３６・・・コンタクト開口部 ３０，３１，３２，３３・・・ゲート電極 ３４，３５・・・接地線へのコンタクト孔 Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・寸法 Ａ，Ｂ・・・記憶ノード Ｎ１，Ｎ２，Ｎ３，Ｎ４・・・Ｎチャンネル型トランジ
スタ Ｒ１，Ｒ２・・・高抵抗負荷 ＢＬ，／ＢＬ・・・ビット線 ＷＬ・・・ワード線 Ｒ３，Ｒ４・・・抵抗 Ｉ・・・電流 Ｃ，Ｄ，Ｅ，Ｆ・・・接続点
ン ３，４，５，６・・・高抵抗負荷素子 ７，８，９，１０・・・コンタクト孔 １１・・・メモリセル単位 １４・・・ワード線 １７，１８，１９，２０，２１・・・Ｎ型の拡散領域 ２２，２３，２４，２５・・・ビット線とのコンタクト
孔 ２６，２７，２８，２９，３６・・・コンタクト開口部 ３０，３１，３２，３３・・・ゲート電極 ３４，３５・・・接地線へのコンタクト孔 Ｌ１，Ｌ２，Ｌ３，Ｌ４・・・寸法 Ａ，Ｂ・・・記憶ノード Ｎ１，Ｎ２，Ｎ３，Ｎ４・・・Ｎチャンネル型トランジ
スタ Ｒ１，Ｒ２・・・高抵抗負荷 ＢＬ，／ＢＬ・・・ビット線 ＷＬ・・・ワード線 Ｒ３，Ｒ４・・・抵抗 Ｉ・・・電流 Ｃ，Ｄ，Ｅ，Ｆ・・・接続点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (3)
- 【請求項１】半導体基板上に形成された第１導電型の第
１及び第２のトランジスタと、前記第１及び第２のトラ
ンジスタの上層に、前記第１及び第２のゲート電極とは
異なる導電層で形成される第１及び第２の高抵抗負荷か
ら成り、前記第１及び第２のトランジスタのソースが第
１の電位に接続され、前記第１の高抵抗負荷の一端は前
記第１のトランジスタのドレイン及び前記第２のトラン
ジスタのゲート電極に接続され、前記第２の高抵抗負荷
の一端は前記第２のトランジスタのドレイン及び前記第
１のトランジスタのゲート電極に接続されたメモリセル
を複数個アレイした半導体メモリにおいて、第２の電位
を供給する電源配線を前記第１及び第２の高抵抗負荷と
同一導電層で低抵抗にかつワードラインと同一方向に延
在するように形成し、第１のメモリセル内に形成される
前記第１または第２の高抵抗負荷の他端は、ワードライ
ン方向に隣接する第２のメモリセル内の前記第１または
第２の高抵抗負荷の他端と共通に前記電源配線に接続し
たことを特徴とする半導体メモリ。 - 【請求項２】半導体基板上に形成された第１導電型の第
１及び第２のトランジスタと、前記第１及び第２のトラ
ンジスタの上層に、前記第１及び第２のゲート電極とは
異なる導電層で形成される第１及び第２の高抵抗負荷か
ら成り、前記第１及び第２のトランジスタのソースが第
１の電位に接続され、前記第１の高抵抗負荷の一端は前
記第１のトランジスタのドレイン及び前記第２のトラン
ジスタのゲート電極に接続され、前記第２の高抵抗負荷
の一端は前記第２のトランジスタのドレイン及び前記第
１のトランジスタのゲート電極に接続された半導体メモ
リにおいて、第２の電位を供給する電源配線を前記第１
及び第２の高抵抗負荷と同一導電層で低抵抗にかつワー
ド線と同一方向に延在するように形成し、前記第１及び
第２の高抵抗負荷の他端を前記電源配線に共通に接続し
たことを特徴とする半導体メモリ。 - 【請求項３】前記高抵抗負荷の他端が電源に共通に接続
される領域は低抵抗であることを特徴とする特許請求項
１または請求項２に記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303156A JPH09148456A (ja) | 1995-11-21 | 1995-11-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7303156A JPH09148456A (ja) | 1995-11-21 | 1995-11-21 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148456A true JPH09148456A (ja) | 1997-06-06 |
Family
ID=17917561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7303156A Pending JPH09148456A (ja) | 1995-11-21 | 1995-11-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148456A (ja) |
-
1995
- 1995-11-21 JP JP7303156A patent/JPH09148456A/ja active Pending
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