JPH09148570A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09148570A JPH09148570A JP30316895A JP30316895A JPH09148570A JP H09148570 A JPH09148570 A JP H09148570A JP 30316895 A JP30316895 A JP 30316895A JP 30316895 A JP30316895 A JP 30316895A JP H09148570 A JPH09148570 A JP H09148570A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【解決手段】主として集積回路に用いられるＭＯＳＦＥ
Ｔの製造方法として、ＬＤＤイオン打ち込み工程直後、
サイドウォール作成のための高温酸化膜形成時等に生じ
る過渡増速拡散（ＴＥＤ）を抑えるため、５０℃／分以
上の昇温速度で８００℃以上の温度で、１０分以内のラ
ンプアニールを施す。 【効果】ＬＤＤ領域の過渡増速拡散をランプアニールに
より低減することにより、Ｐチャネル、ＮチャネルのＬ
ＤＤ領域をともに十分浅く作製することができる。その
ため、短チャネル効果の発生が抑えられる。また、従来
プロセスに対して変更点が少ないため、量産工程への適
用が容易である。
Ｔの製造方法として、ＬＤＤイオン打ち込み工程直後、
サイドウォール作成のための高温酸化膜形成時等に生じ
る過渡増速拡散（ＴＥＤ）を抑えるため、５０℃／分以
上の昇温速度で８００℃以上の温度で、１０分以内のラ
ンプアニールを施す。 【効果】ＬＤＤ領域の過渡増速拡散をランプアニールに
より低減することにより、Ｐチャネル、ＮチャネルのＬ
ＤＤ領域をともに十分浅く作製することができる。その
ため、短チャネル効果の発生が抑えられる。また、従来
プロセスに対して変更点が少ないため、量産工程への適
用が容易である。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路要素中の能
動素子の構造及び能動素子の製造方法に関する。
動素子の構造及び能動素子の製造方法に関する。
【０００２】
【従来の技術】従来、大規模集積回路（以下ＬＳＩと略
称する）に用いられた金属−酸化膜−半導体（以下ＭＯ
Ｓと略称する）電界効果トランジスタ（以下ＦＥＴと略
称する）では以下に示すような製造方法が知られてい
た。
称する）に用いられた金属−酸化膜−半導体（以下ＭＯ
Ｓと略称する）電界効果トランジスタ（以下ＦＥＴと略
称する）では以下に示すような製造方法が知られてい
た。
【０００３】図５に基づいてＰＭＯＳについてその構造
及び製造方法を簡単に説明する。
及び製造方法を簡単に説明する。
【０００４】キャリア密度２×１０15ｃｍー3のｎ型シリ
コン半導体基板５０１に、キャリア密度３×１０16ｃｍ
ー3のＮウェル領域５０２を形成する。次に、チャネルド
ープとしてＢＦ2イオンを打ち込み、２０ｎｍのゲート
酸化膜５０３を熱酸化法により形成する。次に４００ｎ
ｍの燐ドープされたポリシリコンを化学気相成長法（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：
以下ＣＶＤ法と略称する）により堆積する。次に、通常
のフォトリソグラフ行程とドライエッチング行程により
ゲート電極５０５を形成する。次に、ＢＦ2イオン注入
工程を行い、自己整合的にＬＤＤ領域５０６を形成する
（図５（ａ））。
コン半導体基板５０１に、キャリア密度３×１０16ｃｍ
ー3のＮウェル領域５０２を形成する。次に、チャネルド
ープとしてＢＦ2イオンを打ち込み、２０ｎｍのゲート
酸化膜５０３を熱酸化法により形成する。次に４００ｎ
ｍの燐ドープされたポリシリコンを化学気相成長法（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：
以下ＣＶＤ法と略称する）により堆積する。次に、通常
のフォトリソグラフ行程とドライエッチング行程により
ゲート電極５０５を形成する。次に、ＢＦ2イオン注入
工程を行い、自己整合的にＬＤＤ領域５０６を形成する
（図５（ａ））。
【０００５】次に、７５０℃程度の高温ＣＶＤ法により
酸化膜を形成し、異方性の高いドライエッチング工程を
行いサイドウォール５０６を形成する。
酸化膜を形成し、異方性の高いドライエッチング工程を
行いサイドウォール５０６を形成する。
【０００６】そして、次にＢＦ2を５Ｅ１５ｃｍ-2程度
打ち込み、ソース・ドレイン領域５０７を形成する。最
後に活性化のための熱処理を行い、ＰＭＯＳデバイスを
得るものである（図５（ｂ））。
打ち込み、ソース・ドレイン領域５０７を形成する。最
後に活性化のための熱処理を行い、ＰＭＯＳデバイスを
得るものである（図５（ｂ））。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
構造では、サイドウォール形成のための高温酸化膜ＣＶ
Ｄで７５０℃程度の高い温度が必要とされるため過渡増
速拡散という物理現象によりＬＤＤ領域が大きく拡散す
るため実効チャネル長を短くしてしまい、デバイス耐圧
を低下させる「パンチスルー」と呼ばれる現象が生じて
しまうことが知られている。
構造では、サイドウォール形成のための高温酸化膜ＣＶ
Ｄで７５０℃程度の高い温度が必要とされるため過渡増
速拡散という物理現象によりＬＤＤ領域が大きく拡散す
るため実効チャネル長を短くしてしまい、デバイス耐圧
を低下させる「パンチスルー」と呼ばれる現象が生じて
しまうことが知られている。
【０００８】この現象を押えるために、より低温でのＣ
ＶＤを行う試みも行なわれているが、その場合、酸化膜
膜質が低下するため、今度はホットキャリア耐性が低下
してしまうという問題点が発生することが知られてい
る。また、ＬＤＤイオン注入後の全てのプロセスを、１
時間程度の熱処理であれば増速拡散を抑えられる６５０
度以下で行なう必要が生じ、リフロープロセスなど、平
坦化技術の適用にも大きな障害となる。
ＶＤを行う試みも行なわれているが、その場合、酸化膜
膜質が低下するため、今度はホットキャリア耐性が低下
してしまうという問題点が発生することが知られてい
る。また、ＬＤＤイオン注入後の全てのプロセスを、１
時間程度の熱処理であれば増速拡散を抑えられる６５０
度以下で行なう必要が生じ、リフロープロセスなど、平
坦化技術の適用にも大きな障害となる。
【０００９】そこで、本発明の半導体装置の製造方法は
従来のこのような問題点を解決し、パンチスルー特性に
優れ、且つホットキャリア耐性に優れたデバイス製造プ
ロセスを提供することを目的としている。
従来のこのような問題点を解決し、パンチスルー特性に
優れ、且つホットキャリア耐性に優れたデバイス製造プ
ロセスを提供することを目的としている。
【００１０】
【課題を解決するための手段】従来のこのような問題点
を解決するため本発明の半導体装置及の製造方法は以下
に述べる特徴を有する。
を解決するため本発明の半導体装置及の製造方法は以下
に述べる特徴を有する。
【００１１】（１）半導体からなる基板表面に形成され
た電界効果トランジスタを少なくとも一つ以上有する半
導体装置の製造方法において、前記電界効果トランジス
タのゲート領域をマスクとして硼素もしくは燐を含む粒
子をイオン注入する工程を行なった後、５０℃／分以上
の昇温速度で８００℃以上の保持温度で、１０分以内の
熱処理を行なうこと。
た電界効果トランジスタを少なくとも一つ以上有する半
導体装置の製造方法において、前記電界効果トランジス
タのゲート領域をマスクとして硼素もしくは燐を含む粒
子をイオン注入する工程を行なった後、５０℃／分以上
の昇温速度で８００℃以上の保持温度で、１０分以内の
熱処理を行なうこと。
【００１２】（２）半導体からなる基板表面に形成され
た電界効果トランジスタを少なくとも一つ以上有する半
導体装置の製造方法において、前記電界効果トランジス
タのゲート領域をマスクとして硼素を含む粒子及び、砒
素又は燐又はアンチモンを含む粒子とをイオン注入する
工程に続けて、５０℃／分以上の昇温速度で８００℃以
上の保持温度で、１０分以内の熱処理を行なうこと。
た電界効果トランジスタを少なくとも一つ以上有する半
導体装置の製造方法において、前記電界効果トランジス
タのゲート領域をマスクとして硼素を含む粒子及び、砒
素又は燐又はアンチモンを含む粒子とをイオン注入する
工程に続けて、５０℃／分以上の昇温速度で８００℃以
上の保持温度で、１０分以内の熱処理を行なうこと。
【００１３】
【発明の実施の形態】本発明の第一の実施例を図面を用
いて説明する。図１はＰチャネルＭＯＳＦＥＴの製造工
程図である。以下、この製造工程図を用いて実施例の説
明を行っていく。比抵抗率１０Ω・ｃｍのｎ形シリコン
半導体基板１０１の表面を９５％水蒸気雰囲気中で９０
０℃、３０分間の熱処理により膜厚５０ｎｍの酸化膜を
形成する。この酸化膜はイオン打ち込み工程でシリコン
基板表面が荒れるのを防ぐために必要な酸化膜である。
次に、イオン打ち込み法により燐を注入する。燐原子の
加速エネルギーは１００ｋｅＶ、イオン打ち込み量はイ
オン数にして１Ｅ１３ｃｍ-2である。
いて説明する。図１はＰチャネルＭＯＳＦＥＴの製造工
程図である。以下、この製造工程図を用いて実施例の説
明を行っていく。比抵抗率１０Ω・ｃｍのｎ形シリコン
半導体基板１０１の表面を９５％水蒸気雰囲気中で９０
０℃、３０分間の熱処理により膜厚５０ｎｍの酸化膜を
形成する。この酸化膜はイオン打ち込み工程でシリコン
基板表面が荒れるのを防ぐために必要な酸化膜である。
次に、イオン打ち込み法により燐を注入する。燐原子の
加速エネルギーは１００ｋｅＶ、イオン打ち込み量はイ
オン数にして１Ｅ１３ｃｍ-2である。
【００１４】次に、窒素雰囲気中で熱拡散を行う。拡散
温度は１１００℃、拡散時間は７時間である。この熱処
理により、深さ２．５μｍのＮウェル領域１０２が形成
される。
温度は１１００℃、拡散時間は７時間である。この熱処
理により、深さ２．５μｍのＮウェル領域１０２が形成
される。
【００１５】次に、緩衝弗酸処理を行なった後、９５％
水蒸気雰囲気中で８２０℃、１５分間の熱処理により膜
厚１５ｎｍの酸化膜を形成する。この酸化工程は、良好
なゲート酸化膜を得るための犠牲酸化膜となる。
水蒸気雰囲気中で８２０℃、１５分間の熱処理により膜
厚１５ｎｍの酸化膜を形成する。この酸化工程は、良好
なゲート酸化膜を得るための犠牲酸化膜となる。
【００１６】次に、閾値電圧を調整するためにＢＦ2イ
オン打ち込みを行う。ＢＦ2イオンの加速エネルギーは
６０ｋｅＶ、イオン打ち込み量はイオン数にして３Ｅ１
２ｃｍ-2である。次に、緩衝弗酸処理を行い、続けて９
５％水蒸気雰囲気中で８２０℃、１５分間の熱処理によ
り膜厚１５ｎｍのゲート酸化膜１０３を形成する。
オン打ち込みを行う。ＢＦ2イオンの加速エネルギーは
６０ｋｅＶ、イオン打ち込み量はイオン数にして３Ｅ１
２ｃｍ-2である。次に、緩衝弗酸処理を行い、続けて９
５％水蒸気雰囲気中で８２０℃、１５分間の熱処理によ
り膜厚１５ｎｍのゲート酸化膜１０３を形成する。
【００１７】次に、ＣＶＤ法により、燐ドープポリシリ
コンを４００ｎｍ堆積した後、通常のフォトリソグラフ
・エッチング工程により、０．７μｍ幅のゲート電極１
０４を形成する。続けて、熱酸化法によりシリコン基板
表面を保護するため熱酸化法により、１０ｎｍの保護酸
化膜１０５を形成する。
コンを４００ｎｍ堆積した後、通常のフォトリソグラフ
・エッチング工程により、０．７μｍ幅のゲート電極１
０４を形成する。続けて、熱酸化法によりシリコン基板
表面を保護するため熱酸化法により、１０ｎｍの保護酸
化膜１０５を形成する。
【００１８】次に、ＢＦ2イオン打ち込み工程により、
ＬＤＤ領域１０６を形成する（図１（ａ））。加速エネ
ルギーは５０ｋｅＶ、イオン打ち込み量はイオン数にし
て１Ｅ１３ｃｍ-2である。
ＬＤＤ領域１０６を形成する（図１（ａ））。加速エネ
ルギーは５０ｋｅＶ、イオン打ち込み量はイオン数にし
て１Ｅ１３ｃｍ-2である。
【００１９】次に、ランプアニール処理として、９５０
℃、２０秒の熱処理を行なう。このランプアニール処理
での昇温速度は２００℃／秒程度であり、イオン注入時
に発生したシリコン基板中の点欠陥は回復する。しかも
短時間の処理であるため不純物分布を殆ど変化させな
い。しかも、次の高温ＣＶＤプロセスでの過渡増速拡散
発生を抑制することができる。
℃、２０秒の熱処理を行なう。このランプアニール処理
での昇温速度は２００℃／秒程度であり、イオン注入時
に発生したシリコン基板中の点欠陥は回復する。しかも
短時間の処理であるため不純物分布を殆ど変化させな
い。しかも、次の高温ＣＶＤプロセスでの過渡増速拡散
発生を抑制することができる。
【００２０】次に、７５０℃の高温ＣＶＤ法で酸化膜を
積層し、続けてドライエッチングを行うことでサイドウ
ォール１０７を形成する。
積層し、続けてドライエッチングを行うことでサイドウ
ォール１０７を形成する。
【００２１】次に、ＢＦ2イオン打ち込み工程により、
ソース・ドレイン領域１０８を形成した後、熱処理によ
る活性化を行いＰＭＯＳデバイスが完成する（図１
（ｂ））。図３にランプアニール有無によるＬＤＤ部分
の不純物分布を示すが、ランプアニールを行なうことで
拡散が抑えられているのがわかる。
ソース・ドレイン領域１０８を形成した後、熱処理によ
る活性化を行いＰＭＯＳデバイスが完成する（図１
（ｂ））。図３にランプアニール有無によるＬＤＤ部分
の不純物分布を示すが、ランプアニールを行なうことで
拡散が抑えられているのがわかる。
【００２２】このデバイスの電気特性は、ＬＤＤ領域の
過渡増速拡散をランプアニール処理により押え込んであ
るため、従来のデバイスに比べカットオフ電流値を低減
されている。ゲート印加電圧＝０Ｖ、ドレイン印加電圧
＝−５Ｖの動作点（カットオフ動作点）での電流値でラ
ンプアニール処理をしていないデバイスと比較して１／
２０以下の値に減少させる事ができた。またパンチスル
ー耐圧でも、３０％以上の向上が実現した。
過渡増速拡散をランプアニール処理により押え込んであ
るため、従来のデバイスに比べカットオフ電流値を低減
されている。ゲート印加電圧＝０Ｖ、ドレイン印加電圧
＝−５Ｖの動作点（カットオフ動作点）での電流値でラ
ンプアニール処理をしていないデバイスと比較して１／
２０以下の値に減少させる事ができた。またパンチスル
ー耐圧でも、３０％以上の向上が実現した。
【００２３】また、拡散深さが浅くなったため、電流密
度の高いデバイス表面近傍での伝導度が向上し、ゲート
印加電圧＝−５Ｖ、ドレイン印加電圧＝−５Ｖの動作点
で流せる電流量が、１０％程度向上した。
度の高いデバイス表面近傍での伝導度が向上し、ゲート
印加電圧＝−５Ｖ、ドレイン印加電圧＝−５Ｖの動作点
で流せる電流量が、１０％程度向上した。
【００２４】次に、第二の実施例を説明する。図２はＬ
ＤＤ領域にＢＦ2とＡｓを２重注入して作製されたＰチ
ャネルＭＯＳＦＥＴの製造工程図である。以下、この製
造工程図を用いて実施例の説明を行っていく。
ＤＤ領域にＢＦ2とＡｓを２重注入して作製されたＰチ
ャネルＭＯＳＦＥＴの製造工程図である。以下、この製
造工程図を用いて実施例の説明を行っていく。
【００２５】比抵抗率１０Ω・ｃｍのｎ形シリコン半導
体基板２０１の表面を９５％水蒸気雰囲気中で９００
℃、３０分間の熱処理により膜厚５０ｎｍの酸化膜を形
成する。この酸化膜はイオン打ち込み工程でシリコン基
板表面が荒れるのを防ぐために必要な酸化膜である。次
に、イオン打ち込み法により燐を注入する。燐原子の加
速エネルギーは１００ｋｅＶ、イオン打ち込み量はイオ
ン数にして１Ｅ１３ｃｍ-2である。
体基板２０１の表面を９５％水蒸気雰囲気中で９００
℃、３０分間の熱処理により膜厚５０ｎｍの酸化膜を形
成する。この酸化膜はイオン打ち込み工程でシリコン基
板表面が荒れるのを防ぐために必要な酸化膜である。次
に、イオン打ち込み法により燐を注入する。燐原子の加
速エネルギーは１００ｋｅＶ、イオン打ち込み量はイオ
ン数にして１Ｅ１３ｃｍ-2である。
【００２６】次に、窒素雰囲気中で熱拡散を行う。拡散
温度は１１００℃、拡散時間は７時間である。この熱処
理により、深さ２．５μｍのＮウェル領域２０２が形成
される。
温度は１１００℃、拡散時間は７時間である。この熱処
理により、深さ２．５μｍのＮウェル領域２０２が形成
される。
【００２７】次に、酸化膜２０２を緩衝弗酸でエッチン
グし、９５％水蒸気雰囲気中で８２０℃、１５分間の熱
処理により膜厚１５ｎｍの酸化膜を形成する。この酸化
工程は、良好なゲート酸化膜を得るための犠牲酸化膜と
なる。
グし、９５％水蒸気雰囲気中で８２０℃、１５分間の熱
処理により膜厚１５ｎｍの酸化膜を形成する。この酸化
工程は、良好なゲート酸化膜を得るための犠牲酸化膜と
なる。
【００２８】次に、閾値電圧を調整するためにＢＦ2イ
オン打ち込みを行う。ＢＦ2イオンの加速エネルギーは
６０ｋｅＶ、イオン打ち込み量はイオン数にして３Ｅ１
２ｃｍ-2である。酸化膜１０４を緩衝弗酸でエッチング
した後、９５％水蒸気雰囲気中で８２０℃、１５分間の
熱処理により膜厚１５ｎｍのゲート酸化膜２０３を形成
する。
オン打ち込みを行う。ＢＦ2イオンの加速エネルギーは
６０ｋｅＶ、イオン打ち込み量はイオン数にして３Ｅ１
２ｃｍ-2である。酸化膜１０４を緩衝弗酸でエッチング
した後、９５％水蒸気雰囲気中で８２０℃、１５分間の
熱処理により膜厚１５ｎｍのゲート酸化膜２０３を形成
する。
【００２９】次に、ＣＶＤ法により、燐ドープポリシリ
コンを４００ｎｍ堆積し、通常のフォトリソグラフ・エ
ッチング工程により、０．３５μｍ幅のゲート電極２０
４を形成する。続けて、熱酸化法によりシリコン基板表
面を保護するため熱酸化法により、１０ｎｍの保護酸化
膜２０５を形成する。
コンを４００ｎｍ堆積し、通常のフォトリソグラフ・エ
ッチング工程により、０．３５μｍ幅のゲート電極２０
４を形成する。続けて、熱酸化法によりシリコン基板表
面を保護するため熱酸化法により、１０ｎｍの保護酸化
膜２０５を形成する。
【００３０】次に、ＢＦ2イオンとＡｓイオン打ち込み
工程により、ＬＤＤ領域２０６を形成する（図２
（ａ））。ＢＦ2イオン加速エネルギーは５０ｋｅＶ、
イオン打ち込み量はイオン数にして２Ｅ１３ｃｍ-2であ
り、Ａｓイオン加速エネルギーは１８０ＫｅＶ、イオン
打ち込み量はイオン数にして１Ｅ１３ｃｍ-2である。。
工程により、ＬＤＤ領域２０６を形成する（図２
（ａ））。ＢＦ2イオン加速エネルギーは５０ｋｅＶ、
イオン打ち込み量はイオン数にして２Ｅ１３ｃｍ-2であ
り、Ａｓイオン加速エネルギーは１８０ＫｅＶ、イオン
打ち込み量はイオン数にして１Ｅ１３ｃｍ-2である。。
【００３１】次に、ランプアニール処理として、９５０
℃、２０秒の熱処理を行なう。このランプアニール処理
での昇温速度は２００℃／秒程度であり、イオン注入時
に発生したシリコン基板中の点欠陥は回復する。しかも
短時間の処理であるため不純物分布を殆ど変化させな
い。しかも、次の高温ＣＶＤプロセスでの過渡増速拡散
発生を抑制することができる。特に、Ａｓなど重いイオ
ンを注入した場合、シリコン基板は大きなダメージを受
けるため、この方法が有効である。
℃、２０秒の熱処理を行なう。このランプアニール処理
での昇温速度は２００℃／秒程度であり、イオン注入時
に発生したシリコン基板中の点欠陥は回復する。しかも
短時間の処理であるため不純物分布を殆ど変化させな
い。しかも、次の高温ＣＶＤプロセスでの過渡増速拡散
発生を抑制することができる。特に、Ａｓなど重いイオ
ンを注入した場合、シリコン基板は大きなダメージを受
けるため、この方法が有効である。
【００３２】次に、７５０℃の高温ＣＶＤ法で酸化膜を
積層し、続けてドライエッチングを行うことでサイドウ
ォール２０７を形成する。次にＢＦ2イオン打ち込み工
程により、ソース・ドレイン領域２０８を形成した後、
熱処理による活性化を行いＰＭＯＳデバイスが完成する
（図２（ｂ））。
積層し、続けてドライエッチングを行うことでサイドウ
ォール２０７を形成する。次にＢＦ2イオン打ち込み工
程により、ソース・ドレイン領域２０８を形成した後、
熱処理による活性化を行いＰＭＯＳデバイスが完成する
（図２（ｂ））。
【００３３】このデバイスの電気特性は、ＬＤＤ領域の
過渡増速拡散をランプアニール処理により押え込んであ
るため、従来のデバイスに比べカットオフ電流値を低減
されている。ゲート印加電圧＝０Ｖ、ドレイン印加電圧
＝−３．３Ｖの動作点（カットオフ動作点）での電流値
でランプアニール処理をしていないデバイスと比較して
１／４０以下の値に減少させる事ができた。またパンチ
スルー耐圧でも、５０％以上の向上が実現した。
過渡増速拡散をランプアニール処理により押え込んであ
るため、従来のデバイスに比べカットオフ電流値を低減
されている。ゲート印加電圧＝０Ｖ、ドレイン印加電圧
＝−３．３Ｖの動作点（カットオフ動作点）での電流値
でランプアニール処理をしていないデバイスと比較して
１／４０以下の値に減少させる事ができた。またパンチ
スルー耐圧でも、５０％以上の向上が実現した。
【００３４】そして、ＡｓをＰチャネルのＬＤＤに導入
した場合には、Ａｓが等価的にＮウェルの不純物濃度を
高めたのと等価な作用をするためソース・ドレイン領域
と基板との寄生容量が増加するという欠点が発生する
が、適切なランプアニール処理を行なうと、Ａｓの分布
のすそを、ソース・ドレイン領域の不純物広がり以下に
収めることができ、そのためほとんど容量増加を伴わず
にデバイスを作製することができる。今回の例では、ラ
ンプアニールを行なわない従来の場合では、Ａｓ注入な
しのサンプルと比較して１０％程度の容量増加が生じて
しまうのに対し、本実施例の製造方法を用いた場合、寄
生容量は１％以下の増加におさまっている。
した場合には、Ａｓが等価的にＮウェルの不純物濃度を
高めたのと等価な作用をするためソース・ドレイン領域
と基板との寄生容量が増加するという欠点が発生する
が、適切なランプアニール処理を行なうと、Ａｓの分布
のすそを、ソース・ドレイン領域の不純物広がり以下に
収めることができ、そのためほとんど容量増加を伴わず
にデバイスを作製することができる。今回の例では、ラ
ンプアニールを行なわない従来の場合では、Ａｓ注入な
しのサンプルと比較して１０％程度の容量増加が生じて
しまうのに対し、本実施例の製造方法を用いた場合、寄
生容量は１％以下の増加におさまっている。
【００３５】図４にランプアニール有無によるＬＤＤ部
分の不純物分布及びソース・ドレインの不純物分布を示
す。横軸に深さ、縦軸には不純物濃度をｌｏｇスケール
で示している。ランプアニールを行なうことで特に硼素
の拡散が抑えられているのがわかる。また、ソース・ド
レイン領域の外側に砒素は殆ど分布しておらず、寄生容
量が増えないことが定性的にも説明できることがわか
る。
分の不純物分布及びソース・ドレインの不純物分布を示
す。横軸に深さ、縦軸には不純物濃度をｌｏｇスケール
で示している。ランプアニールを行なうことで特に硼素
の拡散が抑えられているのがわかる。また、ソース・ド
レイン領域の外側に砒素は殆ど分布しておらず、寄生容
量が増えないことが定性的にも説明できることがわか
る。
【００３６】この実施例では、砒素を用いたが、本発明
の製造方法を用いる場合過渡増速拡散が抑えられるた
め、従来この目的には拡散係数が大きいため不適とされ
ていた燐をもちいることも可能である。もちろんその場
合には、イオン注入エネルギー等を燐に適した値に変更
する必要がある。
の製造方法を用いる場合過渡増速拡散が抑えられるた
め、従来この目的には拡散係数が大きいため不適とされ
ていた燐をもちいることも可能である。もちろんその場
合には、イオン注入エネルギー等を燐に適した値に変更
する必要がある。
【００３７】ここまで、ＰＭＯＳについての実施例につ
いて説明してきたが、これはもちろんＮＭＯＳについて
も有効な技術であり、特にＬＤＤ用の不純物に燐を用い
ている場合には、燐の過渡増速拡散が顕著であることか
ら効果が大きい。特にＰＭＯＳとＮＭＯＳを同一の基板
上につくるＣＭＯＳ工程では、ＰチャネルとＮチャネル
のＬＤＤ不純物イオン注入後、ランプアニールを行なう
ことでＰ、Ｎ両チャネルの過渡増速拡散を抑えられるた
め、効率の良い処理を行なうことができる。
いて説明してきたが、これはもちろんＮＭＯＳについて
も有効な技術であり、特にＬＤＤ用の不純物に燐を用い
ている場合には、燐の過渡増速拡散が顕著であることか
ら効果が大きい。特にＰＭＯＳとＮＭＯＳを同一の基板
上につくるＣＭＯＳ工程では、ＰチャネルとＮチャネル
のＬＤＤ不純物イオン注入後、ランプアニールを行なう
ことでＰ、Ｎ両チャネルの過渡増速拡散を抑えられるた
め、効率の良い処理を行なうことができる。
【００３８】また、ここまで紹介した実施例での昇温速
度であるが、５０℃／分未満の昇温速度でアニール処理
を行なうと、昇温途中での過渡増速拡散が顕著となるた
め好ましくない。昇温速度はできるだけ大きく、１分以
内に定常状態に達することが望ましい。今回、急速に昇
温する手段としてランプアニール処理を用いたが、これ
はもちろん高速昇温型の拡散炉を用いてももちろん差し
支えない。
度であるが、５０℃／分未満の昇温速度でアニール処理
を行なうと、昇温途中での過渡増速拡散が顕著となるた
め好ましくない。昇温速度はできるだけ大きく、１分以
内に定常状態に達することが望ましい。今回、急速に昇
温する手段としてランプアニール処理を用いたが、これ
はもちろん高速昇温型の拡散炉を用いてももちろん差し
支えない。
【００３９】また、処理温度であるが、８００℃未満の
処理温度では、処理中に生じる過渡増速拡散が顕著とな
るため好ましくない。処理温度は８５０℃から１１００
℃の間にあることが望ましい。もちろん、もっと高温の
処理を行なっても過渡増速拡散は抑制できるが、今度は
真性の熱拡散量が大きくなるため、処理時間の制御性と
して１秒以下の精度を要求されることとなり、拡散装置
の負担が大きくなる。もちろん、この様な条件を満たす
拡散装置を用いる場合、１１００℃以上での熱処理は有
効な手段となる。
処理温度では、処理中に生じる過渡増速拡散が顕著とな
るため好ましくない。処理温度は８５０℃から１１００
℃の間にあることが望ましい。もちろん、もっと高温の
処理を行なっても過渡増速拡散は抑制できるが、今度は
真性の熱拡散量が大きくなるため、処理時間の制御性と
して１秒以下の精度を要求されることとなり、拡散装置
の負担が大きくなる。もちろん、この様な条件を満たす
拡散装置を用いる場合、１１００℃以上での熱処理は有
効な手段となる。
【００４０】また、処理時間であるが、処理温度との兼
ね合いで定められるが、８００℃の熱処理においても、
１０分間の熱処理を行なうことでイオン注入により生じ
た点欠陥は十分回復し、過渡増速拡散を押え込むことが
できる。１０分以上の熱処理を行なった場合、通常の熱
拡散の影響が現れ、過渡増速拡散を押え込んでも結果と
しての拡散深さは深くなってしまい、この処理が十分な
効果を発揮することができない。適切な処理時間は、処
理温度に依存するが、９５０℃の場合１秒〜１２０秒程
度の処理時間が適切な処理時間となる。装置性能にも依
存するが、量産安定性をも考慮した場合、１０秒〜３０
秒程度が好ましい処理時間となる。より高温で処理する
場合には、もっと短めの時間が望ましく、低温で処理す
る場合には、もっと長めの時間が望ましい。
ね合いで定められるが、８００℃の熱処理においても、
１０分間の熱処理を行なうことでイオン注入により生じ
た点欠陥は十分回復し、過渡増速拡散を押え込むことが
できる。１０分以上の熱処理を行なった場合、通常の熱
拡散の影響が現れ、過渡増速拡散を押え込んでも結果と
しての拡散深さは深くなってしまい、この処理が十分な
効果を発揮することができない。適切な処理時間は、処
理温度に依存するが、９５０℃の場合１秒〜１２０秒程
度の処理時間が適切な処理時間となる。装置性能にも依
存するが、量産安定性をも考慮した場合、１０秒〜３０
秒程度が好ましい処理時間となる。より高温で処理する
場合には、もっと短めの時間が望ましく、低温で処理す
る場合には、もっと長めの時間が望ましい。
【００４１】また、本実施例ではＭＯＳＦＥＴに注目し
て説明したが、ＭＯＳＦＥＴに限定される理由は勿論な
く、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ等に対してももちろん
有効である。また、半導体基板としてシリコン単結晶を
例に挙げたが、Ｇｅ、ＳｉＧｅなど他のIV族半導体及び
その混晶や、ＧａＡｓ、ＩｎＰ等のIII−V族化合物半導
体及びＡｌＧａＡｓ、ＩｎＧａＡｓ等の混晶やＺｎＳ
ｅ、ＺｎＳ等のII−VI族化合物半導体及びＺｎＳＳｅ等
の混晶に対しても有効である。
て説明したが、ＭＯＳＦＥＴに限定される理由は勿論な
く、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ等に対してももちろん
有効である。また、半導体基板としてシリコン単結晶を
例に挙げたが、Ｇｅ、ＳｉＧｅなど他のIV族半導体及び
その混晶や、ＧａＡｓ、ＩｎＰ等のIII−V族化合物半導
体及びＡｌＧａＡｓ、ＩｎＧａＡｓ等の混晶やＺｎＳ
ｅ、ＺｎＳ等のII−VI族化合物半導体及びＺｎＳＳｅ等
の混晶に対しても有効である。
【００４２】化合物半導体に本手法を用いる場合、例え
ばＧａＡｓ等では適切なキャップ層を設けて、基板表面
からの構成元素離脱を抑えることでさらに良い結果が得
られる場合がある。
ばＧａＡｓ等では適切なキャップ層を設けて、基板表面
からの構成元素離脱を抑えることでさらに良い結果が得
られる場合がある。
【００４３】
【発明の効果】本発明の半導体装置の製造方法を用いる
ことで以下に示すような効果を得ることができる。
ことで以下に示すような効果を得ることができる。
【００４４】（１）従来のプロセスを殆ど変更すること
なく、ランプアニール工程を追加するのみでＬＤＤ領域
を浅くできるため、より微細なＭＯＳデバイスを殆ど設
計変更する事なく製造することができる。
なく、ランプアニール工程を追加するのみでＬＤＤ領域
を浅くできるため、より微細なＭＯＳデバイスを殆ど設
計変更する事なく製造することができる。
【００４５】（２）不安定要素の大きい過渡増速拡散を
抑制するため、製造プロセスとしての再現性が優れたも
のとなる。また、ＬＳＩ製造プロセスによくみられる製
造装置依存性を殆どなくすことができる。
抑制するため、製造プロセスとしての再現性が優れたも
のとなる。また、ＬＳＩ製造プロセスによくみられる製
造装置依存性を殆どなくすことができる。
【００４６】（３）ＬＤＤ領域のプロファイルを非常に
急峻なものとできるため、ゲート長０．３μｍ以下程度
のデバイス製造にも対応できる。
急峻なものとできるため、ゲート長０．３μｍ以下程度
のデバイス製造にも対応できる。
【００４７】（４）ソース・基板間の寄生容量を殆ど増
加させることがないので、作製したデバイスを高速でス
イッチング動作させることができる。
加させることがないので、作製したデバイスを高速でス
イッチング動作させることができる。
【００４８】（５）ＬＤＤ形成後の熱処理に対し、９０
０度１時間程度の処理であれば、ＬＤＤ不純物分布を殆
ど変える事なく実行する事ができ、平坦化に必要なリフ
ロープロセス等との整合性が高い。
０度１時間程度の処理であれば、ＬＤＤ不純物分布を殆
ど変える事なく実行する事ができ、平坦化に必要なリフ
ロープロセス等との整合性が高い。
【図１】本発明の第一の実施例を説明するためのＰチャ
ネルＭＯＳＦＥＴ製造工程図。
ネルＭＯＳＦＥＴ製造工程図。
【図２】本発明の第二の実施例を説明するためのＰチャ
ネルＭＯＳＬＳＩ製造工程図。
ネルＭＯＳＬＳＩ製造工程図。
【図３】本発明の製造方法により作製したＬＤＤ領域の
不純物分布と従来技術により作製したＬＤＤ領域の不純
物分布との比較図。
不純物分布と従来技術により作製したＬＤＤ領域の不純
物分布との比較図。
【図４】本発明の第二の実施例を説明するための、ＬＤ
Ｄ領域の不純物分布及びソース・ドレイン領域の不純物
分布図。
Ｄ領域の不純物分布及びソース・ドレイン領域の不純物
分布図。
【図５】従来の技術を説明するためのＰチャネルＭＯＳ
ＦＥＴ製造工程図。
ＦＥＴ製造工程図。
１０１・・・ｎ形シリコン半導体基板 １０２・・・Ｎウェル領域 １０３・・・ゲート酸化膜 １０４・・・ゲート電極 １０５・・・保護酸化膜 １０６・・・ＬＤＤ領域 １０７・・・サイドウォール １０８・・・ソース・ドレイン領域 ２０１・・・ｎ形シリコン半導体基板 ２０２・・・Ｎウェル領域 ２０３・・・ゲート酸化膜 ２０４・・・ゲート電極 ２０５・・・保護酸化膜 ２０６・・・ＬＤＤ領域 ２０７・・・サイドウォール ２０８・・・ソース・ドレイン領域 ５０１・・・ｎ形シリコン半導体基板 ５０２・・・Ｎウェル領域 ５０３・・・ゲート酸化膜 ５０４・・・ゲート電極 ５０５・・・ＬＤＤ領域 ５０６・・・サイドウォール ５０７・・・ソース・ドレイン領域
Claims (2)
- 【請求項１】半導体からなる基板表面に形成された電界
効果トランジスタを少なくとも一つ以上有する半導体装
置の製造方法において、前記電界効果トランジスタのゲ
ート領域をマスクとして硼素もしくは燐を含む粒子をイ
オン注入する工程を行なった後、５０℃／分以上の昇温
速度で８００℃以上の保持温度で、１０分以内の熱処理
を行なうことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体からなる基板表面に形成された電界
効果トランジスタを少なくとも一つ以上有する半導体装
置の製造方法において、前記電界効果トランジスタのゲ
ート領域をマスクとして硼素を含む粒子及び、砒素又は
燐又はアンチモンを含む粒子とをイオン注入する工程に
続けて、５０℃／分以上の昇温速度で８００℃以上の保
持温度で、１０分以内の熱処理を行なうことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316895A JPH09148570A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316895A JPH09148570A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148570A true JPH09148570A (ja) | 1997-06-06 |
Family
ID=17917713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30316895A Pending JPH09148570A (ja) | 1995-11-21 | 1995-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148570A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044540A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Procede de fabrication de dispositif a semiconducteur |
| JP2001156293A (ja) * | 1999-09-17 | 2001-06-08 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| US6258640B1 (en) | 1998-07-14 | 2001-07-10 | Nec Corporation | Semiconductor device manufacturing method |
| US6444549B2 (en) | 1997-09-12 | 2002-09-03 | Nec Corporation | Thermal processing of semiconductor devices |
-
1995
- 1995-11-21 JP JP30316895A patent/JPH09148570A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044540A1 (fr) * | 1997-03-31 | 1998-10-08 | Hitachi, Ltd. | Procede de fabrication de dispositif a semiconducteur |
| US6444549B2 (en) | 1997-09-12 | 2002-09-03 | Nec Corporation | Thermal processing of semiconductor devices |
| US6258640B1 (en) | 1998-07-14 | 2001-07-10 | Nec Corporation | Semiconductor device manufacturing method |
| JP2001156293A (ja) * | 1999-09-17 | 2001-06-08 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
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