JPH09148580A - 改良した絶縁／パシベ−ション層を有する半導体素子 - Google Patents
改良した絶縁／パシベ−ション層を有する半導体素子Info
- Publication number
- JPH09148580A JPH09148580A JP8305889A JP30588996A JPH09148580A JP H09148580 A JPH09148580 A JP H09148580A JP 8305889 A JP8305889 A JP 8305889A JP 30588996 A JP30588996 A JP 30588996A JP H09148580 A JPH09148580 A JP H09148580A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- passivation layer
- gallium arsenide
- insulating
- arsenide substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
- H10W74/481—Encapsulations, e.g. protective coatings characterised by their materials comprising semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01358—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being a Group III-V material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 電極間領域にパシベーションを施すことによ
り、一貫性のある素子動作、素子特性の改良、および信
頼性向上を図った半導体素子を提供する。 【解決手段】 改良した絶縁およびパシベーション層を
有する半導体素子の製造方法は、表面を有する砒化ガリ
ウム基板（１０）を用意する段階と、砒化ガリウム基板
（１０）の表面上で、フッ化インディウム・ガリウムの
絶縁およびパシベーション層（１５）を結晶構造的に格
子整合する段階とを含む。一実施例では、半導体素子は
ＦＥＴ（１３，１７，２０，２１）であり、フッ化イン
ディウム・ガリウム層（１５）は、少なくともゲート
（１７）を包囲するチャネル間領域を覆う。
り、一貫性のある素子動作、素子特性の改良、および信
頼性向上を図った半導体素子を提供する。 【解決手段】 改良した絶縁およびパシベーション層を
有する半導体素子の製造方法は、表面を有する砒化ガリ
ウム基板（１０）を用意する段階と、砒化ガリウム基板
（１０）の表面上で、フッ化インディウム・ガリウムの
絶縁およびパシベーション層（１５）を結晶構造的に格
子整合する段階とを含む。一実施例では、半導体素子は
ＦＥＴ（１３，１７，２０，２１）であり、フッ化イン
ディウム・ガリウム層（１５）は、少なくともゲート
（１７）を包囲するチャネル間領域を覆う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
に関し、特に製造プロセスの間における半導体素子のあ
る表面のパシベーション(passivation) に関するもので
ある。
に関し、特に製造プロセスの間における半導体素子のあ
る表面のパシベーション(passivation) に関するもので
ある。
【０００２】
【従来の技術】砒化ガリウム素子(GaAs)は、速度および
電力消費の点でシリコン素子よりも勝っている。ＧａＡ
ｓの使用拡大を阻んでいるファクタは、パシベーション
層を有していないために、ＧａＡｓ ＭＩＳＦＥＴのよ
うな素子を満足に製造することができず、ＧａＡｓ集積
回路の集積レベルを制限していることである。ＦＥＴ、
ＨＢＴ、レーザ等のような化合物半導体素子は、素子動
作の一貫性、素子特性の改良、および信頼性向上のため
には、適切にパシベーションを施した電極間表面が必要
である。
電力消費の点でシリコン素子よりも勝っている。ＧａＡ
ｓの使用拡大を阻んでいるファクタは、パシベーション
層を有していないために、ＧａＡｓ ＭＩＳＦＥＴのよ
うな素子を満足に製造することができず、ＧａＡｓ集積
回路の集積レベルを制限していることである。ＦＥＴ、
ＨＢＴ、レーザ等のような化合物半導体素子は、素子動
作の一貫性、素子特性の改良、および信頼性向上のため
には、適切にパシベーションを施した電極間表面が必要
である。
【０００３】例えば、ＧａＡｓ ＭＩＳＦＥＴでは、ゲ
ート−ドレイン間絶縁破壊電圧が、ＭＩＳＦＥＴの最大
出力電力を制限する最も重要なファクタの１つである。
二重ゲート空洞(double gate recess)やゲート−ドレイ
ン間隔の拡張といった、絶縁破壊電圧を高めるための従
来方法の多くは、ＲＦ利得および／またはドレイン飽和
電流を低下させることによって達成されている場合が多
い。種々の窒化物や酸化物のような絶縁体をゲート金属
とＭＩＳＦＥＴチャネルとの間に配置することによって
ゲート−ドレイン間絶縁破壊電圧を高める試みでは、通
常望ましくない界面状態を招く。
ート−ドレイン間絶縁破壊電圧が、ＭＩＳＦＥＴの最大
出力電力を制限する最も重要なファクタの１つである。
二重ゲート空洞(double gate recess)やゲート−ドレイ
ン間隔の拡張といった、絶縁破壊電圧を高めるための従
来方法の多くは、ＲＦ利得および／またはドレイン飽和
電流を低下させることによって達成されている場合が多
い。種々の窒化物や酸化物のような絶縁体をゲート金属
とＭＩＳＦＥＴチャネルとの間に配置することによって
ゲート−ドレイン間絶縁破壊電圧を高める試みでは、通
常望ましくない界面状態を招く。
【０００４】最近、ゲート絶縁物のような高抵抗率低温
成長ＧａＡｓ層を用いた、低界面状態密度を有するＧａ
Ａｓ ＭＩＳＦＥＴが実現された。従来のゲートＭＩＳ
ＦＥＴでは、高抵抗率低温成長ＧａＡｓ層を堆積し、次
にエッチングすることによって、ソース、ドレインおよ
びゲート金属接点の堆積を可能にしている。この方法で
の主な問題は、金属接点の両側と高抵抗率低温成長Ｇａ
Ａｓ層との間にギャップが残り、このためにＭＩＳＦＥ
Ｔの絶縁破壊電圧が大幅に低下することである。かかる
構造の典型的な例が、"Fabrication of GaAs Integrate
d Circuits" と題し、１９９１年８月２０日に特許され
た、米国特許第５，０４１，３９３号に開示されてい
る。
成長ＧａＡｓ層を用いた、低界面状態密度を有するＧａ
Ａｓ ＭＩＳＦＥＴが実現された。従来のゲートＭＩＳ
ＦＥＴでは、高抵抗率低温成長ＧａＡｓ層を堆積し、次
にエッチングすることによって、ソース、ドレインおよ
びゲート金属接点の堆積を可能にしている。この方法で
の主な問題は、金属接点の両側と高抵抗率低温成長Ｇａ
Ａｓ層との間にギャップが残り、このためにＭＩＳＦＥ
Ｔの絶縁破壊電圧が大幅に低下することである。かかる
構造の典型的な例が、"Fabrication of GaAs Integrate
d Circuits" と題し、１９９１年８月２０日に特許され
た、米国特許第５，０４１，３９３号に開示されてい
る。
【０００５】従来技術においてこの問題を解決しようと
する試みでは、高抵抗率低温成長ＧａＡｓ層と重複する
ようにゲート金属を堆積したものがある。しかしなが
ら、重複ゲート・プロセスは困難かつ複雑であり、厳密
な位置合わせおよびエッチング・プロセスを必要とする
ので、特にゲート寸法がサブミクロンの場合は、容易に
製造することができない。
する試みでは、高抵抗率低温成長ＧａＡｓ層と重複する
ようにゲート金属を堆積したものがある。しかしなが
ら、重複ゲート・プロセスは困難かつ複雑であり、厳密
な位置合わせおよびエッチング・プロセスを必要とする
ので、特にゲート寸法がサブミクロンの場合は、容易に
製造することができない。
【０００６】Ｆ2 の下でのＧａＡｓのフッ化によって、
基板表面に隣接してＧａＦ3 ／ＧａＡｓ界面を生成する
くつかの試みがなされている。この手順に伴う主な問題
は、ＧａＦ3 が８．０２％の格子不整合がある菱面体構
造(rhombohedral structure)を有することである。ま
た、Ｆ2 は非常に腐食性が高く、重大な信頼性問題の原
因となり、半導体素子の界面領域は不完全にフッ化され
たガリウム、砒素、および自由砒化物を含む。加えて、
格子不整合のために、ＧａＦ3 は比較的高い界面状態密
度（貧弱な界面）および非常に弱い温度安定性を有する
ため、後続のアニーリング等の製造工程は、ＧａＦ3 に
とって非常に有害となる。
基板表面に隣接してＧａＦ3 ／ＧａＡｓ界面を生成する
くつかの試みがなされている。この手順に伴う主な問題
は、ＧａＦ3 が８．０２％の格子不整合がある菱面体構
造(rhombohedral structure)を有することである。ま
た、Ｆ2 は非常に腐食性が高く、重大な信頼性問題の原
因となり、半導体素子の界面領域は不完全にフッ化され
たガリウム、砒素、および自由砒化物を含む。加えて、
格子不整合のために、ＧａＦ3 は比較的高い界面状態密
度（貧弱な界面）および非常に弱い温度安定性を有する
ため、後続のアニーリング等の製造工程は、ＧａＦ3 に
とって非常に有害となる。
【０００７】化合物半導体素子の電極間領域(interelec
trode areas)にパシベーションを施すことにより、素子
動作の一貫性、素子特性の改良、および信頼性向上を得
ることができれば有利であろう。
trode areas)にパシベーションを施すことにより、素子
動作の一貫性、素子特性の改良、および信頼性向上を得
ることができれば有利であろう。
【０００８】
【発明が解決しようとする課題】本発明の目的は、パシ
ベーションを施した表面領域を有する半導体素子を製造
するための新規で改良された方法を提供することであ
る。
ベーションを施した表面領域を有する半導体素子を製造
するための新規で改良された方法を提供することであ
る。
【０００９】本発明の他の目的は、素子動作の一貫性、
素子特性の改良、および信頼性向上を可能にし、パシベ
ーションを施した表面領域を有する半導体を製造するた
めの、新規で改良された方法を提供することである。
素子特性の改良、および信頼性向上を可能にし、パシベ
ーションを施した表面領域を有する半導体を製造するた
めの、新規で改良された方法を提供することである。
【００１０】本発明の更に他の目的は、比較的容易に実
施できしかも精度が高く、パシベーションを施した表面
領域を有する半導体を製造するための、新規で改良され
た方法を提供することである。
施できしかも精度が高く、パシベーションを施した表面
領域を有する半導体を製造するための、新規で改良され
た方法を提供することである。
【００１１】本発明の更に別の目的は、素子の絶縁破壊
特性および信頼性特性を大幅に改良する、パシベーショ
ンを施した表面領域を有する半導体を製造するための、
新規で改良された方法を提供することである。
特性および信頼性特性を大幅に改良する、パシベーショ
ンを施した表面領域を有する半導体を製造するための、
新規で改良された方法を提供することである。
【００１２】
【課題を解決するための手段】上述のおよびその他の問
題の少なくとも部分的な解決、ならびに上述のおよびそ
の他の目的の実現は、改良した絶縁およびパシベーショ
ン層を有する半導体素子の製造方法において達成され
る。この方法は、表面を有する砒化ガリウム基板を用意
する段階と、砒化ガリウム基板の表面上で、フッ化イン
ディウム・ガリウムの絶縁およびパシベーション層の格
子整合を結晶構造的(crystallographically)に行う段階
とを含む。
題の少なくとも部分的な解決、ならびに上述のおよびそ
の他の目的の実現は、改良した絶縁およびパシベーショ
ン層を有する半導体素子の製造方法において達成され
る。この方法は、表面を有する砒化ガリウム基板を用意
する段階と、砒化ガリウム基板の表面上で、フッ化イン
ディウム・ガリウムの絶縁およびパシベーション層の格
子整合を結晶構造的(crystallographically)に行う段階
とを含む。
【００１３】一実施例では、半導体素子はＦＥＴであ
り、フッ化インディウム・ガリウムの層は少なくともゲ
ートを包囲するチャネル間領域を被覆する。
り、フッ化インディウム・ガリウムの層は少なくともゲ
ートを包囲するチャネル間領域を被覆する。
【００１４】
【発明の実施の形態】図１を参照すると、基板１０の簡
略断面図が示されている。本実施例では、基板１０は、
砒化ガリウム(GaAs)の支持基板１２を含み、その表面上
に、半導体業界で利用されている技術のいずれかによっ
て、複数のエピタキシャル層１３を成長させてある。エ
ピタキシャル層１３は、既知の方法で、支持基板１２に
対して結晶構造的に格子整合されて、ヘテロ構造電界効
果トランジスタ（ＨＦＥＴ：heterostructure field ef
fect transistor)として一般的に知られている素子が得
られる。勿論、ここでＨＦＥＴについて述べるのは説明
のためのみであって、様々な他の半導体素子の製造も可
能であることは、当業者には理解されよう。
略断面図が示されている。本実施例では、基板１０は、
砒化ガリウム(GaAs)の支持基板１２を含み、その表面上
に、半導体業界で利用されている技術のいずれかによっ
て、複数のエピタキシャル層１３を成長させてある。エ
ピタキシャル層１３は、既知の方法で、支持基板１２に
対して結晶構造的に格子整合されて、ヘテロ構造電界効
果トランジスタ（ＨＦＥＴ：heterostructure field ef
fect transistor)として一般的に知られている素子が得
られる。勿論、ここでＨＦＥＴについて述べるのは説明
のためのみであって、様々な他の半導体素子の製造も可
能であることは、当業者には理解されよう。
【００１５】次に図２を参照すると、エピタキシャル層
１３を覆う関係で、基板１０の表面上に絶縁およびパシ
ベーション層１５が配置されている。好適実施例では、
層１５はＩｎx Ｇａx-1 Ｆ3 の非常に薄い層であり、こ
こで０＜ｘ＜１である。層１５の成長にはいくつかの方
法の内のいずれかを用いればよいが、本好適実施例で
は、金属有機化学蒸着（ＭＯＣＶＤ：metalo-organic c
hemical vapor deposition）または金属有機分子ビーム
・エピタキシ（ＭＯＭＢＥ：metal-organic molecular
beam epitaxy）によって成長させる。通常、基板１０を
真空チャンバに入れて堆積を行い、化学薬品を導入して
以下の反応を起こさせる。 （ＣＦ3 ＣＯＣＨ2 ＣＯＣＨ3 ）3 Ｇａ−−−＞ＧａＦ3 ＋３Ｃ5 Ｆ2 Ｏ2 Ｈ5 （ＣＦ3 ＣＯＣＨ2 ＣＯＣＨ3 ）3 Ｉｎ−−−＞ＩｎＦ3 ＋３Ｃ5 Ｆ2 Ｏ2 Ｈ5 生成されたＩｎＦ3 は、ａ＝５．７６オングストロー
ム、α＝５６．４゜の菱形構造を有する。
１３を覆う関係で、基板１０の表面上に絶縁およびパシ
ベーション層１５が配置されている。好適実施例では、
層１５はＩｎx Ｇａx-1 Ｆ3 の非常に薄い層であり、こ
こで０＜ｘ＜１である。層１５の成長にはいくつかの方
法の内のいずれかを用いればよいが、本好適実施例で
は、金属有機化学蒸着（ＭＯＣＶＤ：metalo-organic c
hemical vapor deposition）または金属有機分子ビーム
・エピタキシ（ＭＯＭＢＥ：metal-organic molecular
beam epitaxy）によって成長させる。通常、基板１０を
真空チャンバに入れて堆積を行い、化学薬品を導入して
以下の反応を起こさせる。 （ＣＦ3 ＣＯＣＨ2 ＣＯＣＨ3 ）3 Ｇａ−−−＞ＧａＦ3 ＋３Ｃ5 Ｆ2 Ｏ2 Ｈ5 （ＣＦ3 ＣＯＣＨ2 ＣＯＣＨ3 ）3 Ｉｎ−−−＞ＩｎＦ3 ＋３Ｃ5 Ｆ2 Ｏ2 Ｈ5 生成されたＩｎＦ3 は、ａ＝５．７６オングストロー
ム、α＝５６．４゜の菱形構造を有する。
【００１６】生成されたＧａＦ3 は、ａ＝５．２オング
ストローム、α＝５７．５゜の菱形構造を有する。
ストローム、α＝５７．５゜の菱形構造を有する。
【００１７】また、ＧａＦ3 は、ＧａＡｓと８．０２％
の格子不整合を有し、一方ＩｎＦ3はＧａＡｓと１．８
９％の格子不整合を有する。したがって、比率Ｉｎx Ｇ
ａx-1 Ｆ3 におけるｘを調節する（即ち、ＧａＦ3 とＩ
ｎＦ3 とを所定の比で混合する）ことによって、基礎面
の方向に層１５の基板１０との格子整合を行う。
の格子不整合を有し、一方ＩｎＦ3はＧａＡｓと１．８
９％の格子不整合を有する。したがって、比率Ｉｎx Ｇ
ａx-1 Ｆ3 におけるｘを調節する（即ち、ＧａＦ3 とＩ
ｎＦ3 とを所定の比で混合する）ことによって、基礎面
の方向に層１５の基板１０との格子整合を行う。
【００１８】フッ化物は、ＧａＦ3 では９．６ｅＶ、Ｉ
ｎＦ3 では８．１５ｅＶというように、通常大きなバリ
ア高を有し、しかも抵抗率が非常に高い（１０12Ω／ｃ
ｍ以上）。また、フッ化物は酸化物や窒化物に対して他
にも利点があり、フッ素は最も電気陰性の高い元素であ
り、界面において分離し、その界面においてダングリン
グ・ボンド(dangling bond) 結ぶ傾向がある。Ｓｉ−Ｓ
ｉＯ2 界面におけるフッ素を正確な量にすれば、例え
ば、界面の熱電子に対する抵抗力が高くなる。また、フ
ッ素が酸化物膜内に組み込まれると、ポリシリコン酸化
物の漏れ電流および絶縁破壊強度が改善される。更に、
Ｇａ−Ｆ、Ｉｎ−Ｆ、およびＡｓ−Ｆは強力な接合であ
り、短時間の高温アニーリング（インプラントのドープ
後に行われるアニーリングのような）には耐えることが
できる。したがって、Ｉｎx Ｇａx-1 Ｆ3 を使用するこ
とによって、格子整合物質は、格子不整合物質よりも、
下地構造とよりよい界面を作るので、界面状態密度の低
下（即ち、≦１０11ｅＶ-1ｃｍ-2）、および熱安定性の
向上という利点が得られる。
ｎＦ3 では８．１５ｅＶというように、通常大きなバリ
ア高を有し、しかも抵抗率が非常に高い（１０12Ω／ｃ
ｍ以上）。また、フッ化物は酸化物や窒化物に対して他
にも利点があり、フッ素は最も電気陰性の高い元素であ
り、界面において分離し、その界面においてダングリン
グ・ボンド(dangling bond) 結ぶ傾向がある。Ｓｉ−Ｓ
ｉＯ2 界面におけるフッ素を正確な量にすれば、例え
ば、界面の熱電子に対する抵抗力が高くなる。また、フ
ッ素が酸化物膜内に組み込まれると、ポリシリコン酸化
物の漏れ電流および絶縁破壊強度が改善される。更に、
Ｇａ−Ｆ、Ｉｎ−Ｆ、およびＡｓ−Ｆは強力な接合であ
り、短時間の高温アニーリング（インプラントのドープ
後に行われるアニーリングのような）には耐えることが
できる。したがって、Ｉｎx Ｇａx-1 Ｆ3 を使用するこ
とによって、格子整合物質は、格子不整合物質よりも、
下地構造とよりよい界面を作るので、界面状態密度の低
下（即ち、≦１０11ｅＶ-1ｃｍ-2）、および熱安定性の
向上という利点が得られる。
【００１９】図３に示すように、絶縁およびパシベーシ
ョン層１５が層１３を保護し、ゲート電極が、ゲート
（またはチャネル）領域に対して上に位置する関係で、
上面上に堆積される。次いで、絶縁およびパシベーショ
ン層１５に損傷を与えることなく、他の製造工程を実施
することができる。典型的な工程は、ソースおよびドレ
イン端子２０，２１それぞれの堆積である。先に論じた
絶縁およびパシベーション層１５の特性のために、パシ
ベーションが施された表面領域が含まれ、これが素子動
作の一貫性、素子特性の改良、および信頼性向上を可能
にする。
ョン層１５が層１３を保護し、ゲート電極が、ゲート
（またはチャネル）領域に対して上に位置する関係で、
上面上に堆積される。次いで、絶縁およびパシベーショ
ン層１５に損傷を与えることなく、他の製造工程を実施
することができる。典型的な工程は、ソースおよびドレ
イン端子２０，２１それぞれの堆積である。先に論じた
絶縁およびパシベーション層１５の特性のために、パシ
ベーションが施された表面領域が含まれ、これが素子動
作の一貫性、素子特性の改良、および信頼性向上を可能
にする。
【００２０】次に図５ないし図８に進むと、本発明を具
現化する他の構造が、種々の簡略断面図にて示されてい
る。具体的に図５を参照すると、基板３０が用意され、
その上面上に絶縁およびパシベーション層３１が成長し
ている。層３１は基本的に図２の層１５と同一である
が、ｘの値が多少異なる。即ち、ＧａＦ3 のＩｎＦ3 に
対する比が異なる。図６に示すように、制御電極（例え
ば、ゲート、ベース等）３５を層１５の表面上に堆積
し、次に図７に示すように、電極３５をマスクとして用
いて、電流搬送電極（例えば、ソース／ドレイン、エミ
ッタ／コレクタ等）３７，３８を基板３０に埋め込む。
現化する他の構造が、種々の簡略断面図にて示されてい
る。具体的に図５を参照すると、基板３０が用意され、
その上面上に絶縁およびパシベーション層３１が成長し
ている。層３１は基本的に図２の層１５と同一である
が、ｘの値が多少異なる。即ち、ＧａＦ3 のＩｎＦ3 に
対する比が異なる。図６に示すように、制御電極（例え
ば、ゲート、ベース等）３５を層１５の表面上に堆積
し、次に図７に示すように、電極３５をマスクとして用
いて、電流搬送電極（例えば、ソース／ドレイン、エミ
ッタ／コレクタ等）３７，３８を基板３０に埋め込む。
【００２１】層３１は耐熱性があるので、電極３５を形
成し、電極３７，３８のアニーリングを含む後続の自己
整合手順のために、これをマスクとして用いることがで
きる。埋め込みおよびアニール工程の後、図８に示すよ
うに、電極３７，３８と接触するように、外部金属接点
４０，４１をそれぞれ基板３０上に堆積する。用途によ
っては、接点４０，４１を配置する層３１の部分を除去
することが望ましい場合もあるが、用途によっては、層
３１が非常に薄いという事実のために、この追加工程を
行う必要がない場合もある。
成し、電極３７，３８のアニーリングを含む後続の自己
整合手順のために、これをマスクとして用いることがで
きる。埋め込みおよびアニール工程の後、図８に示すよ
うに、電極３７，３８と接触するように、外部金属接点
４０，４１をそれぞれ基板３０上に堆積する。用途によ
っては、接点４０，４１を配置する層３１の部分を除去
することが望ましい場合もあるが、用途によっては、層
３１が非常に薄いという事実のために、この追加工程を
行う必要がない場合もある。
【００２２】以上、パシベーションを施した表面領域を
有する半導体素子を製造する新規で改良された方法が開
示された。このパシベーションを施した表面領域を有す
る半導体素子を製造する新規で改良された方法は、素子
動作の一貫性、素子特性の改良、および信頼性の向上を
もたらすものである。また、このパシベーションを施し
た表面領域を有する半導体素子を製造する新規で改良さ
れた方法は、比較的容易でしかも精度高く実施すること
ができる。更に、絶縁破壊特性および信頼性特性を大幅
に改良した、新規で改良された半導体素子も開示され
た。
有する半導体素子を製造する新規で改良された方法が開
示された。このパシベーションを施した表面領域を有す
る半導体素子を製造する新規で改良された方法は、素子
動作の一貫性、素子特性の改良、および信頼性の向上を
もたらすものである。また、このパシベーションを施し
た表面領域を有する半導体素子を製造する新規で改良さ
れた方法は、比較的容易でしかも精度高く実施すること
ができる。更に、絶縁破壊特性および信頼性特性を大幅
に改良した、新規で改良された半導体素子も開示され
た。
【００２３】以上本発明の特定実施例について示し説明
したが、当業者には更に他の変更や改良が想起されよ
う。したがって、本発明はここに示した特定形態には限
定されないと理解されることを望み、特許請求の範囲は
本発明の精神および範囲から逸脱しない全ての変更を含
むことを意図するものである。
したが、当業者には更に他の変更や改良が想起されよ
う。したがって、本発明はここに示した特定形態には限
定されないと理解されることを望み、特許請求の範囲は
本発明の精神および範囲から逸脱しない全ての変更を含
むことを意図するものである。
【図１】本発明による絶縁およびパシベーション層を有
する半導体素子の製造における、一工程を示す簡略断面
図。
する半導体素子の製造における、一工程を示す簡略断面
図。
【図２】本発明による絶縁およびパシベーション層を有
する半導体素子の製造における、一工程を示す簡略断面
図。
する半導体素子の製造における、一工程を示す簡略断面
図。
【図３】本発明による絶縁およびパシベーション層を有
する半導体素子の製造における、一工程を示す簡略断面
図。
する半導体素子の製造における、一工程を示す簡略断面
図。
【図４】本発明による絶縁およびパシベーション層を有
する半導体素子の製造における、一工程を示す簡略断面
図。
する半導体素子の製造における、一工程を示す簡略断面
図。
【図５】本発明による絶縁およびパシベーション層を有
する他の半導体素子の製造における一工程を示す簡略断
面図。
する他の半導体素子の製造における一工程を示す簡略断
面図。
【図６】本発明による絶縁およびパシベーション層を有
する他の半導体素子の製造における一工程を示す簡略断
面図。
する他の半導体素子の製造における一工程を示す簡略断
面図。
【図７】本発明による絶縁およびパシベーション層を有
する他の半導体素子の製造における一工程を示す簡略断
面図。
する他の半導体素子の製造における一工程を示す簡略断
面図。
【図８】本発明による絶縁およびパシベーション層を有
する他の半導体素子の製造における一工程を示す簡略断
面図。
する他の半導体素子の製造における一工程を示す簡略断
面図。
１０ 基板 １２ 支持基板 １３ エピタキシャル層 １５ 絶縁およびパシベーション層 ２０ ソース端子 ２１ ドレイン端子 ３０ 基板 ３１ 絶縁およびパシベーション層 ３５ 制御電極 ３７，３８ 電流搬送電極 ４０，４１ 外部金属接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジグオ・ワング アメリカ合衆国カリフォルニア州マウンテ ンビュー、ナンバー18、シエラ・ビスタ・ アベニュー330
Claims (5)
- 【請求項１】改良した絶縁およびパシベーション層を有
する半導体素子の製造方法であって：表面を有する砒化
ガリウム基板（１０）を用意する段階；および前記砒化
ガリウム基板（１０）の表面上で、フッ化インディウム
・ガリウムの絶縁およびパシベーション層（１５）を、
結晶構造的に格子整合する段階；から成ることを特徴と
する方法。 - 【請求項２】改良した絶縁およびパシベーション層を有
する半導体素子の製造方法であって：表面を有する砒化
ガリウム基板（１０）を用意する段階；および前記砒化
ガリウム基板の表面上に、Ｉｎx Ｇａx-1 Ｆ3 （０＜ｘ
＜１）の比率で、フッ化インディウム・ガリウムの層
（１５）を成長させる段階を含み、前記砒化ガリウム基
板（１０）の表面上で、フッ化インディウム・ガリウム
の絶縁およびパシベーション層（１５）を、結晶構造的
に格子整合する段階；から成ることを特徴とする方法。 - 【請求項３】改良した絶縁およびパシベーション層を有
する半導体素子の製造方法であって：表面を有する砒化
ガリウム基板（１０）を用意する段階；および前記砒化
ガリウム基板の表面上に、Ｉｎx Ｇａx-1 Ｆ3 （０＜ｘ
＜１）の比率で、かつ以下の反応 （ＣＦ3 ＣＯＣＨ2 ＣＯＣＨ3 ）3 Ｇａ−−−＞ＧａＦ3 ＋３Ｃ5 Ｆ2 Ｏ2 Ｈ5 （ＣＦ3 ＣＯＣＨ2 ＣＯＣＨ3 ）3 Ｉｎ−−−＞ＩｎＦ3 ＋３Ｃ5 Ｆ2 Ｏ2 Ｈ5 を与える化学薬品を利用して、フッ化インディウム・ガ
リウムの層（１５）を成長させる段階を含み、前記砒化
ガリウム基板（１０）の表面上で、フッ化インディウム
・ガリウムの絶縁およびパシベーション層（１５）を、
結晶構造的に格子整合する段階；から成ることを特徴と
する方法。 - 【請求項４】改良した絶縁およびパシベーション層を有
する半導体素子の製造方法であって：表面を有する砒化
ガリウム基板（１０）を用意する段階；前記基板（１
０）上に半導体素子（１３，１７，２０，２１）を形成
する段階；および前記半導体素子を形成する間に、前記
砒化ガリウム基板（１０）の表面上で、フッ化インディ
ウム・ガリウムの絶縁およびパシベーション層（１５）
を、結晶構造的に格子整合する段階；から成ることを特
徴とする方法。 - 【請求項５】改良した絶縁およびパシベーション層を有
する半導体素子であって：表面を有する砒化ガリウム基
板（１０）；前記基板（１０）の表面上に形成された半
導体素子（１３，１７，２０，２１）および前記半導体
素子（１３）の少なくとも一部分上に配置され、前記基
板（１０）と結晶構造的に格子整合された、フッ化イン
ディウム・ガリウム（１５）の絶縁およびパシベーショ
ン層；から成ることを特徴とする半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US555674 | 1995-11-13 | ||
| US08/555,674 US5539248A (en) | 1995-11-13 | 1995-11-13 | Semiconductor device with improved insulating/passivating layer of indium gallium fluoride (InGaF) |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148580A true JPH09148580A (ja) | 1997-06-06 |
Family
ID=24218190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8305889A Pending JPH09148580A (ja) | 1995-11-13 | 1996-10-30 | 改良した絶縁／パシベ−ション層を有する半導体素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5539248A (ja) |
| EP (1) | EP0773579A3 (ja) |
| JP (1) | JPH09148580A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030058022A1 (en) * | 1999-12-14 | 2003-03-27 | Rajendran Nair | Device and method for controlling voltage variation |
| US7829195B2 (en) * | 2006-12-31 | 2010-11-09 | Intel Corporation | Fluorination pre-treatment of heat spreader attachment indium thermal interface material |
| US20080156635A1 (en) * | 2006-12-31 | 2008-07-03 | Simon Bogdan M | System for processes including fluorination |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4368098A (en) * | 1969-10-01 | 1983-01-11 | Rockwell International Corporation | Epitaxial composite and method of making |
| EP0055032B1 (en) * | 1980-12-23 | 1986-04-23 | National Research Development Corporation | Field effect transistors |
| FR2598030B1 (fr) * | 1986-04-24 | 1990-12-21 | Centre Nat Rech Scient | Procede et dispositif de realisation d'une couche de passivation sur un substrat semiconducteur |
| JPH0196982A (ja) * | 1987-10-08 | 1989-04-14 | Sharp Corp | 半導体レーザ素子 |
| US5051792A (en) * | 1987-10-20 | 1991-09-24 | Bell Communications Research, Inc. | Epitaxial intermetallic contact for compound for compound semiconductors |
| US5041393A (en) | 1988-12-28 | 1991-08-20 | At&T Bell Laboratories | Fabrication of GaAs integrated circuits |
-
1995
- 1995-11-13 US US08/555,674 patent/US5539248A/en not_active Expired - Fee Related
-
1996
- 1996-10-30 JP JP8305889A patent/JPH09148580A/ja active Pending
- 1996-11-12 EP EP96117872A patent/EP0773579A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0773579A2 (en) | 1997-05-14 |
| EP0773579A3 (en) | 1997-06-04 |
| US5539248A (en) | 1996-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3217690B2 (ja) | 半導体装置の製造方法 | |
| US5504359A (en) | Vertical FET device with low gate to source overlap capacitance | |
| US5073519A (en) | Method of fabricating a vertical FET device with low gate to drain overlap capacitance | |
| US4956308A (en) | Method of making self-aligned field-effect transistor | |
| WO1987007765A1 (en) | Method of making a self-aligned mesfet using a substitutional gate with sidewalls and lift-off | |
| KR950002274B1 (ko) | 샐로우 접합을 갖는 mos vlsi장치 및 그 제조방법 | |
| JPH0448640A (ja) | Ｍｏｓトランジスタの製造方法 | |
| US6858499B2 (en) | Method for fabrication of MOSFET with buried gate | |
| JPH05251709A (ja) | ソース・ベース間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法 | |
| US6194273B1 (en) | Method of manufacturing an insulated gate type semiconductor device having a U-shaped groove | |
| JP2803548B2 (ja) | 半導体装置の製造方法 | |
| JPH09148580A (ja) | 改良した絶縁／パシベ−ション層を有する半導体素子 | |
| JP2524370B2 (ja) | 半導体デバイスの製造方法 | |
| JP4850410B2 (ja) | 窒化物半導体装置及びその製造方法 | |
| CN114597130A (zh) | 一种基于分裂栅的碳化硅mosfet器件及其制造方法 | |
| US4981808A (en) | Process for the manufacture of III-V semiconductor devices | |
| US5049512A (en) | Method of forming a MOS field-effect transistor | |
| US20220181504A1 (en) | Semiconductor device and production method for semiconductor device | |
| CN118738093B (zh) | 一种具有介电柱的氧化镓垂直槽栅mosfet及其制备方法 | |
| CN1205659C (zh) | 制造半导体器件的方法及其半导体器件 | |
| JPH0555583A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| CN115547832B (zh) | 一种SiC MOSFET器件及其制备方法 | |
| JPH0523497B2 (ja) | ||
| JPH05175232A (ja) | 薄膜トランジスター及びその製造方法 | |
| JP3228979B2 (ja) | 半導体素子とその製造方法 |