JPH09153795A - 位相同期ループ回路、信号処理装置及び集積回路 - Google Patents
位相同期ループ回路、信号処理装置及び集積回路Info
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- JPH09153795A JPH09153795A JP7334012A JP33401295A JPH09153795A JP H09153795 A JPH09153795 A JP H09153795A JP 7334012 A JP7334012 A JP 7334012A JP 33401295 A JP33401295 A JP 33401295A JP H09153795 A JPH09153795 A JP H09153795A
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Abstract
(57)【要約】
【課題】本発明は、位相同期ループ回路、信号処理装置
及び集積回路において、周波数が周波数モード毎に異な
る第１の入力をそれぞれの周波数毎の最適な過渡応答特
性及び安定性で捕捉する際の外付け部品数が少なくて済
むようにする。 【解決手段】第１の位相同期ループ回路部（２２）の第
１の位相比較手段（２）の利得（ＫIC）と、第１の位相
比較手段（２）の比較結果に応じた第１の制御入力（Ｓ
１７）を生成して第１の電圧制御発振手段（３）に与え
る能動フイルタ手段（２５）の等価直列抵抗（ＲLPF ）
とを、１つのフイルタ手段（３１）だけが接続された第
２の位相同期ループ回路部（２３）が生成した制御出力
（Ｓ１３）によつて第１の入力（Ｓ１１）の周波数に応
じて制御する。
及び集積回路において、周波数が周波数モード毎に異な
る第１の入力をそれぞれの周波数毎の最適な過渡応答特
性及び安定性で捕捉する際の外付け部品数が少なくて済
むようにする。 【解決手段】第１の位相同期ループ回路部（２２）の第
１の位相比較手段（２）の利得（ＫIC）と、第１の位相
比較手段（２）の比較結果に応じた第１の制御入力（Ｓ
１７）を生成して第１の電圧制御発振手段（３）に与え
る能動フイルタ手段（２５）の等価直列抵抗（ＲLPF ）
とを、１つのフイルタ手段（３１）だけが接続された第
２の位相同期ループ回路部（２３）が生成した制御出力
（Ｓ１３）によつて第１の入力（Ｓ１１）の周波数に応
じて制御する。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術（図５） 発明が解決しようとする課題（図５） 課題を解決するための手段（図２） 発明の実施の形態（図１〜図４） 発明の効果
【０００２】
【発明の属する技術分野】本発明は位相同期ループ回
路、信号処理装置及び集積回路に関し、例えばデイスク
状磁気記録媒体に記録再生する磁気デイスク記録再生装
置に適用し得る。
路、信号処理装置及び集積回路に関し、例えばデイスク
状磁気記録媒体に記録再生する磁気デイスク記録再生装
置に適用し得る。
【０００３】
【従来の技術】従来、磁気デイスク記録再生装置には、
デイスク状磁気記録媒体（以下、磁気デイスクという）
を一定角速度で駆動し、磁気デイスク上の半径位置が異
なる複数のゾーン毎に搬送波の周波数を切り換えるゾー
ンビツトレコーデイング（ＺＢＲ）方式でデータを記録
再生するものがある。この磁気デイスク記録再生装置
は、ゾーン毎の搬送波の周波数を位相同期ループ回路
（以下，ＰＬＬ（Phase Locked Loop ）回路という）に
よつて安定化する。
デイスク状磁気記録媒体（以下、磁気デイスクという）
を一定角速度で駆動し、磁気デイスク上の半径位置が異
なる複数のゾーン毎に搬送波の周波数を切り換えるゾー
ンビツトレコーデイング（ＺＢＲ）方式でデータを記録
再生するものがある。この磁気デイスク記録再生装置
は、ゾーン毎の搬送波の周波数を位相同期ループ回路
（以下，ＰＬＬ（Phase Locked Loop ）回路という）に
よつて安定化する。
【０００４】ＰＬＬ回路は、基本的に位相比較器、ルー
プフイルタ及び電圧制御発振器（以下、ＶＣＯという）
から構成される。図５に示すように、ＰＬＬ回路１を集
積回路に構成するときは、一般に位相比較器２及びＶＣ
Ｏ３が集積回路内に内蔵される。複数のゾーンに１対１
に対応した複数の周波数モードで使用するため、ＰＬＬ
回路１は、それぞれの入力周波数に最適な複数の外付け
ループフイルタ４、……、５がモード数に応じて用意さ
れる。ＰＬＬ回路１は、この複数の外付けループフイル
タ４、……、５が周波数モードに応じて切り換えて使用
される。
プフイルタ及び電圧制御発振器（以下、ＶＣＯという）
から構成される。図５に示すように、ＰＬＬ回路１を集
積回路に構成するときは、一般に位相比較器２及びＶＣ
Ｏ３が集積回路内に内蔵される。複数のゾーンに１対１
に対応した複数の周波数モードで使用するため、ＰＬＬ
回路１は、それぞれの入力周波数に最適な複数の外付け
ループフイルタ４、……、５がモード数に応じて用意さ
れる。ＰＬＬ回路１は、この複数の外付けループフイル
タ４、……、５が周波数モードに応じて切り換えて使用
される。
【０００５】
【発明が解決しようとする課題】ところが、上述のゾー
ンビツトレコーデイング方式で記録再生する磁気デイス
ク記録再生装置のように、１つのＰＬＬ回路１を複数の
ゾーンに１対１に対応した複数の周波数モードで使用す
る場合、周波数モード数が多くなるに従つて外付けルー
プフイルタ４、……、５の部品数が増大すると共に、集
積回路のピン数も増大するという問題があつた。
ンビツトレコーデイング方式で記録再生する磁気デイス
ク記録再生装置のように、１つのＰＬＬ回路１を複数の
ゾーンに１対１に対応した複数の周波数モードで使用す
る場合、周波数モード数が多くなるに従つて外付けルー
プフイルタ４、……、５の部品数が増大すると共に、集
積回路のピン数も増大するという問題があつた。
【０００６】因みに、外付けループフイルタ４は一般に
２つのコンデンサ及び２つの抵抗器で構成される。設定
したゾーン数に必要な外付けループフイルタ４の部品数
と集積回路のピン数の増大を抑えるため、周波数モード
数をゾーン数に比して少なく設定してＰＬＬ回路１に近
似動作させることが考えられる。ところがこの場合は、
再生データのジツタが増加し、データ誤りが増加する。
このためデータを読み出す際、複数回アクセスすること
になり、アクセス時間が増大するという欠点があつた。
２つのコンデンサ及び２つの抵抗器で構成される。設定
したゾーン数に必要な外付けループフイルタ４の部品数
と集積回路のピン数の増大を抑えるため、周波数モード
数をゾーン数に比して少なく設定してＰＬＬ回路１に近
似動作させることが考えられる。ところがこの場合は、
再生データのジツタが増加し、データ誤りが増加する。
このためデータを読み出す際、複数回アクセスすること
になり、アクセス時間が増大するという欠点があつた。
【０００７】ところで、ＶＣＯ３の時定数をτ1 とし、
ループフイルタ４の時定数をτ2 とし、複素角周波数を
ｓとし、ループフイルタ４の伝達関数が次式、
ループフイルタ４の時定数をτ2 とし、複素角周波数を
ｓとし、ループフイルタ４の伝達関数が次式、
【数１】 で表されると、ＰＬＬ回路１全体の閉ループ伝達特性Ｈ
（ｓ）は、自然角周波数をωn とし、減衰定数をζとし
て、次式、
（ｓ）は、自然角周波数をωn とし、減衰定数をζとし
て、次式、
【数２】 で表される。
【０００８】自然角周波数ωn は、位相比較器２の利得
をＫD とし、ＶＣＯ３の利得をＫVとすると、次式、
をＫD とし、ＶＣＯ３の利得をＫVとすると、次式、
【数３】 で表される。また減衰定数ζは、次式、
【数４】 で表される。
【０００９】ＰＬＬ回路１を設計する際に重要となるの
は、自然角周波数ωn と減衰定数ζの値の設定である。
ＰＬＬ回路１の過渡応答特性及び安定性は、この２つの
定数の値によつて決定され、この値が同一であれば利得
ＫD 及びＫV 、時定数τ1 及びτ2 の値に係わらず同一
となる。このため、この２つの定数の値をＰＬＬ回路１
の使用目的に応じた最適な値に設定する必要がある。
は、自然角周波数ωn と減衰定数ζの値の設定である。
ＰＬＬ回路１の過渡応答特性及び安定性は、この２つの
定数の値によつて決定され、この値が同一であれば利得
ＫD 及びＫV 、時定数τ1 及びτ2 の値に係わらず同一
となる。このため、この２つの定数の値をＰＬＬ回路１
の使用目的に応じた最適な値に設定する必要がある。
【００１０】上述したゾーンビツトレコーデイング方式
において最適な過渡応答特性及び安定性を得るには、自
然角周波数ωn を入力周波数に比例させ、減衰定数ζを
一定値、例えば1/√2 に保つことが必要である。（４）
式から分かるように、自然角周波数ωn の値が変化した
ときに減衰定数ζの値を一定に保つには、時定数τ2の
値を変えざるを得ない。このため、上述のＰＬＬ回路１
で各ゾーンに最適な自然角周波数ωn 及び減衰定数ζを
得るには、周波数に応じた時定数τ2 を有するループフ
イルタ４、……、５を周波数モード毎に用意していた。
において最適な過渡応答特性及び安定性を得るには、自
然角周波数ωn を入力周波数に比例させ、減衰定数ζを
一定値、例えば1/√2 に保つことが必要である。（４）
式から分かるように、自然角周波数ωn の値が変化した
ときに減衰定数ζの値を一定に保つには、時定数τ2の
値を変えざるを得ない。このため、上述のＰＬＬ回路１
で各ゾーンに最適な自然角周波数ωn 及び減衰定数ζを
得るには、周波数に応じた時定数τ2 を有するループフ
イルタ４、……、５を周波数モード毎に用意していた。
【００１１】また自然角周波数ωn 及び減衰定数ζの値
を設定する際、ユーザは、メーカから提供された膨大な
定数の値の表を使用し、この表に基づいて試行錯誤して
適切な値を決定していた。このため、１つのＰＬＬ回路
１を複数の周波数モードで使用する場合、周波数モード
の数に比例して２つの定数の値を設定する手間が大きく
なるという欠点があつた。
を設定する際、ユーザは、メーカから提供された膨大な
定数の値の表を使用し、この表に基づいて試行錯誤して
適切な値を決定していた。このため、１つのＰＬＬ回路
１を複数の周波数モードで使用する場合、周波数モード
の数に比例して２つの定数の値を設定する手間が大きく
なるという欠点があつた。
【００１２】本発明は以上の点を考慮してなされたもの
で、周波数が周波数モード毎に異なる第１の入力をそれ
ぞれの周波数毎の最適な過渡応答特性及び安定性で捕捉
する際の外付け部品数が少なくて済むＰＬＬ回路、信号
処理装置及び集積回路を提案しようとするものである。
で、周波数が周波数モード毎に異なる第１の入力をそれ
ぞれの周波数毎の最適な過渡応答特性及び安定性で捕捉
する際の外付け部品数が少なくて済むＰＬＬ回路、信号
処理装置及び集積回路を提案しようとするものである。
【００１３】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、位相同期ループ回路が第１の位相
同期ループ回路部と、これの特性を第１の入力の周波数
に応じて切り換える第２の位相同期ループ回路部とを備
えるようにする。第１の位相同期ループ回路部は、第１
の制御入力の電圧に応じて発振周波数を制御する第１の
電圧制御発振手段と、第１の電圧制御発振手段による発
振出力と第１の入力との位相を比較する第１の位相比較
手段と、第１の位相比較手段の比較結果に応じた第１の
制御入力を生成する能動フイルタ手段とを有する。第２
の位相同期ループ回路部は、第１の入力の周波数に対応
した制御出力を生成し、第１の位相比較手段の利得と能
動フイルタ手段の等価直列抵抗とを制御出力によつて制
御する。
め本発明においては、位相同期ループ回路が第１の位相
同期ループ回路部と、これの特性を第１の入力の周波数
に応じて切り換える第２の位相同期ループ回路部とを備
えるようにする。第１の位相同期ループ回路部は、第１
の制御入力の電圧に応じて発振周波数を制御する第１の
電圧制御発振手段と、第１の電圧制御発振手段による発
振出力と第１の入力との位相を比較する第１の位相比較
手段と、第１の位相比較手段の比較結果に応じた第１の
制御入力を生成する能動フイルタ手段とを有する。第２
の位相同期ループ回路部は、第１の入力の周波数に対応
した制御出力を生成し、第１の位相比較手段の利得と能
動フイルタ手段の等価直列抵抗とを制御出力によつて制
御する。
【００１４】第１の位相同期ループ回路部の第１の位相
比較手段の利得と、第１の位相比較手段の比較結果に応
じた第１の制御入力を生成して第１の電圧制御発振手段
に与える能動フイルタ手段の等価直列抵抗とを、１つの
フイルタ手段だけが接続された第２の位相同期ループ回
路部が生成した制御出力によつて第１の入力の周波数に
応じて制御することにより、周波数が周波数モード毎に
異なる第１の入力をそれぞれの周波数毎の最適な過渡応
答特性及び安定性で捕捉する際の外付け部品数が少なく
て済む。
比較手段の利得と、第１の位相比較手段の比較結果に応
じた第１の制御入力を生成して第１の電圧制御発振手段
に与える能動フイルタ手段の等価直列抵抗とを、１つの
フイルタ手段だけが接続された第２の位相同期ループ回
路部が生成した制御出力によつて第１の入力の周波数に
応じて制御することにより、周波数が周波数モード毎に
異なる第１の入力をそれぞれの周波数毎の最適な過渡応
答特性及び安定性で捕捉する際の外付け部品数が少なく
て済む。
【００１５】また本発明においては、周波数が周波数モ
ード毎に異なる第１の入力に同期する位相同期ループ回
路を有し、当該位相同期ループ回路の出力信号を処理す
る信号処理装置において、位相同期ループ回路が、第１
の位相同期ループ回路部と、これの特性を第１の入力の
周波数に応じて切り換える第２の位相同期ループ回路部
とを備えるようにする。第１の位相同期ループ回路部
は、第１の制御入力の電圧に応じて発振周波数を制御す
る第１の電圧制御発振手段と、第１の電圧制御発振手段
による発振出力と第１の入力との位相を比較する第１の
位相比較手段と、第１の位相比較手段の比較結果に応じ
た第１の制御入力を生成する能動フイルタ手段とを有す
る。第２の位相同期ループ回路部は、第１の入力の周波
数に対応した制御出力を生成し、第１の位相比較手段の
利得と能動フイルタ手段の等価直列抵抗とを制御出力に
よつて制御する。
ード毎に異なる第１の入力に同期する位相同期ループ回
路を有し、当該位相同期ループ回路の出力信号を処理す
る信号処理装置において、位相同期ループ回路が、第１
の位相同期ループ回路部と、これの特性を第１の入力の
周波数に応じて切り換える第２の位相同期ループ回路部
とを備えるようにする。第１の位相同期ループ回路部
は、第１の制御入力の電圧に応じて発振周波数を制御す
る第１の電圧制御発振手段と、第１の電圧制御発振手段
による発振出力と第１の入力との位相を比較する第１の
位相比較手段と、第１の位相比較手段の比較結果に応じ
た第１の制御入力を生成する能動フイルタ手段とを有す
る。第２の位相同期ループ回路部は、第１の入力の周波
数に対応した制御出力を生成し、第１の位相比較手段の
利得と能動フイルタ手段の等価直列抵抗とを制御出力に
よつて制御する。
【００１６】さらに本発明においては、基板上に、周波
数が周波数モード毎に異なる第１の入力に同期する位相
同期ループ回路が形成された集積回路において、位相同
期ループ回路が、第１の位相同期ループ回路部と、これ
の特性を第１の入力の周波数に応じて切り換える第２の
位相同期ループ回路部とを備えるようにする。第１の位
相同期ループ回路部は、第１の制御入力の電圧に応じて
発振周波数を制御する第１の電圧制御発振手段と、第１
の電圧制御発振手段による発振出力と第１の入力との位
相を比較する第１の位相比較手段と、第１の位相比較手
段の比較結果に応じた第１の制御入力を生成する能動フ
イルタ手段とを有する。第２の位相同期ループ回路部
は、第１の入力の周波数に対応した制御出力を生成し、
第１の位相比較手段の利得と能動フイルタ手段の等価直
列抵抗とを制御出力によつて制御する。
数が周波数モード毎に異なる第１の入力に同期する位相
同期ループ回路が形成された集積回路において、位相同
期ループ回路が、第１の位相同期ループ回路部と、これ
の特性を第１の入力の周波数に応じて切り換える第２の
位相同期ループ回路部とを備えるようにする。第１の位
相同期ループ回路部は、第１の制御入力の電圧に応じて
発振周波数を制御する第１の電圧制御発振手段と、第１
の電圧制御発振手段による発振出力と第１の入力との位
相を比較する第１の位相比較手段と、第１の位相比較手
段の比較結果に応じた第１の制御入力を生成する能動フ
イルタ手段とを有する。第２の位相同期ループ回路部
は、第１の入力の周波数に対応した制御出力を生成し、
第１の位相比較手段の利得と能動フイルタ手段の等価直
列抵抗とを制御出力によつて制御する。
【００１７】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００１８】図１は全体として信号処理装置、例えば磁
気デイスク記録再生装置１０を示し、デイスク状記録媒
体、例えば磁気デイスク１１を一定角速度で駆動し、複
数の部分記録領域、例えば複数のゾーンと１対１に対応
した複数の周波数モードを使用したゾーンビツトレコー
デイング方式でデータを記録再生する。磁気デイスク記
録再生装置１０は、集積回路構成でなりそれぞれ１組の
外付け部品（図示せず）だけが接続された記録用ＰＬＬ
回路１２及び再生用ＰＬＬ回路１３が配されている。
気デイスク記録再生装置１０を示し、デイスク状記録媒
体、例えば磁気デイスク１１を一定角速度で駆動し、複
数の部分記録領域、例えば複数のゾーンと１対１に対応
した複数の周波数モードを使用したゾーンビツトレコー
デイング方式でデータを記録再生する。磁気デイスク記
録再生装置１０は、集積回路構成でなりそれぞれ１組の
外付け部品（図示せず）だけが接続された記録用ＰＬＬ
回路１２及び再生用ＰＬＬ回路１３が配されている。
【００１９】磁気デイスク記録再生装置１０は、制御回
路１４で生成した制御信号Ｓ１をＰＬＬ回路１２及び１
３に与えて、周波数モード毎の搬送波の周波数の違いに
係わらず最適な過渡応答特性及び安定性を有するように
設定する。これにより、磁気デイスク記録再生装置１０
は、周波数モード毎の搬送波を短時間で捕捉させること
ができる。
路１４で生成した制御信号Ｓ１をＰＬＬ回路１２及び１
３に与えて、周波数モード毎の搬送波の周波数の違いに
係わらず最適な過渡応答特性及び安定性を有するように
設定する。これにより、磁気デイスク記録再生装置１０
は、周波数モード毎の搬送波を短時間で捕捉させること
ができる。
【００２０】書き込みのとき、磁気デイスク記録再生装
置１０は、入力データＳ２を変調回路１５に与えて、Ｐ
ＬＬ回路１２で生成した搬送波信号Ｓ３を例えばＦＭ記
録方式で変調する。磁気デイスク記録再生装置１０は、
変調回路１５が出力した被変調波信号Ｓ４を書込み増幅
器１６で増幅し、被変調波信号Ｓ５として磁気ヘツド１
７に与える。
置１０は、入力データＳ２を変調回路１５に与えて、Ｐ
ＬＬ回路１２で生成した搬送波信号Ｓ３を例えばＦＭ記
録方式で変調する。磁気デイスク記録再生装置１０は、
変調回路１５が出力した被変調波信号Ｓ４を書込み増幅
器１６で増幅し、被変調波信号Ｓ５として磁気ヘツド１
７に与える。
【００２１】読出しのとき、磁気デイスク記録再生装置
１０は、磁気ヘツド１７から得た微少な読出し信号Ｓ６
を読出し増幅器１９で増幅して、読出し信号Ｓ７として
ピーク検出器２０に与える。磁気デイスク記録再生装置
１０は、読出し信号Ｓ７をピーク検出器１９で微分し、
ゼロクロス検出によつて磁束の変化に対応した箇所でパ
ルスが現れる読出しデータパルスＳ８を生成させる。
１０は、磁気ヘツド１７から得た微少な読出し信号Ｓ６
を読出し増幅器１９で増幅して、読出し信号Ｓ７として
ピーク検出器２０に与える。磁気デイスク記録再生装置
１０は、読出し信号Ｓ７をピーク検出器１９で微分し、
ゼロクロス検出によつて磁束の変化に対応した箇所でパ
ルスが現れる読出しデータパルスＳ８を生成させる。
【００２２】磁気デイスク記録再生装置１０は、読出し
データパルスＳ８に基づいてＰＬＬ回路１３を動作させ
て読出しデータパルスＳ８にロツクした搬送波信号Ｓ９
を生成させる。磁気デイスク記録再生装置１０は、復調
回路２１で搬送波信号Ｓ９に基づいて弁別ウインドウパ
ルスを生成させ、この弁別ウインドウパルスと読出しデ
ータパルスＳ８とを比較してタイミングパルスを排除し
た所定のデータパルスＳ１０を分離させる。
データパルスＳ８に基づいてＰＬＬ回路１３を動作させ
て読出しデータパルスＳ８にロツクした搬送波信号Ｓ９
を生成させる。磁気デイスク記録再生装置１０は、復調
回路２１で搬送波信号Ｓ９に基づいて弁別ウインドウパ
ルスを生成させ、この弁別ウインドウパルスと読出しデ
ータパルスＳ８とを比較してタイミングパルスを排除し
た所定のデータパルスＳ１０を分離させる。
【００２３】図２に示すように、ＰＬＬ回路１２は、第
１の位相同期ループ回路部、例えば第１のＰＬＬ回路部
２２と、第２の位相同期ループ回路部、例えば第２のＰ
ＬＬ回路部２３とでなる。第１のＰＬＬ回路部２２は、
第１の入力、例えば入力信号Ｓ１１の周波数に同期した
発振出力、例えば出力信号Ｓ１２を生成し、この出力信
号Ｓ１２を搬送波信号Ｓ３として出力する。
１の位相同期ループ回路部、例えば第１のＰＬＬ回路部
２２と、第２の位相同期ループ回路部、例えば第２のＰ
ＬＬ回路部２３とでなる。第１のＰＬＬ回路部２２は、
第１の入力、例えば入力信号Ｓ１１の周波数に同期した
発振出力、例えば出力信号Ｓ１２を生成し、この出力信
号Ｓ１２を搬送波信号Ｓ３として出力する。
【００２４】第１のＰＬＬ回路部２２は、第２のＰＬＬ
回路部２３より制御出力、例えば制御信号Ｓ１３が与え
られて、伝達関数の自然角周波数ωn の値が入力信号Ｓ
１１の周波数に比例して設定されると共に、減衰定数ζ
の値が入力信号Ｓ１１の周波数に係わらず一定値、例え
ば1/√2 に設定される。これにより、第１のＰＬＬ回路
部２２は、入力信号Ｓ１１の周波数に応じた最適な過渡
応答性及び安定性を有するように設定される。
回路部２３より制御出力、例えば制御信号Ｓ１３が与え
られて、伝達関数の自然角周波数ωn の値が入力信号Ｓ
１１の周波数に比例して設定されると共に、減衰定数ζ
の値が入力信号Ｓ１１の周波数に係わらず一定値、例え
ば1/√2 に設定される。これにより、第１のＰＬＬ回路
部２２は、入力信号Ｓ１１の周波数に応じた最適な過渡
応答性及び安定性を有するように設定される。
【００２５】第１のＰＬＬ回路部２２は、集積回路に構
成されており、従来のＰＬＬ回路１の構成のうち複数の
外付けループフイルタ４、……、５に代えて、直列に接
続されたチヤージポンプ２４及び能動フイルタ手段、例
えば能動ローパスフイルタ（以下、能動ＬＰＦという）
２５が集積回路内に配設されている。第１のＰＬＬ回路
部２２は、位相比較器２用チヤージポンプ２４、能動Ｌ
ＰＦ２５及び第１の電圧制御発振手段、例えばＶＣＯ３
が制御信号Ｓ１３で制御されて、第２のＰＬＬ回路部２
３の第１の基準周波数の発振出力、例えば出力信号Ｓ１
４の周波数に比例した電流で駆動される。
成されており、従来のＰＬＬ回路１の構成のうち複数の
外付けループフイルタ４、……、５に代えて、直列に接
続されたチヤージポンプ２４及び能動フイルタ手段、例
えば能動ローパスフイルタ（以下、能動ＬＰＦという）
２５が集積回路内に配設されている。第１のＰＬＬ回路
部２２は、位相比較器２用チヤージポンプ２４、能動Ｌ
ＰＦ２５及び第１の電圧制御発振手段、例えばＶＣＯ３
が制御信号Ｓ１３で制御されて、第２のＰＬＬ回路部２
３の第１の基準周波数の発振出力、例えば出力信号Ｓ１
４の周波数に比例した電流で駆動される。
【００２６】図３はチヤージポンプ２４及び能動ＬＰＦ
２５の等価回路を示す。チヤージポンプ２４は、第１の
位相比較手段、例えば位相比較器２の出力によつてスイ
ツチ２６又は２７を開閉する。これにより、チヤージポ
ンプ２４は、一端を電源電圧ＶCCに接続された定電流源
２８による定電流ＩC で能動ＬＰＦ２５を充電したり、
一端を接地ラインに接続された定電流源２９による定電
流ＩC で能動ＬＰＦ２５を放電する。能動ＬＰＦ２５
は、容量ＣLPF と、これと直列に接続された等価直列抵
抗ＲLPF とでなる。
２５の等価回路を示す。チヤージポンプ２４は、第１の
位相比較手段、例えば位相比較器２の出力によつてスイ
ツチ２６又は２７を開閉する。これにより、チヤージポ
ンプ２４は、一端を電源電圧ＶCCに接続された定電流源
２８による定電流ＩC で能動ＬＰＦ２５を充電したり、
一端を接地ラインに接続された定電流源２９による定電
流ＩC で能動ＬＰＦ２５を放電する。能動ＬＰＦ２５
は、容量ＣLPF と、これと直列に接続された等価直列抵
抗ＲLPF とでなる。
【００２７】位相比較器２用チヤージポンプ２４の利得
をＫICとし、ＶＣＯ３の利得をＫVCとすると、第１のＰ
ＬＬ回路部２２の閉ループ伝達関数Ｈ（ｓ）は（２）式
と同一となり、自然角周波数ωn は、次式、
をＫICとし、ＶＣＯ３の利得をＫVCとすると、第１のＰ
ＬＬ回路部２２の閉ループ伝達関数Ｈ（ｓ）は（２）式
と同一となり、自然角周波数ωn は、次式、
【数５】 で表される。また減衰定数ζは、次式、
【数６】 で表される。
【００２８】利得ＫICは、次式、
【数７】 で表される。利得ＫVCは、ＶＣＯ３の利得定数をＫ0 と
し、入力信号Ｓ１１の周波数をｆC として、次式、
し、入力信号Ｓ１１の周波数をｆC として、次式、
【数８】 で表される。
【００２９】第２のＰＬＬ回路部２３は、制御信号Ｓ１
によつて入力信号Ｓ１１の周波数に応じて値が増減する
制御信号Ｓ１３を生成する。第２のＰＬＬ回路部２３
は、集積回路に構成されたシンセサイザＰＬＬ回路であ
り、従来のＰＬＬ回路１の構成のうち複数の外付けルー
プフイルタ４、……、５に代えて、直列に接続されたチ
ヤージポンプ３０、フイルタ手段、例えば外付けループ
フイルタ３１及び制御出力生成手段、例えば基準電流源
３２を有する。
によつて入力信号Ｓ１１の周波数に応じて値が増減する
制御信号Ｓ１３を生成する。第２のＰＬＬ回路部２３
は、集積回路に構成されたシンセサイザＰＬＬ回路であ
り、従来のＰＬＬ回路１の構成のうち複数の外付けルー
プフイルタ４、……、５に代えて、直列に接続されたチ
ヤージポンプ３０、フイルタ手段、例えば外付けループ
フイルタ３１及び制御出力生成手段、例えば基準電流源
３２を有する。
【００３０】第２のＰＬＬ回路部２３は、チヤージポン
プ３０及び基準電流源３２が集積回路内に配設され、こ
の集積回路に外付けループフイルタ３１が接続されてい
る。因みに、第１及び第２のＰＬＬ回路部２２及び２３
のそれぞれの集積回路は、同一基板上に隣接して形成さ
れている。
プ３０及び基準電流源３２が集積回路内に配設され、こ
の集積回路に外付けループフイルタ３１が接続されてい
る。因みに、第１及び第２のＰＬＬ回路部２２及び２３
のそれぞれの集積回路は、同一基板上に隣接して形成さ
れている。
【００３１】また第２のＰＬＬ回路部２３は、分周手
段、例えば分周器３３が集積回路内に配設されており、
第２の電圧制御発振手段、例えばＶＣＯ３の出力信号Ｓ
１４をこの分周器３３に与えて分周数Ｍで分周した分周
出力信号Ｓ１９を第２の比較手段、例えば位相比較器２
に与える。これにより、第２のＰＬＬ回路部２３は、位
相比較器２に与える第２の基準周波数の第２の入力、例
えば基準入力信号Ｓ１８の分周数Ｍ倍の周波数を有する
出力信号Ｓ１４をＶＣＯ３より出力する。
段、例えば分周器３３が集積回路内に配設されており、
第２の電圧制御発振手段、例えばＶＣＯ３の出力信号Ｓ
１４をこの分周器３３に与えて分周数Ｍで分周した分周
出力信号Ｓ１９を第２の比較手段、例えば位相比較器２
に与える。これにより、第２のＰＬＬ回路部２３は、位
相比較器２に与える第２の基準周波数の第２の入力、例
えば基準入力信号Ｓ１８の分周数Ｍ倍の周波数を有する
出力信号Ｓ１４をＶＣＯ３より出力する。
【００３２】第２のＰＬＬ回路部２３は、周波数モード
毎に分周数Ｍの値が制御信号Ｓ１によつて切り換えら
る。第２のＰＬＬ回路部２３は、データ書込みのとき、
出力信号Ｓ１４を、第１のＰＬＬ回路部２２の基準入力
信号である入力信号Ｓ１１として与える。このとき、第
２のＰＬＬ回路部２３は、位相比較器２に入力される基
準入力信号Ｓ１８の周波数が常に一定である。これによ
り、第２のＰＬＬ回路部２３が１つの外付けループフイ
ルタ３１で全てのゾーンにおいて同じ特性をもつことは
自明である。
毎に分周数Ｍの値が制御信号Ｓ１によつて切り換えら
る。第２のＰＬＬ回路部２３は、データ書込みのとき、
出力信号Ｓ１４を、第１のＰＬＬ回路部２２の基準入力
信号である入力信号Ｓ１１として与える。このとき、第
２のＰＬＬ回路部２３は、位相比較器２に入力される基
準入力信号Ｓ１８の周波数が常に一定である。これによ
り、第２のＰＬＬ回路部２３が１つの外付けループフイ
ルタ３１で全てのゾーンにおいて同じ特性をもつことは
自明である。
【００３３】ＰＬＬ回路１３は、ＰＬＬ回路１２と同一
に構成されている。ＰＬＬ回路１３は、読出しデータパ
ルスＳ８に基づいた入力信号Ｓ１１を第１のＰＬＬ回路
部２２に与え、入力信号Ｓ１１の周波数にロツクした出
力信号Ｓ１２を搬送波信号Ｓ９として出力する。
に構成されている。ＰＬＬ回路１３は、読出しデータパ
ルスＳ８に基づいた入力信号Ｓ１１を第１のＰＬＬ回路
部２２に与え、入力信号Ｓ１１の周波数にロツクした出
力信号Ｓ１２を搬送波信号Ｓ９として出力する。
【００３４】ここで、第２のＰＬＬ回路部２３のチヤー
ジポンプ３０、基準電流源３２、ＶＣＯ３と、第１のＰ
ＬＬ回路部２２の能動ＬＰＦ２５とは、例えば図４に示
すように構成されている。即ち、チヤージポンプ３０
は、第２のＰＬＬ回路部２３の比較器２が生成した差動
の誤差信号Ｓ２０が差動対のトランジスタＱ１及びＱ２
に入力され、トランジスタＱ２のコレクタ電流を折り返
して基準電流源３２に与える。これにより、基準電流源
３２は、誤差信号Ｓ２０の差電圧ΔＶに応じた値を有す
る基準電流ＩR がダイオード接続のトランジスタＱ５に
流され、トランジスタＱ５のベース電位を第２のＰＬＬ
回路部２３のＶＣＯ３に第２の制御入力、例えば制御信
号Ｓ２３として与える。
ジポンプ３０、基準電流源３２、ＶＣＯ３と、第１のＰ
ＬＬ回路部２２の能動ＬＰＦ２５とは、例えば図４に示
すように構成されている。即ち、チヤージポンプ３０
は、第２のＰＬＬ回路部２３の比較器２が生成した差動
の誤差信号Ｓ２０が差動対のトランジスタＱ１及びＱ２
に入力され、トランジスタＱ２のコレクタ電流を折り返
して基準電流源３２に与える。これにより、基準電流源
３２は、誤差信号Ｓ２０の差電圧ΔＶに応じた値を有す
る基準電流ＩR がダイオード接続のトランジスタＱ５に
流され、トランジスタＱ５のベース電位を第２のＰＬＬ
回路部２３のＶＣＯ３に第２の制御入力、例えば制御信
号Ｓ２３として与える。
【００３５】ＶＣＯ３は、トランジスタＱ５とカレント
ミラーに構成されたトランジスタＱ６及びＱ７による定
電流ＩR でトランジスタＱ８及びＱ９をそれぞれ駆動し
て、容量ＣVCO によるエミツタ結合マルチバイブレータ
として発振させる。ＶＣＯ３の発振周波数ｆは、トラン
ジスタＱ８及びＱ９に対するフイードバツクループの一
部である差動対の一方のトランジスタＱ１０のコレクと
電源ＶCCとの間に介挿された抵抗をＲとし、この差動対
のトランジスタＱ１０及びＱ１１の駆動電流をＩ0 とす
ると、次式、
ミラーに構成されたトランジスタＱ６及びＱ７による定
電流ＩR でトランジスタＱ８及びＱ９をそれぞれ駆動し
て、容量ＣVCO によるエミツタ結合マルチバイブレータ
として発振させる。ＶＣＯ３の発振周波数ｆは、トラン
ジスタＱ８及びＱ９に対するフイードバツクループの一
部である差動対の一方のトランジスタＱ１０のコレクと
電源ＶCCとの間に介挿された抵抗をＲとし、この差動対
のトランジスタＱ１０及びＱ１１の駆動電流をＩ0 とす
ると、次式、
【数９】 で表される。
【００３６】能動ＬＰＦ２５は、基準電流源３２のトラ
ンジスタＱ５のベース電位が制御信号Ｓ１３として与え
られる。これにより、能動ＬＰＦ２５は、トランジスタ
Ｑ５とカレントミラーに構成されたトランジスタＱ１４
による定電流２ＩR で差動対を駆動し、差動対の一方の
トランジスタＱ１６の導電度が制御信号Ｓ１３の値に応
じて制御される。また能動ＬＰＦ２５は、トランジスタ
Ｑ５とカレントミラーに構成されたトランジスタＱ１７
による定電流ＩR で駆動し、トランジスタＱ１６のフイ
ードバツクループであるトランジスタＱ１８の導電度が
制御信号Ｓ１３に値に応じて制御される。
ンジスタＱ５のベース電位が制御信号Ｓ１３として与え
られる。これにより、能動ＬＰＦ２５は、トランジスタ
Ｑ５とカレントミラーに構成されたトランジスタＱ１４
による定電流２ＩR で差動対を駆動し、差動対の一方の
トランジスタＱ１６の導電度が制御信号Ｓ１３の値に応
じて制御される。また能動ＬＰＦ２５は、トランジスタ
Ｑ５とカレントミラーに構成されたトランジスタＱ１７
による定電流ＩR で駆動し、トランジスタＱ１６のフイ
ードバツクループであるトランジスタＱ１８の導電度が
制御信号Ｓ１３に値に応じて制御される。
【００３７】能動ＬＰＦ２５は、トランジスタＱ１６の
コレクタとトランジスタＱ１８のベースとの接続中点
に、第１のＰＬＬ回路部２２のチヤージポンプ２４の出
力信号Ｓ１６が容量ＣLPF を介して与えられる。これに
より、能動ＬＰＦ２５は、トランジスタＱ１７及びＱ１
８の接続中点より第１の制御入力、例えば制御入力信号
Ｓ１７を第１のＰＬＬ回路部２２のＶＣＯ３に出力す
る。このときの能動ＬＰＦ２５の等価直列抵抗Ｒ
LPF は、トランジスタのベースエミツタ間のしきい電圧
をＶT として、次式、
コレクタとトランジスタＱ１８のベースとの接続中点
に、第１のＰＬＬ回路部２２のチヤージポンプ２４の出
力信号Ｓ１６が容量ＣLPF を介して与えられる。これに
より、能動ＬＰＦ２５は、トランジスタＱ１７及びＱ１
８の接続中点より第１の制御入力、例えば制御入力信号
Ｓ１７を第１のＰＬＬ回路部２２のＶＣＯ３に出力す
る。このときの能動ＬＰＦ２５の等価直列抵抗Ｒ
LPF は、トランジスタのベースエミツタ間のしきい電圧
をＶT として、次式、
【数１０】 で表される。
【００３８】因みに、第１のＰＬＬ回路部２２のＶＣＯ
３は、基準電流源３２のトランジスタＱ５のベース電位
が制御信号Ｓ１３として、例えばチヤージポンプの一部
を構成するトランジスタＱ２３に与えられる。
３は、基準電流源３２のトランジスタＱ５のベース電位
が制御信号Ｓ１３として、例えばチヤージポンプの一部
を構成するトランジスタＱ２３に与えられる。
【００３９】以上の構成において、分周数ＭがＭ＝Ｍ0
のときの基準電流ＩR をＩR0とし、分周数Ｍの値を変え
た場合について考える。分周数Ｍの値をＭ0 から分周数
ｍＭ0 に変えると、基準電流源３２は、分周数ｍＭ0 に
対応した基準電流ｍＩR0を第２のＰＬＬ回路部２３中の
ＶＣＯ３に流して、分周数ｍＭ0 倍の周波数で発振させ
ると共に、第１のＰＬＬ回路部２２にも供給する。
のときの基準電流ＩR をＩR0とし、分周数Ｍの値を変え
た場合について考える。分周数Ｍの値をＭ0 から分周数
ｍＭ0 に変えると、基準電流源３２は、分周数ｍＭ0 に
対応した基準電流ｍＩR0を第２のＰＬＬ回路部２３中の
ＶＣＯ３に流して、分周数ｍＭ0 倍の周波数で発振させ
ると共に、第１のＰＬＬ回路部２２にも供給する。
【００４０】第１のＰＬＬ回路部２２のチヤージポンプ
２４の出力電流Ｓ１６をこの基準電流ＩR0に比例させ、
能動ＬＰＦ２５の等価直列抵抗ＲLPF を反比例させる
と、分周数ＭがＭ＝Ｍ0 のときの位相比較器２用チヤー
ジポンプ２４の利得ＫICは、任意の定数をαとして、次
式、
２４の出力電流Ｓ１６をこの基準電流ＩR0に比例させ、
能動ＬＰＦ２５の等価直列抵抗ＲLPF を反比例させる
と、分周数ＭがＭ＝Ｍ0 のときの位相比較器２用チヤー
ジポンプ２４の利得ＫICは、任意の定数をαとして、次
式、
【数１１】 で表される。
【００４１】また等価直列抵抗ＲLPF は、任意の定数を
βとして、次式、
βとして、次式、
【数１２】 で表される。さらに第１のＰＬＬ回路部２２のＶＣＯ３
の利得ＫVCは、次式、
の利得ＫVCは、次式、
【数１３】 で表される。
【００４２】このときの自然角周波数ωn は、次式、
【数１４】 で表される。また減衰定数ζは、次式、
【数１５】 で表される。
【００４３】次に、分周数ＭがＭ＝ｍＭ0 のときの位相
比較器２用チヤージポンプ２４の利得ＫICは、次式、
比較器２用チヤージポンプ２４の利得ＫICは、次式、
【数１６】 で表される。また等価直列抵抗ＲLPF は、次式、
【数１７】 で表される。
【００４４】また第２のＰＬＬ回路部２３のＶＣＯ３の
発振周波数もｍ倍となることにより、第１のＰＬＬ回路
部２２のＶＣＯ３の利得ＫVCは、次式、
発振周波数もｍ倍となることにより、第１のＰＬＬ回路
部２２のＶＣＯ３の利得ＫVCは、次式、
【数１８】 で表される。
【００４５】これにより、このときの自然角周波数ωn
は、次式、
は、次式、
【数１９】 で表される。また減衰定数ζは、次式、
【数２０】 となる。
【００４６】従つて、入力信号Ｓ１１の周波数がｍ倍に
なつた時、これに対応した制御信号Ｓ１３によつて、位
相比較器２用チヤージポンプ２４の利得ＫICをｍ倍に設
定し、等価直列抵抗ＲLPF を１／ｍに設定することによ
つて、自然角周波数ωn がｍωn に設定され、かつ減衰
定数ζは一定に設定されることが分かる。結果として、
１組の外付けループフイルタ３１を接続するだけで、任
意の周波数モード毎の周波数に対する最適な過渡応答特
性及び安定性を有するように容易に設定することができ
ることになる。
なつた時、これに対応した制御信号Ｓ１３によつて、位
相比較器２用チヤージポンプ２４の利得ＫICをｍ倍に設
定し、等価直列抵抗ＲLPF を１／ｍに設定することによ
つて、自然角周波数ωn がｍωn に設定され、かつ減衰
定数ζは一定に設定されることが分かる。結果として、
１組の外付けループフイルタ３１を接続するだけで、任
意の周波数モード毎の周波数に対する最適な過渡応答特
性及び安定性を有するように容易に設定することができ
ることになる。
【００４７】以上の構成によれば、第１のＰＬＬ回路部
２２の位相比較器２用チヤージポンプ２４の利得Ｋ
ICと、位相比較器２が生成した誤差信号に応じた制御入
力信号Ｓ１７を生成してＶＣＯ３に与える能動ＬＰＦ２
５の等価直列抵抗ＲLPF とを、１つの外付けループフイ
ルタ３１だけが接続された第２のＰＬＬ回路部２３が生
成した制御信号Ｓ１３によつて入力信号Ｓ１１の周波数
に応じて制御することにより、複数の入力周波数をそれ
ぞれ最適な過渡応答特性及び安定性で捕捉する際の外付
け部品数が少なくて済む。
２２の位相比較器２用チヤージポンプ２４の利得Ｋ
ICと、位相比較器２が生成した誤差信号に応じた制御入
力信号Ｓ１７を生成してＶＣＯ３に与える能動ＬＰＦ２
５の等価直列抵抗ＲLPF とを、１つの外付けループフイ
ルタ３１だけが接続された第２のＰＬＬ回路部２３が生
成した制御信号Ｓ１３によつて入力信号Ｓ１１の周波数
に応じて制御することにより、複数の入力周波数をそれ
ぞれ最適な過渡応答特性及び安定性で捕捉する際の外付
け部品数が少なくて済む。
【００４８】なお上述の実施例においては、一定角速度
で駆動する磁気デイスク１１に複数のゾーンと１対１に
対応した複数の周波数モードを使用したゾーンビツトレ
コーデイング方式でデータを記録再生する場合について
述べたが、本発明はこれに限らず、任意の記録媒体に複
数の周波数モードで記録再生する場合にも適用できる。
この場合にも上述と同様の効果を得ることができる。
で駆動する磁気デイスク１１に複数のゾーンと１対１に
対応した複数の周波数モードを使用したゾーンビツトレ
コーデイング方式でデータを記録再生する場合について
述べたが、本発明はこれに限らず、任意の記録媒体に複
数の周波数モードで記録再生する場合にも適用できる。
この場合にも上述と同様の効果を得ることができる。
【００４９】また上述の実施例においては、本発明を磁
気デイスク記録再生装置１０に適用する場合について述
べたが、本発明はこれに限らず、位相同期ループ回路が
第１の位相同期ループ回路部と、この第１の位相同期ル
ープ回路部の第１の比較手段の利得と、能動フイルタ手
段の等価直列抵抗とを第１の入力の周波数に応じて切り
換える第２の位相同期ループ回路部とを備え、この位相
同期ループ回路の任意の位置より取り出した出力信号を
処理する信号処理装置にも広く適用できる。例えば第１
の位相同期ループ回路部の第１の電圧制御発振手段によ
る発振出力に基づいて得た被変調波により信号を例えば
電波で送信する送信装置や、発振出力に基づいて被変調
波を復調して信号を受信する受信装置に適用することが
できる。
気デイスク記録再生装置１０に適用する場合について述
べたが、本発明はこれに限らず、位相同期ループ回路が
第１の位相同期ループ回路部と、この第１の位相同期ル
ープ回路部の第１の比較手段の利得と、能動フイルタ手
段の等価直列抵抗とを第１の入力の周波数に応じて切り
換える第２の位相同期ループ回路部とを備え、この位相
同期ループ回路の任意の位置より取り出した出力信号を
処理する信号処理装置にも広く適用できる。例えば第１
の位相同期ループ回路部の第１の電圧制御発振手段によ
る発振出力に基づいて得た被変調波により信号を例えば
電波で送信する送信装置や、発振出力に基づいて被変調
波を復調して信号を受信する受信装置に適用することが
できる。
【００５０】
【発明の効果】上述のように本発明によれば、第１のＰ
ＬＬ回路部の第１の位相比較手段の利得と、第１の位相
比較手段の比較結果に応じた第１の制御入力を生成して
第１の電圧制御発振手段に与える能動フイルタ手段の等
価直列抵抗とを、１つのフイルタ手段だけが接続された
第２のＰＬＬ回路部が生成した制御出力によつて第１の
入力の周波数に応じて制御することにより、周波数が周
波数モード毎に異なる第１の入力をそれぞれの周波数毎
の最適な過渡応答特性及び安定性で捕捉する際の外付け
部品数が少なくて済むＰＬＬ回路、信号処理装置及び集
積回路を実現できる。
ＬＬ回路部の第１の位相比較手段の利得と、第１の位相
比較手段の比較結果に応じた第１の制御入力を生成して
第１の電圧制御発振手段に与える能動フイルタ手段の等
価直列抵抗とを、１つのフイルタ手段だけが接続された
第２のＰＬＬ回路部が生成した制御出力によつて第１の
入力の周波数に応じて制御することにより、周波数が周
波数モード毎に異なる第１の入力をそれぞれの周波数毎
の最適な過渡応答特性及び安定性で捕捉する際の外付け
部品数が少なくて済むＰＬＬ回路、信号処理装置及び集
積回路を実現できる。
【図１】本発明によるＰＬＬ回路、信号処理装置及び集
積回路の一実施例による磁気デイスク記録再生装置を示
すブロツク図である。
積回路の一実施例による磁気デイスク記録再生装置を示
すブロツク図である。
【図２】実施例による複数の周波数モードで使用する集
積回路構成のＰＬＬ回路を示すブロツク図である。
積回路構成のＰＬＬ回路を示すブロツク図である。
【図３】チヤージポンプ及び能動ＬＰＦの等価回路を示
す接続図である。
す接続図である。
【図４】第２のＰＬＬ回路部のチヤージポンプ、基準電
流源、ＶＣＯ及び第１のＰＬＬ回路部の能動ＬＰＦの詳
細な構成を示す接続図である。
流源、ＶＣＯ及び第１のＰＬＬ回路部の能動ＬＰＦの詳
細な構成を示す接続図である。
【図５】従来の複数の周波数モードで使用する集積回路
構成のＰＬＬ回路を示すブロツク図である。
構成のＰＬＬ回路を示すブロツク図である。
１……ＰＬＬ回路、２……位相比較器、３……ＶＣＯ、
４、５、３１……外付けループフイルタ、１０……磁気
デイスク記録再生装置、１１……磁気デイスク、１２、
１３……ＰＬＬ回路、１４……制御回路、１５……変調
回路、１６、１９……増幅器、１７……磁気ヘツド、２
０……ピーク検出器、２１……復調回路、２２……第１
のＰＬＬ回路部、２３……第２のＰＬＬ回路部、２４、
３０……チヤージポンプ、２５……能動ＬＰＦ、２６、
２７……スイツチ、２８、２９、４０〜４３……定電流
源、３２……基準電流源、３３……分周器。
４、５、３１……外付けループフイルタ、１０……磁気
デイスク記録再生装置、１１……磁気デイスク、１２、
１３……ＰＬＬ回路、１４……制御回路、１５……変調
回路、１６、１９……増幅器、１７……磁気ヘツド、２
０……ピーク検出器、２１……復調回路、２２……第１
のＰＬＬ回路部、２３……第２のＰＬＬ回路部、２４、
３０……チヤージポンプ、２５……能動ＬＰＦ、２６、
２７……スイツチ、２８、２９、４０〜４３……定電流
源、３２……基準電流源、３３……分周器。
Claims (20)
- 【請求項１】第１の制御入力の電圧に応じて発振周波数
を制御する第１の電圧制御発振手段と、上記第１の電圧
制御発振手段による発振出力と第１の入力との位相を比
較する第１の位相比較手段と、上記第１の位相比較手段
の比較結果に応じた上記第１の制御入力を生成する能動
フイルタ手段とを有する第１の位相同期ループ回路部
と、 上記第１の入力の周波数に対応した制御出力を生
成し、上記第１の位相比較手段の利得と上記能動フイル
タ手段の等価直列抵抗とを上記制御出力によつて制御す
る第２の位相同期ループ回路部とを具えることを特徴と
する位相同期ループ回路。 - 【請求項２】上記第２の位相同期ループ回路部は、 上記第１の入力の周波数の基準となる第１の基準周波数
で発振し、当該第１の基準周波数に応じた上記制御出力
を生成することを特徴とする請求項１に記載の位相同期
ループ回路。 - 【請求項３】上記第２の位相同期ループ回路部は、 第２の制御入力の電圧に応じて発振周波数を制御する第
２の電圧制御発振手段と、 上記第２の電圧制御発振手段による上記第１の基準周波
数の発振出力を分周する分周手段と、 上記分周手段の出力と、第２の基準周波数の第２の入力
との位相を比較する第２の比較手段と、 上記第２の比較手段の比較結果に応じた上記制御出力を
生成する制御出力生成手段とを有することを特徴とする
請求項２に記載の位相同期ループ回路。 - 【請求項４】上記制御出力生成手段は、 上記制御出力によつて上記第１の位相比較手段及び上記
能動フイルタ手段の駆動電流を第１の基準周波数に応じ
て調整して、上記第１の位相比較手段の利得と上記能動
フイルタ手段の等価直列抵抗とを制御することを特徴と
する請求項２に記載の位相同期ループ回路。 - 【請求項５】上記第２の位相同期ループ回路部は、 上記分周手段の分周数が外部から制御されることを特徴
とする請求項１に記載の位相同期ループ回路。 - 【請求項６】周波数が周波数モード毎に異なる第１の入
力に同期する位相同期ループ回路を有し、当該位相同期
ループ回路の出力信号を処理する信号処理装置におい
て、 上記位相同期ループ回路が、 第１の制御入力の電圧に応じて発振周波数を制御する第
１の電圧制御発振手段と、上記第１の電圧制御発振手段
による発振出力と第１の入力との位相を比較する第１の
位相比較手段と、上記第１の位相比較手段の比較結果に
応じた上記第１の制御入力を生成する能動フイルタ手段
とを有する第１の位相同期ループ回路部と、 上記第１
の入力の周波数に対応した制御出力を生成し、上記第１
の位相比較手段の利得と上記能動フイルタ手段の等価直
列抵抗とを上記制御出力によつて制御する第２の位相同
期ループ回路部とを具えることを特徴とする信号処理装
置。 - 【請求項７】上記第２の位相同期ループ回路部は、 上記第１の入力の周波数の基準となる第１の基準周波数
で発振し、当該第１の基準周波数に応じた上記制御出力
を生成することを特徴とする請求項６に記載の信号処理
装置。 - 【請求項８】上記第２の位相同期ループ回路部は、 第２の制御入力の電圧に応じて発振周波数を制御する第
２の電圧制御発振手段と、 上記第２の電圧制御発振手段による上記第１の基準周波
数の発振出力を分周する分周手段と、 上記分周手段の出力と、第２の基準周波数の第２の入力
との位相を比較する第２の比較手段と、 上記第２の比較手段の比較結果に応じた上記制御出力を
生成する制御出力生成手段とを有することを特徴とする
請求項７に記載の信号処理装置。 - 【請求項９】上記制御出力生成手段は、 上記制御出力によつて上記第１の位相比較手段及び上記
能動フイルタ手段の駆動電流を第１の基準周波数に応じ
て調整して、上記第１の位相比較手段の利得と上記能動
フイルタ手段の等価直列抵抗とを制御することを特徴と
する請求項７に記載の信号処理装置。 - 【請求項１０】上記第２の位相同期ループ回路部は、 上記分周手段の分周数が外部から制御されることを特徴
とする請求項６に記載の信号処理装置。 - 【請求項１１】上記信号処理装置は、 上記第１の電圧制御発振手段による発振出力に基づいて
記録媒体に記録及び又は再生する記録再生装置であるこ
とを特徴とする請求項６に記載の信号処理装置。 - 【請求項１２】上記記録媒体は、 デイスク状記録媒体であることを特徴とする請求項１１
に記載の信号処理装置。 - 【請求項１３】上記デイスク状記録媒体は、 記録領域が複数の部分記録領域に領域分けされ、上記第
１の電圧制御発振手段による上記部分記録領域に対応し
た発振出力に基づいて記録及び又は再生することを特徴
とする請求項１２に記載の信号処理装置。 - 【請求項１４】上記信号処理装置は、 上記第１の電圧制御発振手段による発振出力に基づいて
得た被変調波により信号を送信する送信装置であること
を特徴とする請求項６に記載の信号処理装置。 - 【請求項１５】上記信号処理装置は、 被変調波が与えられ、上記第１の電圧制御発振手段によ
る発振出力に基づいて上記被変調波を復調して信号を受
信する受信装置であることを特徴とする請求項６に記載
の信号処理装置。 - 【請求項１６】基板上に、周波数が周波数モード毎に異
なる第１の入力に同期する位相同期ループ回路が形成さ
れた集積回路において、 上記位相同期ループ回路が、 第１の制御入力の電圧に応じて発振周波数を制御する第
１の電圧制御発振手段と、上記第１の電圧制御発振手段
による発振出力と第１の入力との位相を比較する第１の
位相比較手段と、上記第１の位相比較手段の比較結果に
応じた上記第１の制御入力を生成する能動フイルタ手段
とを有する第１の位相同期ループ回路部と、 上記第１
の入力の周波数に対応した制御出力を生成し、上記第１
の位相比較手段の利得と上記能動フイルタ手段の等価直
列抵抗とを上記制御出力によつて制御する第２の位相同
期ループ回路部とを具えることを特徴とする集積回路。 - 【請求項１７】上記第２の位相同期ループ回路部は、 上記第１の入力の周波数の基準となる第１の基準周波数
で発振し、当該第１の基準周波数に応じた上記制御出力
を生成することを特徴とする請求項１６に記載の集積回
路。 - 【請求項１８】上記第２の位相同期ループ回路部は、 第２の制御入力の電圧に応じて発振周波数を制御する第
２の電圧制御発振手段と、 上記第２の電圧制御発振手段による上記第１の基準周波
数の発振出力を分周する分周手段と、 上記分周手段の出力と、第２の基準周波数の第２の入力
との位相を比較する第２の比較手段と、 上記第２の比較手段の比較結果に応じた上記制御出力を
生成する制御出力生成手段とを有することを特徴とする
請求項１７に記載の集積回路。 - 【請求項１９】上記制御出力生成手段は、 上記制御出力によつて上記第１の位相比較手段及び上記
能動フイルタ手段の駆動電流を第１の基準周波数に応じ
て調整して、上記第１の位相比較手段の利得と上記能動
フイルタ手段の等価直列抵抗とを制御することを特徴と
する請求項１７に記載の集積回路。 - 【請求項２０】上記第２の位相同期ループ回路部は、 上記分周手段の分周数が外部から制御されることを特徴
とする請求項１６に記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33401295A JP3478446B2 (ja) | 1995-11-28 | 1995-11-28 | 位相同期ループ回路、信号処理装置及び集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33401295A JP3478446B2 (ja) | 1995-11-28 | 1995-11-28 | 位相同期ループ回路、信号処理装置及び集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153795A true JPH09153795A (ja) | 1997-06-10 |
| JP3478446B2 JP3478446B2 (ja) | 2003-12-15 |
Family
ID=18272516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33401295A Expired - Lifetime JP3478446B2 (ja) | 1995-11-28 | 1995-11-28 | 位相同期ループ回路、信号処理装置及び集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3478446B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222939A (ja) * | 2005-01-14 | 2006-08-24 | Asahi Kasei Microsystems Kk | Ｐｌｌ回路 |
| JP2010035097A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| JP2010035098A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| CN106253276A (zh) * | 2016-08-22 | 2016-12-21 | 东北电力大学 | 一种融合抗扰动技术的三相三电平有源滤波器控制方法 |
-
1995
- 1995-11-28 JP JP33401295A patent/JP3478446B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222939A (ja) * | 2005-01-14 | 2006-08-24 | Asahi Kasei Microsystems Kk | Ｐｌｌ回路 |
| JP2010035097A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| JP2010035098A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
| US8022774B2 (en) | 2008-07-31 | 2011-09-20 | Sony Corporation | Phase-locked loop circuit, recording-and-reproducing apparatus, and electronic apparatus |
| US8089317B2 (en) | 2008-07-31 | 2012-01-03 | Sony Corporation | Phase-locked loop circuit, recording-and-reproducing apparatus, and electronic apparatus |
| CN106253276A (zh) * | 2016-08-22 | 2016-12-21 | 东北电力大学 | 一种融合抗扰动技术的三相三电平有源滤波器控制方法 |
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| Publication number | Publication date |
|---|---|
| JP3478446B2 (ja) | 2003-12-15 |
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