JPH0916376A

JPH0916376A - デジタル信号処理装置

Info

Publication number: JPH0916376A
Application number: JP7190751A
Authority: JP
Inventors: Shinji Kobayashi; 信司小林; Tatsuya Tsuruoka; 達也鶴岡
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-04-28
Filing date: 1995-07-26
Publication date: 1997-01-17

Abstract

(57)【要約】【課題】条件処理を簡易に実行するデジタル信号処理
装置を提供する。【解決手段】供給された各コマンド信号毎にアドレス
番号が読み出される係数アドレス生成器２１と、供給さ
れた情報信号の値に応じたオフセット値を上記アドレス
番号に与えてオフセットアドレス番号とするオフセット
手段２２と、上記オフセットアドレス番号において記憶
された係数が読み出される係数メモリ２３と、上記係数
メモリ２３から読み出された係数と上記情報信号の演算
を行う演算手段９とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル信号処理装
置に関し、特に複数の係数を用いて供給されたデジタル
情報信号の信号処理を行うデジタル信号処理装置に関す
る。

【０００２】

【従来の技術】今日において、コンピュータや画像信号
処理装置や音声信号処理装置等に設けられて、供給され
たデータやコマンド信号や画像信号やオーデオ信号等の
デジタル情報信号の所定の信号処理を行うデジタル・シ
グナル・プロセッサ（DigitalSignal Processor；以
下、ＤＳＰと称する。）等のデジタル信号処理装置が普
及している。

【０００３】上記デジタル信号処理装置は、複数の係数
を読出し可能に記憶する係数メモリと、予めプログラミ
ングされた手順に従って上記係数メモリから選択的に読
み出された係数と供給された情報信号の演算を行う演算
手段とを備える。

【０００４】上記係数メモリに記憶された係数は、情報
信号の値に応じて演算処理条件を変える場合に選択的に
読み出されされる。該係数の選択は、例えば図１３に示
すように以下の手順で行われる。

【０００５】ステップＳ１１では、上記演算手段に設け
られたアキュムレータACC10 に情報信号を記憶させて、
ステップＳ１２に進む。

【０００６】ステップＳ１２では、アキュムレータACC1
0 に記憶された情報信号から予め定められた所定の比較
値ｔｈを減算したデータを該アキュムレータACC11 に記
憶させて、ステップＳ１３に進む。

【０００７】ステップＳ１３では、アキュムレータACC1
1 に記憶されているデータが０未満か否かを判定し、０
未満の際にステップＳ１４に進み、それ以外の際にステ
ップＳ１６に進む。

【０００８】ステップＳ１４では、上記アキュムレータ
ACC10 に記憶された情報信号に上記比較値ｔｈを減算し
たデータを該アキュムレータACC11 に記憶させて、ステ
ップＳ１５に進む。

【０００９】ステップＳ１５では、アキュムレータACC1
1 に記憶されているデータが０未満か否かを判定し、０
未満の際にステップ１８に進み、それ以外の際にステッ
プＳ１７に進む。

【００１０】ステップＳ１６では、供給された情報信号
の値が上記比較値＋ｔｈ以上であると判定されて、この
条件に応じた係数が選択される。

【００１１】ステップＳ１７では、供給された情報信号
の値が−ｔｈ〜＋ｔｈであると判定されて、この条件に
応じた係数が選択される。

【００１２】ステップＳ１８では、供給された情報信号
の値が−ｔｈ以下であると判定されて、この条件に応じ
た係数が選択される。

【００１３】以上のようにデジタル信号処理装置では、
上記条件処理を行うことにより、供給された情報信号の
値がｔｈ以上、−ｔｈ〜＋ｔｈ以内、−ｔｈ以下のいず
れかが判定されて、該判定結果に応じて係数が選択され
る。

【００１４】

【発明が解決しようとする課題】ところで、上記デジタ
ル信号処理装置では、上記条件処理を行う際に、情報信
号と比較値の演算命令を実行後、条件分岐命令を実行す
る必要があり、プログラミングの実行ステップが多く処
理速度を低下させるという問題点を生じていた。また、
プログラムも複雑になるという問題点を生じていた。

【００１５】本発明は、以上のような問題点に鑑み、条
件処理を簡易に実行するデジタル信号処理装置を提供す
ることを目的とする。

【００１６】

【課題を解決するための手段】この目的を達成した本発
明に係るデジタル信号処理装置は、供給された各コマン
ド信号毎にアドレス番号を保持しているインストラクシ
ョンメモリと、供給された情報信号の値に応じたオフセ
ット値を上記アドレス番号に与えてオフセットアドレス
番号とするオフセット手段と、上記オフセットアドレス
番号において記憶された係数が読み出される係数メモリ
と、上記係数メモリから読み出された係数と上記情報信
号の演算を行う演算手段とを備える。

【００１７】以上の構成を備える本発明に係るデジタル
信号処理装置によれば、オフセット手段で情報信号の値
に応じてアドレス番号を所定番号オフセットして、係数
メモリで該オフセットされたアドレスから係数を読出
し、演算手段で該係数メモリから読み出された係数を用
いた演算により、条件処理が行われる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１９】本発明に係るデジタル信号処理装置は、例
えば図１に示すように構成される。

【００２０】この図１に示したデジタル信号処理装置
は、本発明をデジタルオーディオ・テープレコーダ（Di
gital Audio Taperecorder；以下、ＤＡＴと称する。）
に適用したものである。

【００２１】上記ＤＡＴは、図１に示すように装着され
た磁気テープ４０の走行方向及び走行速度を切換え設定
可能に該磁気テープ４０を走行させる走行手段と、該走
行手段で走行された磁気テープ４０の主面に走査方向に
１回転する毎に１トラック分の情報信号を記録再生する
ドラム型の回転ヘッド１と、該回転ヘッド１で再生され
たオーデオ信号をＰＣＭ復調して音声出力させたり、供
給されたオーデオ信号をＰＣＭ変調して記録する記録・
再生手段２と、該記録・再生手段２でＰＣＭ復調された
情報信号を信号処理して、該記録・再生手段２に供給す
るデジタル信号処理装置１０と、該該記録・再生手段２
及びデジタル信号処理装置１０を制御するマイクロコン
ピュータ３と、該ＤＡＴの動作モードに応じて該マイク
ロコンピュータ３に制御条件を設定するモード設定手段
４と備える。

【００２２】上記マイクロコンピュータ３は、モード設
定手段４で設定された制御条件に応じて上記記録・再生
手段２にサンプリング周波数を設定して、該記録・再生
手段２及び上記デジタル信号処理装置１０をサンプリン
グクロック信号ｆｓの整数倍の周波数であるシステムク
ロック信号ＳＫに同期させて動作させ、該デジタル信号
処理装置１０にコマンド信号に応じた信号処理を行わせ
る。

【００２３】このＤＡＴの規格には、図２に示すように
４個の記録・再生モードと２個の再生専用モードが存在
する。

【００２４】上記記録・再生モードには、サンプリング
周波数が４８ＫＨｚで量子化ビット数が１６ビットの４
８ｋモードと、各々サンプリング周波数が３２ＫＨｚ
で、量子化ビット数が１６ビットの３２ｋモード、量子
化ビット数が１２ビットでチャンネル数が２ＣＨの３２
ｋ−ＬＰモード及び量子化ビット数が１２ビットでチャ
ンネル数が４ＣＨの３２ｋ−４ＣＨモードとを有してお
り、該４８ｋモードは標準装備が義務付けられており、
他のモードはオプションで装備される。

【００２５】また、上記再生専用モードには、各々サン
プリング周波数が４４．１ＫＨｚ、量子化ビット数が１
６ビットで、磁気テープの走行速度及びトラックピッチ
が標準の４４ｋモードと、該磁気テープの走行速度及び
トラックピッチが標準の１．５倍である４４ｋ−ＷＴモ
ードとを有しており、いずれのモードも標準装備が義務
付けられている。

【００２６】このＤＡＴでは、２トラックの情報信号を
１フレームとして、回転ヘッド１により磁気テープ４０
のメインデータ領域に１トラック毎のデジタル情報信号
を記録する。該１フレームの各トラックは互いにインタ
ーリーブが施されており、該インターリーブが施される
ことにより上記磁気テープ４０のトラック位置と上記回
転ヘッド１の位置ずれ等による誤り情報を分散させるこ
とで、情報信号の欠落を抑えている。

【００２７】上記メインデータ領域は、図３Ａに示すよ
うに１２８ブロックからなり、先頭から順番に同期信号
（ＳＹＮＣ）、メインＩＤ信号Ｗ１、メインＩＤ信号Ｗ
２、メインＩＤパリテイ信号及びメインデータＭＤ１、
ＭＤ２で構成される。

【００２８】上記メインデータＭＤ１とメインデータＭ
Ｄ２は、オーデオ信号からなり、互いにインターリーブ
が施されており、該インターリーブが施されることによ
り上記回転ヘッド１からの上記磁気テープ４０の浮き等
による誤り情報を分散させることで、情報信号の欠落を
抑えており、かつ２重化（３２．２８）リード・ソロモ
ン符号によるパリテイ符号Ｃ１、Ｃ２が施されて、誤り
訂正が可能となっている。

【００２９】また、上記図２に示した回転ヘッド１の回
転速度、サンプリング周波数及び量子化ビット数等の上
記各記録・再生モードの仕様でメインデータＭＤ１、Ｍ
Ｄ２を記録した場合、いずれのモードにおいても該メイ
ンデータＭＤ１、ＭＤ２に空き領域が生じる。この空き
領域には、図３Ｂ、３Ｃに示すように各々８ブロックか
らなるサブデータＳＤ１、ＳＤ２が記録される。また、
該メインデータＭＤ１、ＭＤ２は、各々８個の領域に分
割され、該分割された該メインデータＭＤ１、ＭＤ２の
各領域に各１ブロックのサブデータＳＤ１、ＳＤ２が順
番に割り付られて記録される。

【００３０】上記メインデータＭＤ１、ＭＤ２の１ブロ
ックのフォーマットは、図４Ａに示すように１シンボル
（＝８ビット）毎に先頭から順番に同期信号（ＳＹＮ
Ｃ）、メインＩＤ信号Ｗ１、メインＩＤ信号Ｗ２及びメ
インＩＤパリテイ信号と、８×３２シンボルのメインデ
ータとで構成される。

【００３１】上記メインＩＤ信号Ｗ１は、図４Ｂに示す
ように記録再生に必要な各仕様が設定されるフォーマッ
トＩＤ０〜ＩＤ７、及び上記磁気テープの走行方向の各
トラック毎に割り当てられるフレームアドレスで構成さ
れる。例えば該フォーマットＩＤ２には、図４Ｃに示す
ようにデジタル情報信号のサンプリング周波数が設定さ
れる。該フォーマットＩＤ３には、１トラック内のメイ
ンデータのチャンネル数が設定される。該フォーマット
ＩＤ４には、量子化ビット数等の量子化規則が設定され
る。該フォーマットＩＤ５には、トラックピッチが設定
される。

【００３２】上記メインＩＤ信号Ｗ２には、図４Ｂに示
すように各トラックの先頭から８ブロック毎のブロック
アドレスが記録される。

【００３３】上記サブデータ領域の１ブロックのフォー
マットは、図５Ａに示すように１シンボル毎に先頭から
順番に同期信号（ＳＹＮＣ）、サブＩＤ信号ＳＷ１、サ
ブＩＤ信号ＳＷ２及びサブＩＤパリテイ信号と、８×３
２シンボルのサブデータとで構成される。

【００３４】上記サブＩＤ信号ＳＷ１、ＳＷ２には、図
５Ｂに示すように高速サーチに必要なデータが設定され
るコントロールＩＤ、データＩＤ、パックＩＤ及びプロ
グラムＩＤ１〜ＩＤ３等からなる。該コントロールＩＤ
には、曲の先頭位置や各楽章毎の配置位置や容量等の目
録として機能するＴａｂｌｅｏｆＣｏｎｔｅｎｔｓ
情報（以下、ＴＯＣ情報と称する。）が設定される。該
データＩＤには、該サブＩＤ信号ＳＷ１、ＳＷ２の使用
目的が設定される。該パックＩＤには、該サブＩＤ信号
ＳＷ１、ＳＷ２の構成や各データの配置が設定される。
該プログラムＩＤ１〜ＩＤ３には、編集用等のプログラ
ムが設定される。

【００３５】上記ＤＡＴに設けられた本発明に係るデジ
タル信号処理装置１０は、図６に示すようにデジタル情
報信号の入出力を行うインターフェース７と、該インタ
ーフェース７から供給されたデジタル情報信号に所定の
係数を対応付ける係数設定手段８と、該係数設定手段８
で対応付けられたデジタル情報信号と係数の演算を行う
演算手段９と、該インターフェース７、係数設定手段８
及び演算手段９の相互間を接続するバス３０とを有す
る。

【００３６】上記インターフェース７は、デジタル情報
信号が供給される入力ポート１１と、該入力ポート１１
に供給されたデジタル情報信号をサンプリングクロック
信号ｆｓに同期して保持する入力レジスタ１２と、該サ
ンプリングクロック信号ｆｓに同期して該バス３０から
デジタル情報信号が供給される出力レジスタ１３と、該
出力レジスタ１３から供給されたデジタル情報信号を送
出する出力ポート１４とを有する。

【００３７】上記係数設定手段８は、インストラクショ
ンアドレスを生成するインストラクションアドレス生成
器１５と、該インストラクションアドレス毎にインスト
ラクション信号が読み出されるインストラクションメモ
リ１６と、該インストラクション信号に応じてデータ用
アドレスを生成するデータアドレス生成器１７と、該デ
ータアドレス生成器１７で生成されたデータ用アドレス
毎に読み出し可能にデジタル情報信号を書き込むデータ
メモリ１８と、該データメモリ１８又は該バス３０から
供給されたデジタル情報信号を選択して送出するデータ
セレクタ１９と、演算式毎のオフセット値ＫOFF が読出
し可能に記憶されているオフセットレジスタ２０と、該
インストラクション信号に応じて係数用アドレスを生成
する係数アドレス生成器２１と、該係数用アドレスをオ
フセットさせてオフセットアドレスを生成するオフセッ
ト手段２２と、該オフセットアドレスに読み出し可能に
係数を書き込む係数メモリ２３と、該係数メモリ２３又
は上記バス３０から供給された係数を選択して送出する
係数セレクタ２４とを有する。

【００３８】上記インストラクションアドレス生成器１
５は、サンプリングクロックの立ち上がりにより生成さ
れるアドレスクリア信号でアドレスがリセットされて、
該ＤＡＴのシステムクロック信号に同期してカウント値
を１づつインクリメントしてインストラクションアドレ
スとする。

【００３９】インストラクションメモリ１６では、上記
インストラクションアドレス生成器１５から供給された
インストラクションアドレスに記憶されたインストラク
ションが読出されて、データアドレス生成器１７及び係
数アドレス生成器２１に送出される。

【００４０】上記データメモリ１８は、上記データアド
レス生成器１７で生成されたデータ用アドレスに上記バ
ス３０を介して供給されたメインデータＭＤ１、ＭＤ２
を読出し可能に書き込まれる。

【００４１】上記データセレクタ１９では、インストラ
クションメモリ１６から供給されたコマンド信号に応じ
て、上記バス３０介して供給されたメインデータＭＤ
１、ＭＤ２又は上記データメモリ１８から読み出された
メインデータＭＤ１、ＭＤ２を選択して送出する。

【００４２】上記オフセット手段２２は、上記係数アド
レス生成器２１から供給されたアドレスＫADDを、上記
オフセットレジスタ２０から供給されたオフセット値Ｋ
OFF及び上記演算手段９から供給された演算係数ＫE で
（１）式のようにオフセットを与えたオフセットアドレ
スＡOFFを上記係数メモリ２３に供給する。

【００４３】ＡOFF＝ＫADD＋ＫOFF・ＫE （１）式上記係数セレクタ２４は、インストラクションメモリ１
６から供給されたコマンド信号に応じて、上記バス３０
を介して供給されたメインデータＭＤ１、ＭＤ２の係数
又は該係数メモリ２３から読み出された係数を選択して
送出する。

【００４４】上記演算手段９は、上記係数設定手段８の
係数セレクタ２４から供給される係数とデータセレクタ
１９から供給されるメインデータＭＤ１、ＭＤ２を乗算
する乗算器２５と、該乗算器２５の出力信号をシフト又
はシフトしないで保持するシフター２６と、一方の入力
端子に該シフター２６から出力信号が供給され、該出力
信号と他の入力端子に供給される信号を加算する加算器
２７と、該加算器２７の出力信号を記憶するアキュムレ
ータ２８と、該アキュムレータ２８に記憶された信号か
０を選択して加算器２７の他の入力端子に供給するセレ
クタ２９と、該アキュムレータ２８の出力信号を上記バ
ス３０の語長に丸めて、該バス３０に供給するクリッパ
ー３１とを有する。

【００４５】ここで、上記デジタル情報信号の最小値を
−１、最大値を＋０．９９９・・・として規定して、−
１．０〜＋０．９９９・・・を、８ビットの２の補数１
６進法で表した場合は、図７に示すように該デジタル情
報信号の最初値から最大値は、（０Ｘ８０）〜（０Ｘ７
Ｆ）となる。

【００４６】以下、図８を用いて上記演算手段８でデー
タセレクタ１９から供給されたデジタル情報信号dataと
係数セレクタ２４から供給された比較値ｔｈから演算係
数ＫEを生成する手順の説明を行う。

【００４７】ステップＳ１では、上記乗算器２５にデー
タセレクタ１９からデジタル情報信号dataが供給され
る。

【００４８】上記デジタル信号dataの具体例として図９
に１０進表示による０．７５、０．２５、−０．２５及
び−０．７５を８ビットで１６進表示した（０Ｘ６
０）、（０Ｘ２０）、（０ＸＥ０）及び（０ＸＡ０）を
示す。

【００４９】ステップＳ２では、上記乗算器２５に係数
セレクタ２４から正の比較値＋ｔｈが供給される。

【００５０】ここで、上記乗算器２５では、デジタル情
報信号（０Ｘ６０）が供給された場合、乗算器２５の出
力は、−２．０〜＋１．９９９・・・となっているた
め、０．５（０Ｘ４０）を乗ずると、０．３７５（０Ｘ
１８００）となりシフター２６により左シフトすること
で、（０Ｘ３０００）となり、デジタル情報信号（０Ｘ
６０）に×１倍した値が送出される。

【００５１】また、正の比較値＋ｔｈとして（０Ｘ４
０）が供給された場合、同様に（０Ｘ２０００）を送出
する。

【００５２】この時、上記加算器２７では、デジタル情
報信号（０Ｘ３０００）に比較値ｔｈの２の補数（０Ｘ
ＤＦＦＦ＋１）を加算し、加算結果（０Ｘ１０００）が
得られる。この加算により、該デジタル情報信号dataか
ら正の比較値＋ｔｈを減算した値が得られる。

【００５３】次に、アキュムレータ２８では、上記加算
器２７から供給された加算値の最上位の１ビットのＭＳ
Ｂ１の値０を上記オフセット手段２２に送出する。

【００５４】ステップＳ３では、上記乗算器２５に係数
セレクタ２４から負の比較値−ｔｈが供給される。

【００５５】ここで、上記乗算器２５は、負の比較値−
ｔｈとして（０ＸＣ０）が供給された場合には（０Ｘ３
０００）を送出する。

【００５６】この時、上記加算器２７では、上記シフタ
ー２６に供給されたデジタル情報信号（０Ｘ３０００）
に負の比較値−ｔｈの２の補数（０Ｘ１ＦＦＦ＋１）Ｈ
を加算し、加算結果（０Ｘ５０００）が得られる。この
加算により、該デジタル情報信号dataから負の比較値−
ｔｈを減算した値が得られる。

【００５７】次に、アキュムレータ２８では、上記加算
器２７から供給された加算値の最上位の１ビットのＭＳ
Ｂ２の値１を上記オフセット手段２２に送出する。

【００５８】以上、デジタル情報信号dataとして、（０
Ｘ６０）が供給された場合について説明をしたが、他の
デジタル情報信号dataが供給された場合にも、同様にし
てオフセット手段２２にＭＳＢ１、ＭＳＢ２が得られ
る。ここで、図９に示すように上記オフセット手段２２
に供給された（ＭＳＢ１、ＭＳＢ２）が（０、０）、
（１、０）、（１、１）である場合は、図７に示すよう
にデジタル情報信号dataが＋ｔｈ以上のＴＲ１領域、−
ｔｈ〜＋ｔｈのＴＲ２領域、−ｔｈ以下のＴＲ３領域で
ある。このＴＲ１、ＴＲ２、ＴＲ３領域の際の演算係数
ＫEは、それぞれ１、０、２に設定されているとする。

【００５９】ステップＳ４では、演算を実行する。

【００６０】例えば、図１０Ａに示すように係数メモリ
２３のオフセットアドレスＡOFFを上記演算係数ＫE＝
１、０、２に対し、各３番地のアドレスを割り付け該各
オフセットアドレスＡOFFに（ａ、ｂ、ｃ）の定数
（０、ｂ₂、０）、（ａ₃、ｂ₃、ｃ ₃）、（ａ₃、ｂ₃、ｃ
₃）が記憶され、供給されたデジタル情報信号ｘに対す
る下記（２）式のｙを演算するものとする。

【００６１】ｙ＝ａｘ²＋ｂｘ＋ｃ（２）式以上の演算により、図１０Ｂに示すようにコンプレッサ
を実現することができる。

【００６２】また、例えば、図１１Ａに示すように係数
メモリ２３のオフセットアドレスＡOFFを上記各演算係
数ＫE＝１、０、２に対し、各アドレスを割り付け該各
オフセットアドレスＡOFFにＩＮＣとして定数０、−Ｋ
１、Ｋ１が記憶され、供給されたデジタル情報信号ｘに
対する時間軸上の値ｘ（Ｔ）を下記（３）式のｘ（Ｔ＋
１）を演算するものとする。

【００６３】ｘ（Ｔ＋１）＝ｘ（Ｔ）＋ＩＮＣ（３）式以上の演算により、図１１Ｂに示すように発振器を実現
することができる。

【００６４】また、例えば供給されたデジタル情報信号
ｘの時間軸Ｔに対して図１２に示すようにクリップする
ように演算式及び係数を設定することにより、ピークホ
ールドを実現することができる。

【００６５】また、上記演算手段９では、例えばサンプ
リング周波数ｆｓ毎の８ビット単位のメインデータＭＤ
１、ＭＤ２を構成するオーデオ信号のインパルス信号が
データセレクタ１９から供給され、該各インパルス信号
の係数ｂが係数セレクタ２４から供給され、乗算器２５
でインパルス信号と係数ｂの乗算を１発目のインパルス
信号からＮ発目に遅延したインパルス信号まで順次行
い、該Ｎ＋１個の乗算結果を加算器２７で順次加算し、
アキュムレータ２８で該加算結果を順次畳み込むことに
より下記（４）式に示す、実周波数特性のインパルス応
答Ｈ（Ｚ）を出力する。

【００６６】

【数１】

【００６７】このように演算手段９は、有限長インパル
ス応答（finite impulse response：以下、ＦＩＲと称
する。）型の非巡回型デジタルフィルタとして機能し、
オーデオ信号のＲｃｈとＬｃｈに所定の時間差を生じさ
せる演算を行うことにより、該オーデオ信号による音場
の差臨場感を向上させること等が可能である。

【００６８】以上の構成によるデジタル信号処理装置１
０は、オフセット手段２２で情報信号の値に応じてアド
レス番号を所定番号オフセットして、係数メモリ２３で
該オフセットされたアドレスから係数を読出し、演算手
段９で該係数メモリ２３から読み出された係数を用いた
演算により、条件処理が行われる。このため、条件処理
を簡易に実行する。また、このように条件分岐命令を用
いることなく条件処理が可能となり、プログラミングの
簡素化が可能となる。また、複数の処理が混在している
場合にも条件処理が可能となる。

【００６９】

【発明の効果】以上詳細に説明したように、本発明に係
るデジタル信号処理装置によれば、オフセット手段で情
報信号の値に応じてアドレス番号を所定番号オフセット
して、係数メモリで該オフセットされたアドレスから係
数を読出し、演算手段で該係数メモリから読み出された
係数を用いた演算により、条件処理が行われる。このた
め、条件処理を簡易に実行するデジタル信号処理装置の
提供を可能とする。また、このように条件分岐命令を用
いることなく条件処理が可能となり、プログラミングの
簡素化が可能となる。また、複数の処理が混在している
場合にも条件処理が可能となる。

【図面の簡単な説明】

【図１】本発明に係るデジタル信号処理装置が設けられ
たＤＡＴの概略構成図である。

【図２】上記ＤＡＴの記録・再生モード及び再生専用モ
ードの要部の規格を示す図である。

【図３】上記ＤＡＴの１トラックのデジタル情報信号の
フォーマットの概略構成図を示し、同図（Ａ）はメイン
データ領域の構成図であり、同図（Ｂ）、（Ｃ）はメイ
ンデータ領域の空き領域に設けられるサブデータ領域の
構成図である。

【図４】上記ＤＡＴのメインデータの１ブロックのフォ
ーマットの概略構成図を示し、同図（Ａ）は全体図であ
り、同図（Ｂ）はメインＩＤの構成図であり、同図
（Ｃ）は各メインＩＤの機能を示す図である。

【図５】上記ＤＡＴのサブデータの１ブロックのフォー
マットの概略構成図を示し、同図（Ａ）は全体図であ
り、同図（Ｂ）はサブＩＤの構成図である。

【図６】本発明に係るデジタル信号処理装置の概略構成
図である。

【図７】上記デジタル信号処理装置に供給される情報信
号の値の概念図である。

【図８】上記デジタル信号処理装置の要部のフローチャ
ートである。

【図９】上記デジタル信号処理装置の演算手段の要部の
演算過程の一例を示す図である。

【図１０】上記デジタル信号処理装置の演算の一例を示
す図である。

【図１１】上記デジタル信号処理装置の演算の一例を示
す図である。

【図１２】上記デジタル信号処理装置の演算の一例を示
す図である。

【図１３】従来のデジタル信号処理装置の要部のフロー
チャートである。

【符号の説明】

８係数設定手段９演算手段２０オフセットレジスタ２１係数アドレス生成器２２オフセット手段２３係数メモリ

Claims

【特許請求の範囲】

【請求項１】供給された各コマンド信号毎にアドレス
番号を保持しているインストラクションメモリと、供給された情報信号の値に応じたオフセット値を上記ア
ドレス番号に与えてオフセットアドレス番号とするオフ
セット手段と、上記オフセットアドレス番号において記憶された係数が
読み出される係数メモリと、上記係数メモリから読み出された係数と上記情報信号の
演算を行う演算手段とを備えてなるデジタル信号処理装
置。