JPH0916465A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 演算効率のよいデジタル信号処理装置を提
供する。 【解決手段】供給されたコマンド信号毎に予め記憶され
たアドレス番号が読み出されてインストラクションメモ
リ１６と、上記アドレス番号を拡大させる拡張アドレス
番号を該アドレス番号に応じてアドレスメモリ１７によ
り送出するアドレス拡張手段と、該アドレス拡張手段か
らの拡張アドレス番号を物理アドレスに変換する物理ア
ドレス生成器１８と、供給された各物理アドレス番号
に、読み出し可能に情報信号を記憶するデータメモリ１
９と、上記データメモリ１９に記憶された情報信号の演
算処理を行う演算手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル信号処理装
置に関し、特に１コマンド信号で指定されるアドレス領
域を拡大して、該拡大されたアドレスを用いて情報信号
の信号処理を行うデジタル信号処理装置に関する。

【０００２】

【従来の技術】今日において、コンピュータや画像信号
処理装置や音声信号処理装置等に設けられて、供給され
たデータやコマンド信号や画像信号やオーデオ信号等の
デジタル情報信号の所定の信号処理を行うデジタル・シ
グナル・プロセッサ（DigitalSignal Processor；以
下、ＤＳＰと称する。）等のデジタル信号処理装置が普
及している。

【０００３】上記デジタル信号処理装置は、複数の信号
処理を同時に並列して行うのが一般的である。該デジタ
ル信号処理装置の各コマンド信号のオペレーションコー
ドは、並列処理部とアドレス指定部で形成され、該並列
処理部のビット数は大きく、該アドレス指定部のビット
数は小さくなっている。例えば、オペレーションコード
が３２ビットの場合、並列処理部が２４ビットでアドレ
ス指定部が８ビットで構成される。

【０００４】このため、該デジタル信号処理装置で信号
処理を行う情報信号のアドレスが５１２番地以上必要と
する場合には、コマンド信号に応じて８ビットのＭＳＢ
用のアドレス番号と８ビットのＬＳＢ用のアドレス信号
を生成し、１６ビットのレジスタにラッチして１６ビッ
トのアドレスを形成したり、該コマンド信号に対応する
アドレス番号に所定値を加算してアドレスのビット数を
増加させる等により、アドレス領域を拡大させる拡大ア
ドレス番号を生成して、該拡大アドレス番号を用いて信
号処理を行う。

【０００５】

【発明が解決しようとする課題】ところで、上記デジタ
ル信号処理装置では、拡大アドレス番号を生成するため
に、ＭＳＢ用とＬＳＢ用の２個のアドレス番号をラッチ
したり、アドレス番号に所定値を加算するために２乃至
３の命令サイクルを必要とし、演算効率が低下するとい
う問題点を生じている。

【０００６】本発明は、以上のような問題点に鑑み、演
算効率の良いデジタル信号処理装置を提供することを目
的とする。

【０００７】

【課題を解決するための手段】この目的を達成した本発
明に係るデジタル信号処理装置は、供給されたコマンド
信号毎に予め記憶されたアドレス番号が読出されるイン
ストラクションメモリと、上記アドレス番号を拡大させ
る拡張アドレス番号を該アドレス番号に応じてアドレス
メモリにより送出されるアドレス拡張手段と、上記アド
レス拡張手段から物理アドレスに変換する物理アドレス
生成手段と、供給された各物理アドレス番号に、読出し
可能に情報信号を記憶するデータメモリと、上記データ
メモリに記憶された情報信号の演算処理を行う演算手段
とを備えてなる。

【０００８】以上の構成を備える本発明に係るデジタル
信号処理装置によれば、インストラクションメモリに供
給されたコマンド信号に応じてアドレスメモリによりア
ドレス拡張手段から拡張アドレスが供給される。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１０】本発明に係るデジタル信号処理装置は、例
えば図１に示すように構成される。

【００１１】この図１に示したデジタル信号処理装置
は、本発明をデジタルオーディオ・テープレコーダ（Di
gital Audio Taperecorder；以下、ＤＡＴと称する。）
に適用したものである。

【００１２】上記ＤＡＴは、図１に示すように装着され
た磁気テープ４０の走行方向及び走行速度を切換え設定
可能に該磁気テープ４０を走行させる走行手段と、該走
行手段で走行された磁気テープ４０の主面に走査方向に
１回転する毎に１トラック分の情報信号を記録再生する
ドラム型の回転ヘッド１と、該回転ヘッド１で再生され
たオーデオ信号をＰＣＭ復調して音声出力させたり、供
給されたオーデオ信号をＰＣＭ変調して記録する記録・
再生手段２と、該記録・再生手段２でＰＣＭ復調された
情報信号を信号処理して、該記録・再生手段２に供給す
るデジタル信号処理装置１０と、該該記録・再生手段２
及びデジタル信号処理装置１０を制御するマイクロコン
ピュータ３と、該ＤＡＴの動作モードに応じて該マイク
ロコンピュータ３に制御条件を設定するモード設定手段
４と備える。

【００１３】上記マイクロコンピュータ３は、モード設
定手段４で設定された制御条件に応じて上記記録・再生
手段２にサンプリング周波数を設定して、該記録・再生
手段２及び上記デジタル信号処理装置１０をサンプリン
グクロック信号ｆｓに同期させて動作させ、該デジタル
信号処理装置１０にコマンド信号に応じた信号処理を行
わせる。

【００１４】このＤＡＴの規格には、図２に示すように
４個の記録・再生モードと２個の再生専用モードが存在
する。

【００１５】上記記録・再生モードには、サンプリング
周波数が４８ＫＨｚで量子化ビット数が１６ビットの４
８ｋモードと、各々サンプリング周波数が３２ＫＨｚ
で、量子化ビット数が１６ビットの３２ｋモード、量子
化ビット数が１２ビットでチャンネル数が２ＣＨの３２
ｋ−ＬＰモード及び量子化ビット数が１２ビットでチャ
ンネル数が４ＣＨの３２ｋ−４ＣＨモードとを有してお
り、該４８ｋモードは標準装備が義務付けられており、
他のモードはオプションで装備される。

【００１６】また、上記再生専用モードには、各々サン
プリング周波数が４４．１ＫＨｚ、量子化ビット数が１
６ビットで、磁気テープの走行速度及びトラックピッチ
が標準の４４ｋモードと、該磁気テープの走行速度及び
トラックピッチが標準の１．５倍である４４ｋ−ＷＴモ
ードとを有しており、いずれのモードも標準装備が義務
付けられている。

【００１７】このＤＡＴでは、２トラックの情報信号を
１フレームとして、回転ヘッド１により磁気テープ４０
のメインデータ領域に１トラック毎のデジタル情報信号
を記録する。該１フレームの各トラックは互いにインタ
ーリーブが施されており、該インターリーブが施される
ことにより上記磁気テープ４０のトラック位置と上記回
転ヘッド１の位置ずれ等による誤り情報を分散させるこ
とで、情報信号の欠落を抑えている。

【００１８】上記メインデータ領域は、図３Ａに示すよ
うに１２８ブロックからなり、先頭から順番に同期信号
（ＳＹＮＣ）、メインＩＤ信号Ｗ１、メインＩＤ信号Ｗ
２、メインＩＤパリテイ信号及びメインデータＭＤ１、
ＭＤ２で構成される。

【００１９】上記メインデータＭＤ１とメインデータＭ
Ｄ２は、オーデオ信号からなり、互いにインターリーブ
が施されており、該インターリーブが施されることによ
り上記回転ヘッド１からの上記磁気テープ４０の浮き等
による誤り情報を分散させることで、情報信号の欠落を
抑えており、かつ２重化（３２．２８）リード・ソロモ
ン符号によるパリテイ符号Ｃ１、Ｃ２が施されて、誤り
訂正が可能となっている。

【００２０】また、上記図２に示した回転ヘッド１の回
転速度、サンプリング周波数及び量子化ビット数等の上
記各記録・再生モードの仕様でメインデータＭＤ１、Ｍ
Ｄ２を記録した場合、いずれのモードにおいても該メイ
ンデータＭＤ１、ＭＤ２に空き領域が生じる。この空き
領域には、図３Ｂ、３Ｃに示すように各々８ブロックか
らなるサブデータＳＤ１、ＳＤ２が記録される。また、
該メインデータＭＤ１、ＭＤ２は、各々８個の領域に分
割され、該分割された該メインデータＭＤ１、ＭＤ２の
各領域に各１ブロックのサブデータＳＤ１、ＳＤ２が順
番に割り付られて記録される。

【００２１】上記メインデータＭＤ１、ＭＤ２の１ブロ
ックのフォーマットは、図４Ａに示すように１シンボル
（＝８ビット）毎に先頭から順番に同期信号（ＳＹＮ
Ｃ）、メインＩＤ信号Ｗ１、メインＩＤ信号Ｗ２及びメ
インＩＤパリテイ信号と、８×３２シンボルのメインデ
ータとで構成される。

【００２２】上記メインＩＤ信号Ｗ１は、図４Ｂに示す
ように記録再生に必要な各仕様が設定されるフォーマッ
トＩＤ０〜ＩＤ７、及び上記磁気テープの走行方向の各
トラック毎に割り当てられるフレームアドレスで構成さ
れる。例えば該フォーマットＩＤ２には、図４Ｃに示す
ようにデジタル情報信号のサンプリング周波数が設定さ
れる。該フォーマットＩＤ３には、１トラック内のメイ
ンデータのチャンネル数が設定される。該フォーマット
ＩＤ４には、量子化ビット数等の量子化規則が設定され
る。該フォーマットＩＤ５には、トラックピッチが設定
される。

【００２３】上記メインＩＤ信号Ｗ２には、図４Ｂに示
すように各トラックの先頭から８ブロック毎のブロック
アドレスを記録する。

【００２４】上記サブデータ領域の１ブロックのフォー
マットは、図５Ａに示すように１シンボル毎に先頭から
順番に同期信号（ＳＹＮＣ）、サブＩＤ信号ＳＷ１、サ
ブＩＤ信号ＳＷ２及びサブＩＤパリテイ信号と、８×３
２シンボルのサブデータとで構成される。

【００２５】上記サブＩＤ信号ＳＷ１、ＳＷ２には、図
５Ｂに示すように高速サーチに必要なデータが設定され
るコントロールＩＤ、データＩＤ、パックＩＤ及びプロ
グラムＩＤ１〜ＩＤ３等からなる。該コントロールＩＤ
には、曲の先頭位置や各楽章毎の配置位置や容量等の目
録として機能するＴａｂｌｅ ｏｆ Ｃｏｎｔｅｎｔｓ
情報（以下、ＴＯＣ情報と称する。）が設定される。該
データＩＤには、該サブＩＤ信号ＳＷ１、ＳＷ２の使用
目的が設定される。該パックＩＤには、該サブＩＤ信号
ＳＷ１、ＳＷ２の構成や各データの配置が設定される。
該プログラムＩＤ１〜ＩＤ３には、編集用等のプログラ
ムが設定される。

【００２６】上記ＤＡＴに設けられた本発明に係るデジ
タル信号処理装置１０は、図６に示すようにデジタル情
報信号の入出力を行うインターフェース７と、該インタ
ーフェース７から供給されたデジタル情報信号に所定の
係数を対応付ける係数設定手段８と、該係数設定手段８
で対応付けられたデジタル情報信号と係数の演算を行う
演算手段９と、該インターフェース７、係数設定手段８
及び演算手段９の相互間を接続するバス３０とを有す
る。

【００２７】上記インターフェース７は、デジタル情報
信号が供給される入力ポート１１と、該入力ポート１１
に供給されたデジタル情報信号をサンプリングクロック
信号ｆｓに同期して上記バス３０に順次送出する入力レ
ジスタ１２と、該サンプリングクロック信号ｆｓに同期
して該バス３０からデジタル情報信号が供給される出力
レジスタ１３と、該出力レジスタ１３から供給されたデ
ジタル情報信号を送出する出力ポート１４とを有する。

【００２８】上記係数設定手段８は、インストラクショ
ンアドレスを生成するインストラクションアドレス生成
器１５と、該インストラクションアドレス毎にインスト
ラクションが読み出されるインストラクションメモリ１
６と、該読み出されたインストラクションに基づいてデ
ータメモリ用拡張アドレスを生成するアドレスメモリ１
７と、該アドレスメモリ１７から読み出された論理アド
レスに基づいてデータ用の物理アドレスを生成する物理
アドレス生成器１８と、該拡張アドレス毎に読み出し可
能に情報信号を書き込むデータメモリ１９と、該データ
メモリ１９又は該バス３０から供給された情報信号を選
択して送出するデータセレクタ２０と、該読み出された
インストラクションに基づいて係数用アドレスを生成す
る係数アドレス生成器２１と、該係数用アドレス毎に読
み出し可能に係数を書き込む係数メモリ２２と、該係数
メモリ２２又は上記バス３０から供給された係数を選択
して送出する係数セレクタ２３とを有する。

【００２９】上記インストラクションアドレス生成器１
５は、図７に示すように該ＤＡＴのシステムクロック信
号毎に８ビット単位で形成されるアドレスを１インクリ
メントする。このように該インストラクションアドレス
生成器１５は、アドレス生成手段として機能する。

【００３０】インストラクションメモリ１６では、図７
に示すように予め各アドレス毎に各インストラクション
が記憶されており、上記インストラクションアドレス生
成器１５から８ビット単位のアドレスが供給されて、該
アドレス毎にインストラクションが読み出される。

【００３１】上記アドレスメモリ１７は、予め各アドレ
ス毎に１６ビットで構成されるデータメモリ用論理アド
レスが書き込まれて、上記インストラクションメモリ１
６から読み出されたインストラクション毎に該データメ
モリ用論理アドレスが読み出される。

【００３２】上記物理アドレス生成器１８は、アドレス
メモリ１７より読み出された論理アドレスを物理アドレ
スに変換し、出力する。

【００３３】以上のように、上記アドレスメモリ７及び
物理アドレス生成器１８は、アドレス拡張手段として機
能する。

【００３４】上記データメモリ１９は、上記物理アドレ
ス生成器１８で生成されたデータ用アドレスに上記バス
３０を介して供給されたメインデータＭＤ１、ＭＤ２を
読出し可能に書き込まれる。

【００３５】上記データセレクタ２０は、インストラク
ションメモリ１６から供給されたコマンド信号に応じ
て、上記バス３０介して供給されたメインデータＭＤ
１、ＭＤ２又は上記データメモリ１９から読み出された
メインデータＭＤ１、ＭＤ２を選択して送出する上記係
数アドレス生成器２１は、予め各インストラクション毎
に係数用アドレスが記憶されて、上記インストラクショ
ンメモリ１６から読み出されたインストラクション毎に
該係数用アドレスが読み出される。

【００３６】上記係数メモリ２２は、上記係数アドレス
生成器２１で生成された係数用アドレスに上記バス３０
を介して供給されたサブデータＳＤ１、ＳＤ２の係数を
読出し可能に書き込まれる。

【００３７】上記係数セレクタ２３は、マイクロコンピ
ュータ３から供給されたコマンド信号に応じて、上記バ
ス３０を介して供給されたサブデータＳＤ１、ＳＤ２の
係数又は該係数メモリ２２から読み出された係数を選択
して送出する以上の構成による係数設定手段８では、図
８に示すように、上記ＤＡＴのシステムクロック信号Ｓ
Ｋに同期して動作し、上記インストラクションアドレス
生成器１５でサンプリングクロックの立ち上がりにより
生成されるＩ−ＡＤＤ ＣＬＥ信号に同期してアドレス
がリセットされ、該システムクロック信号ＳＫ毎にイン
クリメントしたアドレスを上記インストラクションメモ
リ１６に供給する。該インストラクションメモリ１６で
は、供給されたインストラクションに応じたアドレスを
アドレスメモリ１７に供給する。該アドレスメモリ１７
では、供給されたアドレスに応じたデータメモリ用論理
アドレスを物理アドレス生成器１８に供給する。該物理
アドレス生成器１８は、供給されたデータメモリ用論理
アドレスに応じた物理アドレスをデータメモリ１９に供
給する。

【００３８】このように、インストラクションメモリ１
６に供給されたコマンド信号に応じてアドレスメモリ１
７から拡張アドレスが読み出されて、１命令で拡張アド
レスが生成される。

【００３９】上記演算手段９は、上記係数設定手段８の
係数セレクタ２２から供給される係数とデータセレクタ
２３から供給されるメインデータＭＤ１、ＭＤ２を乗算
する乗算器２４と、該乗算器２４の出力信号を順次シフ
トしながら保持するシフター２５と、一方の入力端子に
該シフター２５から出力信号が供給され、該出力信号と
他の入力端子に供給される信号を加算する加算器２６
と、該加算器２６の出力信号を記憶するアキュムレータ
２７と、該アキュムレータ２７に記憶された信号か０を
選択して加算器２６の他の入力端子に供給するセレクタ
２８と、該アキュムレータ２７の出力信号を上記バス３
０の語長に丸めて、該バス３０に供給するクリッパー２
９とを有する。

【００４０】上記演算手段９では、例えばサンプリング
周波数ｆｓ毎の８ビット単位のメインデータＭＤ１、Ｍ
Ｄ２を構成するオーデオ信号のインパルス信号がセレク
タ２３から供給され、該各インパルス信号の係数ｂがセ
レクタ２２から供給され、乗算器２４でインパルス信号
と係数ｂの乗算を１発目のインパルス信号からＮ発目に
遅延したインパルス信号まで順次行い、該Ｎ＋１個の乗
算結果を加算器２６で順次加算し、アキュムレータ２７
で該加算結果を順次畳み込むことにより下記（１）式に
示す、実周波数特性のインパルス応答Ｈ（Ｚ）を出力す
る。

【００４１】

【数１】

【００４２】このように演算手段９は、有限長インパル
ス応答（finite impulse response：以下、ＦＩＲと称
する。）型の非巡回型デジタルフィルタとして機能し、
オーデオ信号のＲｃｈとＬｃｈに所定の時間差を生じさ
せる演算を行うことにより、該オーデオ信号による音場
の差臨場感を向上させること等が可能である。

【００４３】以上の構成によるデジタル信号処理装置１
０は、信号処理手段５の係数設定手段８のインストラク
メモリ１６に供給されたコマンド信号に応じてアドレス
メモリ１７から拡張アドレスが読み出され、物理アドレ
ス生成器１８で物理アドレスが読み出される。このた
め、１命令で拡張アドレスが生成され、演算手段手段９
でデータメモリ１９の拡張アドレスに書き込まれた情報
信号の信号処理が可能となり、アドレスフェッチサイク
ルが存在せず、演算効率が向上する。

【００４４】

【発明の効果】以上詳細に説明したように、本発明に係
るデジタル信号処理装置によれば、アドレスメモリに供
給された拡張メモリアドレスに応じてアドレス拡張手段
と物理アドレス生成手段から論理アドレスが供給され
る。このため、１命令で拡張アドレスが生成され、演算
手段でデータメモリの拡張アドレスに書き込まれた情報
信号の信号処理が可能となり、アドレスフェッチサイク
ルが存在しない演算効率の良いデジタル信号処理装置の
提供が可能となる。

【図面の簡単な説明】

【図１】本発明に係るデジタル信号処理装置が設けられ
たＤＡＴの概略構成図である。

【図２】上記ＤＡＴの記録・再生モード及び再生専用モ
ードの要部の規格を示す図である。

【図３】上記ＤＡＴの１トラックのデジタル情報信号の
フォーマットの概略構成図を示し、同図（Ａ）はメイン
データ領域の構成図であり、同図（Ｂ）、（Ｃ）はメイ
ンデータ領域の空き領域に設けられるサブデータ領域の
構成図である。

【図４】上記ＤＡＴのメインデータの１ブロックのフォ
ーマットの概略構成図を示し、同図（Ａ）は全体図であ
り、同図（Ｂ）はメインＩＤの構成図であり、同図
（Ｃ）は各メインＩＤの機能を示す図である。

【図５】上記ＤＡＴのサブデータの１ブロックのフォー
マットの概略構成図を示し、同図（Ａ）は全体図であ
り、同図（Ｂ）はサブＩＤの構成図である。

【図６】本発明に係るデジタル信号処理装置の概略構成
図である。

【図７】上記デジタル信号処理装置の要部の構成図であ
る。

【図８】上記デジタル信号処理装置の要部のタイミング
チャート図である。

【符号の説明】

８ 係数設定手段 ９ 演算手段 １５ インストラクションアドレス生成器 １６ インストラクションメモリ １７ アドレスメモリ １８ 物理アドレス生成器 １９ データメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 供給されたコマンド信号毎に予め記憶さ
   れたアドレス番号が読出されるインストラクションメモ
   リと、 上記アドレス番号を拡大させる拡張アドレス番号を該ア
   ドレス番号に応じてアドレスメモリにより送出されるア
   ドレス拡張手段と、 上記アドレス拡張手段から拡張アドレス番号を物理アド
   レスに変換する物理アドレス生成手段と、 供給された各物理アドレス番号に、読み出し可能に情報
   信号を記憶するデータメモリと、 上記データメモリに記憶された情報信号の演算処理を行
   う演算手段とを備えてなるデジタル信号処理装置。