JPS6126252B2 - - Google Patents
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- JPS6126252B2 JPS6126252B2 JP57004369A JP436982A JPS6126252B2 JP S6126252 B2 JPS6126252 B2 JP S6126252B2 JP 57004369 A JP57004369 A JP 57004369A JP 436982 A JP436982 A JP 436982A JP S6126252 B2 JPS6126252 B2 JP S6126252B2
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- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
本発明は集積化された半導体論理回路に関し、
特にその入力又は出力或はその両者と論理振幅が
ことなつて論理信号との受け渡しを簡単に可能に
したものに係る。
特にその入力又は出力或はその両者と論理振幅が
ことなつて論理信号との受け渡しを簡単に可能に
したものに係る。
近時集積化技術の進歩に伴つて大規模稠密構造
の集積回路（以下LSIと記す）が一搬化しつつあ
る。LSIでは多数個の論理回路を同時に一つの半
導体基板（以下チツプと記す）に形成するため、
チツプ内ゲートは外部雑音の影響を受け難く、従
つてLSIの高速化をはかるため雑音マージンの小
さな小論理振幅の論理回路が使われる傾向にあ
る。しかしLSIチツプ間の信号接続はチツプ内信
号配線長に比べ１〜２桁も長くなるので外部雑音
の影響を無視できない。よつてLSIチツプのごく
近傍でチツプ論理回路の出力レベルを変換して論
理振幅を大きくし雑音に強い論理信号として外部
へ供給し、また逆に大きな論理振幅の信号を小さ
い論理振幅の信号に変換してLSIチツプの論理回
路へ供給する方法が採られている。しかしこの方
法では、LSIチツプ以外にレベル変換用のチツプ
が必要であり、装置構成時に、実装上の煩雑さが
増し、コスト上昇をきたし、実装密度が低下する
などの欠点があつた。
の集積回路（以下LSIと記す）が一搬化しつつあ
る。LSIでは多数個の論理回路を同時に一つの半
導体基板（以下チツプと記す）に形成するため、
チツプ内ゲートは外部雑音の影響を受け難く、従
つてLSIの高速化をはかるため雑音マージンの小
さな小論理振幅の論理回路が使われる傾向にあ
る。しかしLSIチツプ間の信号接続はチツプ内信
号配線長に比べ１〜２桁も長くなるので外部雑音
の影響を無視できない。よつてLSIチツプのごく
近傍でチツプ論理回路の出力レベルを変換して論
理振幅を大きくし雑音に強い論理信号として外部
へ供給し、また逆に大きな論理振幅の信号を小さ
い論理振幅の信号に変換してLSIチツプの論理回
路へ供給する方法が採られている。しかしこの方
法では、LSIチツプ以外にレベル変換用のチツプ
が必要であり、装置構成時に、実装上の煩雑さが
増し、コスト上昇をきたし、実装密度が低下する
などの欠点があつた。
この発明の目的は論理回路が形成された半導体
集積回路自体において必要に応じて大きな論理振
幅の信号を受けることができ、或は論理振幅の大
きい外部論理回路へ出力を供給できる変換機能を
有する半導体論理回路を提供するにある。
集積回路自体において必要に応じて大きな論理振
幅の信号を受けることができ、或は論理振幅の大
きい外部論理回路へ出力を供給できる変換機能を
有する半導体論理回路を提供するにある。
本発明によればLSIチツプに前もつて準備され
た制御端子に制御信号を与えることにより、出力
端子には大きくなつた論理振幅を出力し、入力端
子には大きな論理振幅を受け入れることができる
ようになされる。このため定電流源を使用した電
流切換型論理回路LSIチツプにおいて、チツプ外
へ接続された出力端子を有する出力部論理回路に
は２つの定電流源を準備し、その１つは制御端子
を設け、一方の定電流源は常時動作するも、他方
の定電流源は上記制御端子に規定の定電圧（制御
信号）が加えられたとき、始めて動作する。この
ようにして出溶部論理回路の負荷抵抗に流れる電
流が二つの値の一方をとることができ、電流を大
きくする時は、論理レベルが大となる。
た制御端子に制御信号を与えることにより、出力
端子には大きくなつた論理振幅を出力し、入力端
子には大きな論理振幅を受け入れることができる
ようになされる。このため定電流源を使用した電
流切換型論理回路LSIチツプにおいて、チツプ外
へ接続された出力端子を有する出力部論理回路に
は２つの定電流源を準備し、その１つは制御端子
を設け、一方の定電流源は常時動作するも、他方
の定電流源は上記制御端子に規定の定電圧（制御
信号）が加えられたとき、始めて動作する。この
ようにして出溶部論理回路の負荷抵抗に流れる電
流が二つの値の一方をとることができ、電流を大
きくする時は、論理レベルが大となる。
次に図面を参照して本発明を詳細に説明しよ
う。
う。
第１図は定電流源を使用した電流切換型論理回
路の一具体例を示す図で電流切換回路用トランジ
スタQ1，Q2，Q3及び論理レベルを発生する負荷
抵抗R1，R2及び定電流源Q4，Ｑから成り、入力
端子１，２、出力端子３，４、基準電圧端子５、
定電流源基準電圧端子６を有する。第１図の論理
回路を動作させるには定電流源基準電圧端子６に
適当な定電圧を与え、定電流回路を動作させ、基
準電圧端子５に論理レベル“１”及び“０”の中
間の基準電圧を与え、入力端子１，２に論理信号
電圧を加えることによつて、出力端子３には逆相
の論理出力を、出力端子４には同相の論理出力を
それぞれ得る。出力端子３又は４に現われる出力
レベル（すなわち論理振幅）は定電流電源Q4，
R3と抵抗R1，R2の抵抗値とによつて決まること
は明らかである。
路の一具体例を示す図で電流切換回路用トランジ
スタQ1，Q2，Q3及び論理レベルを発生する負荷
抵抗R1，R2及び定電流源Q4，Ｑから成り、入力
端子１，２、出力端子３，４、基準電圧端子５、
定電流源基準電圧端子６を有する。第１図の論理
回路を動作させるには定電流源基準電圧端子６に
適当な定電圧を与え、定電流回路を動作させ、基
準電圧端子５に論理レベル“１”及び“０”の中
間の基準電圧を与え、入力端子１，２に論理信号
電圧を加えることによつて、出力端子３には逆相
の論理出力を、出力端子４には同相の論理出力を
それぞれ得る。出力端子３又は４に現われる出力
レベル（すなわち論理振幅）は定電流電源Q4，
R3と抵抗R1，R2の抵抗値とによつて決まること
は明らかである。
第２図は第１図の基準電圧端子５に加える基準
電圧を発生する基準電圧回路の一具体例を示す回
路であり、第１図と同じ回路構成の定電流源
Q5，R5と基準電圧が得られる抵抗R4とからなつ
ている。基準電圧は論理レベル“１”及び“０”
の中間に設定されるから、定電流源の電両を第１
図のそれと同じとすれば抵抗R4の抵抗値を抵抗
R1又はR2の抵抗値の半分に選ぶことにより希望
する基準電圧を容易に得ることができる。
電圧を発生する基準電圧回路の一具体例を示す回
路であり、第１図と同じ回路構成の定電流源
Q5，R5と基準電圧が得られる抵抗R4とからなつ
ている。基準電圧は論理レベル“１”及び“０”
の中間に設定されるから、定電流源の電両を第１
図のそれと同じとすれば抵抗R4の抵抗値を抵抗
R1又はR2の抵抗値の半分に選ぶことにより希望
する基準電圧を容易に得ることができる。
第３図は本発明を適用した半導体論理回路の１
具体例を示し、LSIチツプ内の論理回路を模形的
に説明した図であり、外側実線のわくはLSIチツ
プの境界を示している。LSIチツプ内の論理回路
は、入力がチツプ外に接続されている入力部論理
回路Ａ、入出力共チツプ内論理回路と接続され、
チツプ外へは出ないものＢ、出力がチツプ外へ接
続されるものＣの３つの分けることができる。第
３図で論理回路Ａ，Ｃに共通に接続された点線は
定電流源の制御線を示している。
具体例を示し、LSIチツプ内の論理回路を模形的
に説明した図であり、外側実線のわくはLSIチツ
プの境界を示している。LSIチツプ内の論理回路
は、入力がチツプ外に接続されている入力部論理
回路Ａ、入出力共チツプ内論理回路と接続され、
チツプ外へは出ないものＢ、出力がチツプ外へ接
続されるものＣの３つの分けることができる。第
３図で論理回路Ａ，Ｃに共通に接続された点線は
定電流源の制御線を示している。
第４図は第３図論理回路Ａに本発明を適用した
回路構成の一実施例を示す図で、基準電圧回路は
２つの同じ特性の定電流源Q10，R10，Q11，R11を
有し、１つの定電流源Q11，R11は制御端子１２が
導出され、他の１つの定電流源Q10，R10はチツプ
内の定電流源基準電圧を与える定電圧に接続され
る端子１１を有する。制御端子１２に定電圧（制
御信号）が加えられなければトランジスタQ11は
遮断状態にあるから、第４図の回路は第１図の論
理回路と同じ動作をする。即ちトランジスタQ8
のベースに接続される基準電圧は第１図の論理回
路の論理振幅の中央に設定され、小さい論理振幅
に対する基準を与える。
回路構成の一実施例を示す図で、基準電圧回路は
２つの同じ特性の定電流源Q10，R10，Q11，R11を
有し、１つの定電流源Q11，R11は制御端子１２が
導出され、他の１つの定電流源Q10，R10はチツプ
内の定電流源基準電圧を与える定電圧に接続され
る端子１１を有する。制御端子１２に定電圧（制
御信号）が加えられなければトランジスタQ11は
遮断状態にあるから、第４図の回路は第１図の論
理回路と同じ動作をする。即ちトランジスタQ8
のベースに接続される基準電圧は第１図の論理回
路の論理振幅の中央に設定され、小さい論理振幅
に対する基準を与える。
入力端子９又は１０に加えられる論理入力電圧
が大きくなつた（例えば第４図のトランジスタ
Q6，Q7，Q8のコレクタでの論理振幅の２倍）と
すれば論理回路の基準電圧（トランジスタQ8の
ベース電位）は論理“１”側にずれることにな
る。即ち論理振幅の1/4の所に基準電圧が位置す
ることになり、正しい基準電圧として動作しなく
なり、誤動作するおそれが生じる。しかし制御端
子１２を定電流源基準電圧端子１１に接続すると
トランジスタQ11も導通し、基準電圧を発生する
抵抗R8には今迄の２倍の電流が流れるので基準
電圧は２倍となり、入力に加えられた２倍の論理
振幅の中央に基準電圧が設定され、この論理回路
は正しく動作する。即ち入力論理信号のレベルが
大きい場合に正しい動作が可能となる。例では２
倍の入力論理振幅で考えたが、入力論理振幅は２
倍である必要がなく入力論理振幅に応じた基準電
圧を発生させるには、抵抗R11の値を変えること
で任意の基準電圧を発生できることは明らかであ
る。また抵抗R11の値を変えたくない場合は制御
端子１２に加える定電圧を変えても同様な効果を
得ることができる。
が大きくなつた（例えば第４図のトランジスタ
Q6，Q7，Q8のコレクタでの論理振幅の２倍）と
すれば論理回路の基準電圧（トランジスタQ8の
ベース電位）は論理“１”側にずれることにな
る。即ち論理振幅の1/4の所に基準電圧が位置す
ることになり、正しい基準電圧として動作しなく
なり、誤動作するおそれが生じる。しかし制御端
子１２を定電流源基準電圧端子１１に接続すると
トランジスタQ11も導通し、基準電圧を発生する
抵抗R8には今迄の２倍の電流が流れるので基準
電圧は２倍となり、入力に加えられた２倍の論理
振幅の中央に基準電圧が設定され、この論理回路
は正しく動作する。即ち入力論理信号のレベルが
大きい場合に正しい動作が可能となる。例では２
倍の入力論理振幅で考えたが、入力論理振幅は２
倍である必要がなく入力論理振幅に応じた基準電
圧を発生させるには、抵抗R11の値を変えること
で任意の基準電圧を発生できることは明らかであ
る。また抵抗R11の値を変えたくない場合は制御
端子１２に加える定電圧を変えても同様な効果を
得ることができる。
即ち第４図の回路は制御端子１２を制御するこ
とにより論理振幅の変換（レベル変換）が可能と
なることがわかる。
とにより論理振幅の変換（レベル変換）が可能と
なることがわかる。
第５図は第３図の出力部論理回路Ｃに本発明を
適用した一実施例を示す図である。この図では電
流切換回路部に２つの定電流源Q15，R15，Q16，
R16を持つ構成となつている。１つの定電流源
Q15，R15には制御端子１７を有し、他の定電流源
R16，R16の定電流源基準電圧端子１８はチツプ内
の定電圧が与えられるものである。制御端子１７
に定電圧（制御信号）が加えられていないとき
は、第５図の論理回路は第１図の論理回路に等し
い論理レベルで動作するが、制御端子１７を端子
１８に接続しかつ抵抗R15の抵抗値を抵抗R16の抵
抗値に等しく取れば電流切換回路部には前の状態
に比較して２倍の電流が流れ、従つて出力端子１
５又は１６に現われる論理振幅も２倍となる。こ
の説明ではトランジスタQ15抵抗R15より成る定電
流回路を、トランジスタQ1抵抗R1より成る定電
流源と同じ特性として考えたが、必ずしもこの必
要はなく、出力端子１５又は１６に現わす論理振
幅を任意に変えることができるのは第４図につき
説明した場合と同じである。即ち第５図に於ては
制御端子１７に制御信号を与えたり、外したりす
ることにより出力端子１５，１６の出力論理振幅
を大きくしたり小さくしたりできる。
適用した一実施例を示す図である。この図では電
流切換回路部に２つの定電流源Q15，R15，Q16，
R16を持つ構成となつている。１つの定電流源
Q15，R15には制御端子１７を有し、他の定電流源
R16，R16の定電流源基準電圧端子１８はチツプ内
の定電圧が与えられるものである。制御端子１７
に定電圧（制御信号）が加えられていないとき
は、第５図の論理回路は第１図の論理回路に等し
い論理レベルで動作するが、制御端子１７を端子
１８に接続しかつ抵抗R15の抵抗値を抵抗R16の抵
抗値に等しく取れば電流切換回路部には前の状態
に比較して２倍の電流が流れ、従つて出力端子１
５又は１６に現われる論理振幅も２倍となる。こ
の説明ではトランジスタQ15抵抗R15より成る定電
流回路を、トランジスタQ1抵抗R1より成る定電
流源と同じ特性として考えたが、必ずしもこの必
要はなく、出力端子１５又は１６に現わす論理振
幅を任意に変えることができるのは第４図につき
説明した場合と同じである。即ち第５図に於ては
制御端子１７に制御信号を与えたり、外したりす
ることにより出力端子１５，１６の出力論理振幅
を大きくしたり小さくしたりできる。
上述した本発明による半導体論理回路によれば
基準電圧が得られる抵抗R8、又は負荷抵抗R12，
R13に流れる電流を、定電流源の制御端子に対す
る電圧制御信号で動作、不動作制御して、このチ
ツプに接続される外部の論理回路の論理振幅に合
せて基準電圧を大きくしたり、論理レベルを大き
くしたりすることができる。
基準電圧が得られる抵抗R8、又は負荷抵抗R12，
R13に流れる電流を、定電流源の制御端子に対す
る電圧制御信号で動作、不動作制御して、このチ
ツプに接続される外部の論理回路の論理振幅に合
せて基準電圧を大きくしたり、論理レベルを大き
くしたりすることができる。
従つてLSIチツプ内では論理回路を低電力で高
速動作させることができ、非常に小さい振幅信号
とし余分なレベル変換用チツプを使用せずに、チ
ツプ外へは論理振幅を大きくして動作させること
ができる。よつて実装密度は高まり、余分なレベ
ル変換チツプも使用しないので、コストを下げる
ことも可能である。更に本発明によるLSIチツプ
を製造することにより例えばマルチチツプLSI
（多数個のチツプを例えば相互配線されたアルミ
ナ基板上に実装してLSIを構成するもの）のよう
にアルミナ基板内では小論理振幅動作し、アルミ
ナ基板から外側では大論理振幅動作としたいとき
にも、アルミナ基板の端子に接続されているチツ
プは制御端子と定電流源基準定電圧端子を短絡す
ることにより容易に目的を達成することができる
ので異なつた論理振幅のLSIチツプを製造する必
要がなく、その経済的効果は大きい。
速動作させることができ、非常に小さい振幅信号
とし余分なレベル変換用チツプを使用せずに、チ
ツプ外へは論理振幅を大きくして動作させること
ができる。よつて実装密度は高まり、余分なレベ
ル変換チツプも使用しないので、コストを下げる
ことも可能である。更に本発明によるLSIチツプ
を製造することにより例えばマルチチツプLSI
（多数個のチツプを例えば相互配線されたアルミ
ナ基板上に実装してLSIを構成するもの）のよう
にアルミナ基板内では小論理振幅動作し、アルミ
ナ基板から外側では大論理振幅動作としたいとき
にも、アルミナ基板の端子に接続されているチツ
プは制御端子と定電流源基準定電圧端子を短絡す
ることにより容易に目的を達成することができる
ので異なつた論理振幅のLSIチツプを製造する必
要がなく、その経済的効果は大きい。
上述においては主としてNPNトランジスタを
用いたLSIチツプにより本発明の動作を説明した
がPNPトランジスタを用いたLSIチツプにも本発
明は適用できる。またLSIチツプの入力部論理回
路、出力部論理回路の一方にのみ本発明を適用す
ることもできる。
用いたLSIチツプにより本発明の動作を説明した
がPNPトランジスタを用いたLSIチツプにも本発
明は適用できる。またLSIチツプの入力部論理回
路、出力部論理回路の一方にのみ本発明を適用す
ることもできる。
第１図は定電流源を使用した従来の電流切換回
路を示す接続図、第２図は基準電圧を発生する回
路図、第３図は本発明を適用した半導体論理回路
を使用したLSIチツプの論理構成を示すブロツク
図、第４図は本発明による半導体論理回路の入力
部論理回路の一実施例を示す接続図、第５図は本
発明による半導体論理回路の出力部論理回路の一
実施例を示す接続図である。 Ａ……入力部論理回路、Ｃ……出力部論理回
路。
路を示す接続図、第２図は基準電圧を発生する回
路図、第３図は本発明を適用した半導体論理回路
を使用したLSIチツプの論理構成を示すブロツク
図、第４図は本発明による半導体論理回路の入力
部論理回路の一実施例を示す接続図、第５図は本
発明による半導体論理回路の出力部論理回路の一
実施例を示す接続図である。 Ａ……入力部論理回路、Ｃ……出力部論理回
路。
Claims (1)
- １ 入力信号および基準信号をうける電流切換用
のトランジスタ対と、該トランジスタ対の各一端
と第１の電源との間に夫々接続された負荷回路
と、前記トランジスタ対の各他端を共通に接続
し、その接続点と第２の電源との間に夫々並列に
接続された第１および第２の定電流回路と、前記
トランジスタ対の前記一端から出力を取り出す手
段とを同一半導体基板上に有し、前記第１の定電
流回路は前記半導体基板上で作られる内部信号に
応答して常時動作し、前記第２の定電流回路は前
記半導体基板の外側から入力される信号に応答し
て、前記トランジスタ対の前記一端から取り出さ
れる出力の振幅レベルを通常のレベルと異ならし
める時動作するように制御されることを特徴とす
る半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004369A JPS57136820A (en) | 1982-01-14 | 1982-01-14 | Semiconductor logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57004369A JPS57136820A (en) | 1982-01-14 | 1982-01-14 | Semiconductor logical circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47044072A Division JPS597247B2 (ja) | 1972-05-01 | 1972-05-01 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57136820A JPS57136820A (en) | 1982-08-24 |
| JPS6126252B2 true JPS6126252B2 (ja) | 1986-06-19 |
Family
ID=11582450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57004369A Granted JPS57136820A (en) | 1982-01-14 | 1982-01-14 | Semiconductor logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57136820A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142619A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 半導体集積回路 |
-
1982
- 1982-01-14 JP JP57004369A patent/JPS57136820A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57136820A (en) | 1982-08-24 |
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