JPH09181539A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH09181539A JPH09181539A JP7336510A JP33651095A JPH09181539A JP H09181539 A JPH09181539 A JP H09181539A JP 7336510 A JP7336510 A JP 7336510A JP 33651095 A JP33651095 A JP 33651095A JP H09181539 A JPH09181539 A JP H09181539A
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- JP
- Japan
- Prior art keywords
- emitter
- transistor
- base
- collector
- potential power
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- Pending
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Abstract
(57)【要約】
【課題】 電流ドライブアンプ等の入出力バッファ回路
において、入力端子と出力端子との間に生じるオフセッ
ト電圧を低減することを目的とする。 【解決手段】 従来から用いられているプシュプル型バ
ッファ回路に加えて、新たにトランジスタＱ１、Ｑ２、
Ｑ７、Ｑ８及び抵抗Ｒを設けて、図１に示す構成をとる
ことにより、ＮＰＮ及びＰＮＰトランジスタのＶBEのば
らつきを抑えて入力端子と出力端子間のオフセット電圧
の発生を防止することが可能となる。
において、入力端子と出力端子との間に生じるオフセッ
ト電圧を低減することを目的とする。 【解決手段】 従来から用いられているプシュプル型バ
ッファ回路に加えて、新たにトランジスタＱ１、Ｑ２、
Ｑ７、Ｑ８及び抵抗Ｒを設けて、図１に示す構成をとる
ことにより、ＮＰＮ及びＰＮＰトランジスタのＶBEのば
らつきを抑えて入力端子と出力端子間のオフセット電圧
の発生を防止することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、電流ドライブアン
プ等の入出力バッファ回路に関するものである。
プ等の入出力バッファ回路に関するものである。
【０００２】
【従来の技術】従来、バッファ回路としては、一般的な
エミッタフォロワやプッシュプル型エミッタフォロワの
回路がよく用いられている。エミッタフォロワ型で、入
出力電位差を生じないバッファ回路として特開平６−２
１７３４号公報に記載された回路等も提案されている。
エミッタフォロワやプッシュプル型エミッタフォロワの
回路がよく用いられている。エミッタフォロワ型で、入
出力電位差を生じないバッファ回路として特開平６−２
１７３４号公報に記載された回路等も提案されている。
【０００３】しかし、出力側で電流のはき出しや吸い込
みが激しい電流ドライブアンプの入出力バッファ回路と
しては、負荷に電流が限定されないプッシュプル型のバ
ッファ回路が望ましい。図２に従来のプッシュプル型バ
ッファ回路の構造を示す。ＰＮＰトランジスタＱ９のベ
ースとＮＰＮトランジスタＱ１０のベースとが接続さ
れ、入力端子を構成している。Ｑ９のエミッタは定電流
源Ｉ１を経て高電位電源に、またコレクタは低電位電源
に接続されている。Ｑ１０のコレクタは高電位電源に、
またエミッタは定電流源Ｉ２を経て低電位電源に接続さ
れている。ＮＰＮトランジスタＱ１１のエミッタとＰＮ
ＰトランジスタＱ１２のエミッタとが接続され、出力端
子を構成する。ＮＰＮトランジスタＱ１１のベースはＱ
９のエミッタに接続され、コレクタは高電位電源に接続
されている。また、Ｑ１２のベースはＱ１０のエミッタ
に接続され、コレクタは低電位電源に接続されている。
この回路において、定電流源Ｉ１とＩ２に流れる電流値
がＩの時、Ｑ９とＱ１１のＶ BEの絶対値が等しければ、
Ｑ１１のエミッタ電流はＱ９と等しくなる。Ｑ１０とＱ
１２のＶBEの絶対値が等しければ、Ｑ１２のエミッタ電
流はＱ１０と等しくなる。すなわち、入力側のＱ９とＱ
１０に流れる電流と同じ電流Ｉが出力側のＱ１１とＱ１
２に流れる。従って、出力電圧は入力電圧に対して一定
の関係に維持される。
みが激しい電流ドライブアンプの入出力バッファ回路と
しては、負荷に電流が限定されないプッシュプル型のバ
ッファ回路が望ましい。図２に従来のプッシュプル型バ
ッファ回路の構造を示す。ＰＮＰトランジスタＱ９のベ
ースとＮＰＮトランジスタＱ１０のベースとが接続さ
れ、入力端子を構成している。Ｑ９のエミッタは定電流
源Ｉ１を経て高電位電源に、またコレクタは低電位電源
に接続されている。Ｑ１０のコレクタは高電位電源に、
またエミッタは定電流源Ｉ２を経て低電位電源に接続さ
れている。ＮＰＮトランジスタＱ１１のエミッタとＰＮ
ＰトランジスタＱ１２のエミッタとが接続され、出力端
子を構成する。ＮＰＮトランジスタＱ１１のベースはＱ
９のエミッタに接続され、コレクタは高電位電源に接続
されている。また、Ｑ１２のベースはＱ１０のエミッタ
に接続され、コレクタは低電位電源に接続されている。
この回路において、定電流源Ｉ１とＩ２に流れる電流値
がＩの時、Ｑ９とＱ１１のＶ BEの絶対値が等しければ、
Ｑ１１のエミッタ電流はＱ９と等しくなる。Ｑ１０とＱ
１２のＶBEの絶対値が等しければ、Ｑ１２のエミッタ電
流はＱ１０と等しくなる。すなわち、入力側のＱ９とＱ
１０に流れる電流と同じ電流Ｉが出力側のＱ１１とＱ１
２に流れる。従って、出力電圧は入力電圧に対して一定
の関係に維持される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
プッシュプル型バッファ回路では、コンプリメンタリ・
ペアのＰＮＰ、ＮＰＮトランジスタで構成しても、全く
同一のＩE−ＶBE特性を得ることは困難で、必然的にＰ
ＮＰとＮＰＮのＶBEにはばらつきを生じる。すなわち、
入力と出力との間にオフセット電圧が発生するという問
題があった。
プッシュプル型バッファ回路では、コンプリメンタリ・
ペアのＰＮＰ、ＮＰＮトランジスタで構成しても、全く
同一のＩE−ＶBE特性を得ることは困難で、必然的にＰ
ＮＰとＮＰＮのＶBEにはばらつきを生じる。すなわち、
入力と出力との間にオフセット電圧が発生するという問
題があった。
【０００５】本発明は、入力端子と出力端子との間に生
じるオフセット電圧を低減できるバッファ回路を提供す
ることを目的とする。
じるオフセット電圧を低減できるバッファ回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ベースとコレクタが高電位電源に接続さ
れた第１のＮＰＮトランジスタと、ベースとコレクタが
低電位電源に接続された第１のＰＮＰトランジスタと、
第１のＮＰＮトランジスタのエミッタと第１のＰＮＰト
ランジスタのエミッタ間に接続された抵抗と、エミッタ
が高電位電源に接続され、そのベースが前記第１のＮＰ
Ｎトランジスタのエミッタと接続された第２のＰＮＰト
ランジスタと、エミッタが第２のＰＮＰトランジスタに
接続され、コレクタが低電位電源に接続された第３のＰ
ＮＰトランジスタと、コレクタが高電位電源に接続さ
れ、ベースが第３のＰＮＰトランジスタのベースと接続
され入力端子を形成する第２のＮＰＮトランジスタと、
エミッタが低電位電源に接続され、ベースは前記第１の
ＰＮＰトランジスタのエミッタに接続され、コレクタが
第２のＮＰＮトランジスタに接続された第３のＮＰＮト
ランジスタと、コレクタが高電位電源に接続され、ベー
スが前記第２のＰＮＰトランジスタのコレクタと第３の
ＰＮＰトランジスタのエミッタに接続された第４のＮＰ
Ｎトランジスタと、コレクタが低電位電源に接続され、
ベースが前記第２のＮＰＮトランジスタのエミッタと第
３のＮＰＮトランジスタのコレクタに接続され、エミッ
タが第４のＮＰＮトランジスタのエミッタと接続されて
出力端子を形成する第４のＰＮＰトランジスタとを有す
ることを特徴とする。
成するために、ベースとコレクタが高電位電源に接続さ
れた第１のＮＰＮトランジスタと、ベースとコレクタが
低電位電源に接続された第１のＰＮＰトランジスタと、
第１のＮＰＮトランジスタのエミッタと第１のＰＮＰト
ランジスタのエミッタ間に接続された抵抗と、エミッタ
が高電位電源に接続され、そのベースが前記第１のＮＰ
Ｎトランジスタのエミッタと接続された第２のＰＮＰト
ランジスタと、エミッタが第２のＰＮＰトランジスタに
接続され、コレクタが低電位電源に接続された第３のＰ
ＮＰトランジスタと、コレクタが高電位電源に接続さ
れ、ベースが第３のＰＮＰトランジスタのベースと接続
され入力端子を形成する第２のＮＰＮトランジスタと、
エミッタが低電位電源に接続され、ベースは前記第１の
ＰＮＰトランジスタのエミッタに接続され、コレクタが
第２のＮＰＮトランジスタに接続された第３のＮＰＮト
ランジスタと、コレクタが高電位電源に接続され、ベー
スが前記第２のＰＮＰトランジスタのコレクタと第３の
ＰＮＰトランジスタのエミッタに接続された第４のＮＰ
Ｎトランジスタと、コレクタが低電位電源に接続され、
ベースが前記第２のＮＰＮトランジスタのエミッタと第
３のＮＰＮトランジスタのコレクタに接続され、エミッ
タが第４のＮＰＮトランジスタのエミッタと接続されて
出力端子を形成する第４のＰＮＰトランジスタとを有す
ることを特徴とする。
【０００７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、ベースとコレクタが高電位電源に接続された第１の
ＮＰＮトランジスタと、ベースとコレクタが低電位電源
に接続された第１のＰＮＰトランジスタと、第１のＮＰ
Ｎトランジスタのエミッタと第１のＰＮＰトランジスタ
のエミッタ間に接続された抵抗と、エミッタが高電位電
源に接続され、そのベースが前記第１のＮＰＮトランジ
スタのエミッタと接続された第２のＰＮＰトランジスタ
と、エミッタが第２のＰＮＰトランジスタに接続され、
コレクタが低電位電源に接続された第３のＰＮＰトラン
ジスタと、コレクタが高電位電源に接続され、ベースが
第３のＰＮＰトランジスタのベースと接続され入力端子
を形成する第２のＮＰＮトランジスタと、エミッタが低
電位電源に接続され、ベースは前記第１のＰＮＰトラン
ジスタのエミッタに接続され、コレクタが第２のＮＰＮ
トランジスタに接続された第３のＮＰＮトランジスタ
と、コレクタが高電位電源に接続され、ベースが前記第
２のＰＮＰトランジスタのコレクタと第３のＰＮＰトラ
ンジスタのエミッタに接続された第４のＮＰＮトランジ
スタと、コレクタが低電位電源に接続され、ベースが前
記第２のＮＰＮトランジスタのエミッタと第３のＮＰＮ
トランジスタのコレクタに接続され、エミッタが第４の
ＮＰＮトランジスタのエミッタと接続されて出力端子を
形成する第４のＰＮＰトランジスタとを有することを特
徴とするバッファ回路であり、この回路構成によって、
トランジスタのＶBEのばらつきの影響による入力端子と
出力端子の間のオフセット電圧の発生を防止できる。
は、ベースとコレクタが高電位電源に接続された第１の
ＮＰＮトランジスタと、ベースとコレクタが低電位電源
に接続された第１のＰＮＰトランジスタと、第１のＮＰ
Ｎトランジスタのエミッタと第１のＰＮＰトランジスタ
のエミッタ間に接続された抵抗と、エミッタが高電位電
源に接続され、そのベースが前記第１のＮＰＮトランジ
スタのエミッタと接続された第２のＰＮＰトランジスタ
と、エミッタが第２のＰＮＰトランジスタに接続され、
コレクタが低電位電源に接続された第３のＰＮＰトラン
ジスタと、コレクタが高電位電源に接続され、ベースが
第３のＰＮＰトランジスタのベースと接続され入力端子
を形成する第２のＮＰＮトランジスタと、エミッタが低
電位電源に接続され、ベースは前記第１のＰＮＰトラン
ジスタのエミッタに接続され、コレクタが第２のＮＰＮ
トランジスタに接続された第３のＮＰＮトランジスタ
と、コレクタが高電位電源に接続され、ベースが前記第
２のＰＮＰトランジスタのコレクタと第３のＰＮＰトラ
ンジスタのエミッタに接続された第４のＮＰＮトランジ
スタと、コレクタが低電位電源に接続され、ベースが前
記第２のＮＰＮトランジスタのエミッタと第３のＮＰＮ
トランジスタのコレクタに接続され、エミッタが第４の
ＮＰＮトランジスタのエミッタと接続されて出力端子を
形成する第４のＰＮＰトランジスタとを有することを特
徴とするバッファ回路であり、この回路構成によって、
トランジスタのＶBEのばらつきの影響による入力端子と
出力端子の間のオフセット電圧の発生を防止できる。
【０００８】以下、本発明の実施の形態について、図１
を用いて説明する。 （実施の形態）図１は請求項１におけるバッファ回路の
回路構成図を示す。はじめに、トランジスタＱｎ（ｎ＝
１〜７）の各電圧、電流を以下のように記述する。Ｑｎ
のベース電圧をＶQnB、ベース・エミッタ間電圧をＶ
QnBE、エミッタ電流をＩQnとおくと、ＱｎがＮＰＮトラ
ンジスタの場合、次式が成立する。
を用いて説明する。 （実施の形態）図１は請求項１におけるバッファ回路の
回路構成図を示す。はじめに、トランジスタＱｎ（ｎ＝
１〜７）の各電圧、電流を以下のように記述する。Ｑｎ
のベース電圧をＶQnB、ベース・エミッタ間電圧をＶ
QnBE、エミッタ電流をＩQnとおくと、ＱｎがＮＰＮトラ
ンジスタの場合、次式が成立する。
【０００９】 ＶQnBE＝ＶTｌｎ（ＩQn／ＩSN） ・・・（１） また、 ＩQn＝ＩSNｅｘｐ（ＶQnBE／ＶT） ・・・（２） 同様に、ＱｎがＰＮＰトランジスタの場合は ＶQnBE＝ＶTｌｎ（ＩQn／ＩSP） ・・・（３） また、 ＩQn＝ＩSPｅｘｐ（ＶQnBE／ＶT） ・・・（４） で表される。 （但し、熱電圧ＶT＝ｋＴ／ｑ、ＩSN：ＮＰＮトランジ
スタの飽和電流、ＩSP：ＰＮＰトランジスタの飽和電流
とする） まず、図１のＶ2は高電位電源ＶHCCとトランジスタＱ２
のベース電圧ＶQ2Bとの電位差であり、次式（５）で表
される。
スタの飽和電流、ＩSP：ＰＮＰトランジスタの飽和電流
とする） まず、図１のＶ2は高電位電源ＶHCCとトランジスタＱ２
のベース電圧ＶQ2Bとの電位差であり、次式（５）で表
される。
【００１０】 Ｖ2＝ＶHCC−ＶQ2B＝ＶQ1BE＝ＶTｌｎ（Ｉ／ＩSN） ・・・（５） また、Ｑ２のエミッタ電流は式（５）を用いて ＩQ2＝ＩSPｅｘｐ（ＶQ2BE／ＶT） ＝ＩSPｅｘｐ（Ｖ2／ＶT） ＝ＩSPｅｘｐ（ＶTｌｎ（Ｉ／ＩSN）／ＶT） ＝（ＩSP／ＩSN）・Ｉ ・・・（６） となる。Ｑ４のベース・エミッタ間電圧は、Ｑ２とＱ４
のエミッタ電流が等しいことから（６）式を用いて ＶQ4BE＝ＶTｌｎ（ＩQ2／ＩSP） ＝ＶTｌｎ（（ＩSP／ＩSN）・Ｉ／ＩSP） ＝ＶTｌｎ（Ｉ／ＩSN） ・・・（７） で表される。同様にして、Ｑ５のベース・エミッタ間電
圧は次式で得られる。
のエミッタ電流が等しいことから（６）式を用いて ＶQ4BE＝ＶTｌｎ（ＩQ2／ＩSP） ＝ＶTｌｎ（（ＩSP／ＩSN）・Ｉ／ＩSP） ＝ＶTｌｎ（Ｉ／ＩSN） ・・・（７） で表される。同様にして、Ｑ５のベース・エミッタ間電
圧は次式で得られる。
【００１１】 ＶQ5BE＝ＶTｌｎ（Ｉ／ＩSP） ・・・（８） （７）、（８）式より ＶO＝ＶQ4BE＋ＶQ5BE ＝ＶT（ｌｎ（Ｉ／ＩSN）＋ｌｎ（Ｉ／ＩSP）） ・・・（９） 一方、ＶOは次式でも表される。すなわち、 ＶO＝ＶQ3BE＋ＶQ6BE ＝ＶT（ｌｎ（ＩQ3／ＩSN）＋ｌｎ（ＩQ6／ＩSP））・・・（１０ ） また、ＩQ3＝ＩQ6＝ＩOであるから、 ＶO＝ＶT（ｌｎ（ＩO／ＩSN）＋ｌｎ（ＩO／ＩSP）） ・・・（１１ ） （９）、（１１）式より ＩO＝Ｉ となる。また、Ｑ３のベース・エミッタ間電圧も次式で
表される。
表される。
【００１２】 ＶQ3BE＝ＶTｌｎ（Ｉ／ＩSN） ・
・・（１２）よって（７）式と（１２）式は等しくなる
ので Ｖin＝Ｖout となって、入力端子と出力端子との間にオフセット電圧
は発生しない。
・・（１２）よって（７）式と（１２）式は等しくなる
ので Ｖin＝Ｖout となって、入力端子と出力端子との間にオフセット電圧
は発生しない。
【００１３】
【発明の効果】以上のように、本発明のバッファ回路に
よれば、従来から用いられているプシュプル型バッファ
回路に加えて、新たにトランジスタＱ１、Ｑ２、Ｑ７、
Ｑ８及び抵抗Ｒを設けて、図１に示す構成をとることに
より、ＮＰＮ及びＰＮＰトランジスタのＶBEのばらつき
を抑えて入力端子と出力端子間のオフセット電圧の発生
を防止することが可能となる。
よれば、従来から用いられているプシュプル型バッファ
回路に加えて、新たにトランジスタＱ１、Ｑ２、Ｑ７、
Ｑ８及び抵抗Ｒを設けて、図１に示す構成をとることに
より、ＮＰＮ及びＰＮＰトランジスタのＶBEのばらつき
を抑えて入力端子と出力端子間のオフセット電圧の発生
を防止することが可能となる。
【図１】本発明の一実施の形態によるバッファ回路の構
成回路図
成回路図
【図２】従来のプッシュプル型バッファ回路の構成回路
図
図
Ｑ１，Ｑ２、Ｑ３、Ｑ４，Ｑ５，Ｑ６，Ｑ７、Ｑ８ ト
ランジスタ Ｒ 抵抗
ランジスタ Ｒ 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 一生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (1)
- 【請求項１】 ベースとコレクタが高電位電源に接続さ
れた第１のＮＰＮトランジスタと、ベースとコレクタが
低電位電源に接続された第１のＰＮＰトランジスタと、
第１のＮＰＮトランジスタのエミッタと第１のＰＮＰト
ランジスタのエミッタ間に接続された抵抗と、エミッタ
が高電位電源に接続され、そのベースが前記第１のＮＰ
Ｎトランジスタのエミッタと接続された第２のＰＮＰト
ランジスタと、エミッタが第２のＰＮＰトランジスタに
接続され、コレクタが低電位電源に接続された第３のＰ
ＮＰトランジスタと、コレクタが高電位電源に接続さ
れ、ベースが第３のＰＮＰトランジスタのベースと接続
され入力端子を形成する第２のＮＰＮトランジスタと、
エミッタが低電位電源に接続され、ベースは前記第１の
ＰＮＰトランジスタのエミッタに接続され、コレクタが
第２のＮＰＮトランジスタに接続された第３のＮＰＮト
ランジスタと、コレクタが高電位電源に接続され、ベー
スが前記第２のＰＮＰトランジスタのコレクタと第３の
ＰＮＰトランジスタのエミッタに接続された第４のＮＰ
Ｎトランジスタと、コレクタが低電位電源に接続され、
ベースが前記第２のＮＰＮトランジスタのエミッタと第
３のＮＰＮトランジスタのコレクタに接続され、エミッ
タが第４のＮＰＮトランジスタのエミッタと接続されて
出力端子を形成する第４のＰＮＰトランジスタとを有す
ることを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336510A JPH09181539A (ja) | 1995-12-25 | 1995-12-25 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336510A JPH09181539A (ja) | 1995-12-25 | 1995-12-25 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181539A true JPH09181539A (ja) | 1997-07-11 |
Family
ID=18299881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336510A Pending JPH09181539A (ja) | 1995-12-25 | 1995-12-25 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267275A (ja) * | 2006-03-29 | 2007-10-11 | Denso Corp | トランジスタ回路 |
-
1995
- 1995-12-25 JP JP7336510A patent/JPH09181539A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007267275A (ja) * | 2006-03-29 | 2007-10-11 | Denso Corp | トランジスタ回路 |
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