JPH0918344A - マンチェスター符号化復号化装置 - Google Patents

マンチェスター符号化復号化装置

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JPH0918344A
JPH0918344A JP8163464A JP16346496A JPH0918344A JP H0918344 A JPH0918344 A JP H0918344A JP 8163464 A JP8163464 A JP 8163464A JP 16346496 A JP16346496 A JP 16346496A JP H0918344 A JPH0918344 A JP H0918344A
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サルマン・アブー・ハッサン
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Orange SA
France Telecom R&D SA
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LA POSTE
France Telecom SA
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    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
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    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
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Abstract

(57)【要約】 【課題】マンチェスター符号化復号化装置を提供する。 【解決手段】本発明のマンチェスター符号化復号化装置
は、 −クロックの開始信号を与える同期信号生成モジュール
(１１)と、 −伝送／符号化クロック及び復号化クロック並びに低周
波クロックを生成するクロックの同期及び生成のための
モジュール(１２)と、 −復号化クロックで駆動されるフリップフロップを含む
復号化モジュール(１３)であって、符号化が、受信フェ
ーズ中復号化されるべきマンチェスター符号化データの
入力信号の簡単なサンプリングであることと、 −伝送フェーズ中伝送されるべきデータのマンチェスタ
ー符号での入力信号と伝送クロックとの間の“排他的Ｏ
Ｒ”機能を実行する符号化モジュール(１４)とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マンチェスター符
号化復号化装置に関するものである。
【０００２】
【従来の技術】本発明の分野は、全ての種類の非接触カ
ードの分野である。すなわち、遠隔駆動又は電池駆動
の、近接カード、中長距離カード、単周波数カード、多
周波遠隔駆動カードである。本発明の分野もまた電子ラ
ベルの分野である。交換プロトコルは、伝送情報の符号
化とともに非接触カードとその読取器始動との間の伝送
に使用されている。符号化の本質的な目的は、一連の
“０”ビットの伝送を回避することにある。この場合、
マンチェスター符号が最も使用される符号である。
【０００３】
【発明が解決しようとする課題】しかしこの符号は、カ
ード側であろうが読取器側であろうがデータの復号化に
関して特別の実際的な困難性を導入する。もしマンチェ
スター符号化の形成がありふれたものであるならば、そ
れは“排他的ＯＲ”タイプの操作によって容易に実行さ
れることができる。復号化操作は、非常に複雑で、復号
化チェーンに遅延線の導入を必要とする。両方の伝送方
向でカード側及び読取器側の伝送クロックの同期化に特
別の注意をしなければならない。本発明の目的は、マン
チェスター様式の符号化／復号化を実行する装置を提案
することにあり、大きな特徴は復号化部分にあり、この
装置は、伝送クロックの生成及びその同期化の両方を確
実にし、伝送クロックはアナログヘッドで再生されたＨ
Ｆ周波数から生成されている。
【０００４】
【課題を解決するための手段】本発明のマンチェスター
符号化復号化装置は、下記のモジュールを含んでいる。
‐同期信号生成モジュール： このモジュールは主に
重要である。このモジュールは、クロック、特に復号器
がＴ0 として知られている基準時間に対してそれ自体を
整列させることを可能にするクロックに対して開始信号
を生じさせる。 ‐クロックの同期・生成のためのモジュール： このモ
ジュールは、伝送／符号化クロック及び復号化クロック
並びに低周波クロックを生成する。これらのクロックは
符号化復号化装置の内部で使用される。これらのクロッ
クはまた、他の回路と符号化復号化装置とを同期化する
ために外部への出力を有する(受信、伝送等)。 ‐復号化モジュール： マンチェスター復号化は、正確
な復号化クロックを生成している前述のモジュールによ
って広大な範囲まで実行される。このクロックのエッジ
は、常に受信ビット上で同一の場所に位置決めされてい
る。この結果、復号化クロックによって駆動されるフリ
ップフロップに減少される非常に簡単な復号器になる。
要するに、復号化は、クロックの前縁で(間接符号のた
めの後縁で)実行される受信フェーズ中、復号化される
べきマンチェスター符号化データの入力信号の簡単なサ
ンプリングである。 ‐符号化モジュール： このモジュールは、伝送フェー
ズ中にマンチェスター符号に符号化されるべきであるデ
ータの入力信号と伝送クロックとの間の“排他的OR”機
能を実行する。
【０００５】復号化されるべきデータだけで復号化には
十分であることを特徴とし、符号化クロックに関するい
かなる情報も復号化には必要でない。本発明の符号化復
号化装置は、所定の伝送周波数、例えば、９６００ボー
で２つのクロック、すなわち１つの符号化クロックと１
つの復号化クロックによって作動する。第１の符号化ク
ロック(伝送中)は、分周器を使用してＨＦ(高周波)信号
から生成される。このクロックは、受信中符号化信号上
で再同期化される。整相は、第２のクロックの形成のた
めの時間ゼロ(Ｔ0) とみなされる受信信号の第１の後縁
で実行される。第２の復号化クロックはまた、符号化ク
ロックを生成する同一分周器を使用してHF信号から生成
され、このクロックは符号化クロックに対して、例えば
1/4ビットの特定された遅延を有している。復号化は、
復号化クロックの前縁で入力ラインをサンプリングする
ことによって生じる。間接マンチェスター符号の場合、
遅延は３Ｔ／４であることが有り得る。
【０００６】本発明の符号化復号化装置は、ＡＳＩＣ
(“特定用途向けIC”)に統合されるマクロセルの形式で
作成されている。本発明の目的であるモジュールとは別
に、ＡＳＩＣは、アナログヘッドと、例えば、ＥＥＰＲ
ＯＭ(“電気的消去プログラマブルＲＯＭ)型式のメモリ
と、伝送／受信プロトコル及びメモリでの読み出し／書
き込みを管理する論理部とを統合する。このＡＳＩＣは
２つのアプリケーション、すなわち電子ラベル及び非接
触カードで使用されている。本発明のモジュールはま
た、プログラマブル回路（ＦＰＧＡ：“フィールドプロ
グラマブルゲートアレイ”又はプログラマブル構成要
素）の形式で作成されている。この形式では、それは読
取器側で使用されることができる。確かに、本発明の符
号化復号化装置は、データの２つのフェーズ符号化を使
用するいかなる非接触システムに対しても関わりがあ
る。その顕著な点は、下記である。 ‐それは完全にディジタルである。その形成は非常に簡
単である。伝送クロックの生成及び復号化は同一の資源
を使用する。この結果、低電力消費を有する非常にコン
パクトなモジュールを生じる。 ‐非接触カード（又は電子ラベル）は常に読取器と同期
化される。原理は復号化システムと同一である。 ‐使用することが簡単である。システムの両側(読取器
及びカード)のためのマイクロプロセッサ及びケーブル
接続されたロジックによって同様に広範囲に使用される
ことができる。
【０００７】
【発明の実施の形態】図１は、本発明の符号化復号化装
置の概略図を示す。図１は、８つの入出力を有する装置
１０を有する。すなわち、 ‐読取器によって伝送される無線周波数信号の周波数す
なわちＲＦでのクロックＣＬＫ。この信号は、アナログ
インタフェースによるＲＦ信号の回復／再生の結果であ
る。クロックＣＬＫの周波数は例として示される場合で
は４．９ＭＨｚである。この周波数は非常により高い
が、より低いこともまたあり得る。周波数制限は本発明
の符号化復号化装置の形成のせいではない。このクロッ
クＣＬＫは、本発明の符号化復号化装置で使用される全
ての他のクロックを生成するために使用される。すなわ
ち、 ‐受信フェーズ中及び復号化されることを予定されてい
るマンチェスター符号化データの入力ＳＩ。 - 伝送フェーズ中にマンチェスター符号に復号化される
ことを予定されているデータの入力ＳＯ ＮＲＺ
【０００８】‐入力ＳＩで受信され、本発明の符号化復
号化装置によって復号化されたデータの出力ＳＩ ＮＲ
Ｚ。 ‐入力ＳＯ ＮＲＺで受信されたデータ及び本発明の符
号化復号化装置によってマンチェスター符号化されたデ
ータの出力ＳＯ。 ‐クロックＣＬＫから生成され、論理の残りを作動する
ために使用されるクロックＨ ＳＹＳＴＥＭ。このクロ
ックの周波数は、クロックＣＬＫの周波数に対して低
い。このクロックＣＬＫの周波数は、回路(その電力消
費が周波数とともに増加するＣＭＯＳ技術で製造された
回路)のエネルギーバランスを改善する。考察の場合で
は周波数は１５０ＫＨｚである。 ‐クロックＨ ＳＹＳＴＥＭから生成された伝送クロッ
クＨ ＴＲＡＮＳ。それは、伝送速度(考察された場合で
は９６００ボー)並びにマンチェスター符号化をクロッ
クするために使用される。 ‐クロックＨ ＳＹＳＴＥＭから生成されたマンチェス
ター復号化クロックＨ ＤＥＣＯＲＤＩＮＧ(考察される
場合では９６００Ｈｚ)。
【０００９】本発明の符号化復号化装置の伝送速度は９
６００ボーに制限されない。符号化復号化装置は、最も
使用される伝送速度(９６００、１９２００又はいかな
る他の速度も)の範囲によって使用されることができ
る。図１で示されるように、本発明のマンチェスター符
号化復号化装置は、下記のモジュールを含んでいる。 ・同期信号生成モジュール１１：このモジュールは、最
も重要性を有する。それは、クロック、特に、復号器が
Ｔ0として既知の基準時間に対してそれ自体を整列させ
る復号化クロックＨ ＤＥＣＯＲＤＩＮＧのための開始
信号を与える。同期信号(ＲＡＺ Ｈ ９６００)を生成
するために、このユニットはラインＳＩを連続的に監視
する。それは“１”から“０”への遷移を検出する瞬間
から、それはタイマをトリガし、例えば、１ｍｓの間、
スタンバイにそれ自体をリセットする。１ｍｓ後に到達
する“１”から“０”への第１の遷移は、基準時間Ｔ0
に対してそれを与える。この１ｍｓの待機時間は、寄生
遷移で同期化することを回避することを可能にする。：
この時間遅延は調整可能であり、安定信号を確定する面
からの復調システム性能に応じて、それはより大きく
も、又はより小さくもあり得る。
【００１０】・クロックの同期化及び生成のためのモジ
ュール１２：このモジュールは、伝送／符号化クロック
及び復号化クロック並びに低周波クロックを生成する。
これらのクロックは、符号化復号化装置の内部で使用さ
れる。これらのクロックはまた、符号化復号化装置とと
もに作動する他の回路を同期化するために外部への出力
（受信、伝送等）を有する。すなわち、
【００１１】‐簡単なカウンタ割算器(この場合では３
２による割算)によってクロクＣＬＫから得られたクロ
ックＨ ＳＹＳＴＥＭ：それは信号ＲＥＳＥＴによる初
期設定直後に開始する固定クロックである。 ‐伝送クロックＨ ＴＲＡＮＳ：それは、伝送速度を固
定し、マンチェスター符号化で使用される。それは、第
１のモジュール１１によって生成された同期信号によっ
てゼロにリセットされるカウンタ割算器(１６で割算)に
よってクロックＨ ＳＹＳＴＥＭから生成される(ＲＡＺ
Ｈ９６００=“１”は、カウンタを強いて０にする。
ＲＡＺ Ｈ９６００が“０”になるや否やカウンタは解
放される）。次に、クロックＨ ＴＲＡＮＳは、開始時
間Ｔ0から作動し、信号ＲＡＺ Ｈ９６００の各パルス
で再同期化される。 ‐復号化クロックＨ ＤＥＣＯＲＤＩＮＧ：それはマン
チェスター復号化のためだけに使用される。それは、Ｈ
ＴＲＡＮＳと同様に及び同一カウンタとともに生成さ
れる。パルスＲＡＺ Ｈ９６００＝“１"であるとき、
それはクロックH TRANSと同時に使用不可能にされる
が、信号ＲＡＺ Ｈ９６００が“０"になるとき、Ｈ Ｔ
ＲＡＮＳに対してある遅延で開始する。この遅延は、直
接マンチェスター符号の場合では１ビットの持続期間の
１／４である。それは、間接マンチェスター符号の場合
では１ビットの持続期間の３／４である(９６００ボー
での１ビットの持続期間は１０４μｓである)。２つの
前(後)縁を分離する遅延は常に同一である。クロックＨ
ＴＲＡＮＳの周波数シフトもまた同一比率でクロックＨ
ＤＥＣＯＲＤＩＮＧ に影響を与える。 ‐クロックＣＬＫは、読取器の中及びカードの中の両方
で使用可能である。符号化復号化装置が両方の側で使用
されるならば、信号ＣＬＫから同様に生成されている伝
送クロックＨ ＴＲＡＮＳは２つの装置では同期してい
る。符号化復号化装置がカード側で使用されるだけであ
る場合、カードクロックＨ ＴＲＡＮＳは読取器クロッ
クによって制御される。両方の場合、符号化復号化装置
側の同期は常に保証される。
【００１２】・復号化モジュール１３：マンチェスター
復号化は、正確な復号化クロックＨ ＤＥＣＯＲＤＩＮＧ
を生成する前述のモジュールによって広大な範囲まで実
行される。このクロックのエッジは常に受信ビットの同
一桁に位置決めされる。この結果、復号化クロックによ
って駆動されるフリッププロップに減少される非常に簡
単な復号器となる。実際は、復号化は、クロックの前縁
で(間接コードのための後縁で)実行される受信フェーズ
中、復号化される予定のマンチェスター符号化データの
入力信号ＳＩの簡単なサンプリングである。 ・符号化モジュール１４：このモジュールは、伝送フェ
ーズ中、マンチェスター符号に符号化されるべきである
データの入力信号ＳＯ ＮＲＺと伝送クロックＨ ＴＲＡ
ＮＳとの間の“排他的ＯＲ”機能を実行する。
【００１３】本発明の符号化復号化装置１０は、所定の
伝送周波数、例えば、９６００ボーで２つのクロック、
１つの符号化クロックと１つの復号化クロックとで作動
する。第１のクロックは、符号化のために使用される
(伝送中)。それは、分周器を使用してＨＦ信号から生成
される。このクロックは、受信中、符号化信号上に再同
期化される。整相は、第２のクロックの形成のための時
間ゼロ(Ｔ0)とみなされる受信信号の第１の後縁で実行
される。復号化クロックもまた、符号化クロックを生成
する同一の分周器を使用してＨＦ信号から生成され、こ
のクロックは、例えば、符号化クロックに対して１／４
ビットの特定遅延を有する。このクロックの整相は、時
間Ｔ0＋Ｔ／４で実行される。復号化は、図２に示され
るような復号化クロックの前縁上で入力ラインをサンプ
リングすることによって生じる。
【００１４】本発明の符号化復号化装置の作成は非常に
簡単である。そのことは、その独創性及びその重要性を
符号化復号化装置に与えている。本発明の符号化復号化
装置は、ハードウェア記述言語ＶＨＤＬ（ＶＥＲＹ Ｈ
ｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃ
ｕｉｔ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ
Ｌａｎｇｕａｇｅ“超高速集積回路ハードウェア記述言
語”）で作成されている。その働きはシミュレートさ
れ、その動作は確認されている。ハードウェアレベルで
の実現は“標準セル”のライブラリ内の合成によって実
行されている。図１のモジュールへの分割は、ＶＨＤＬ
で記述された操作上の分割に正確に相当する。ＶＨＤＬ
言語での記述は下記の付表に示されている。
【００１５】 付表 ＶＨＤＬ言語による記述 Ｉ．本発明の符号化／復号化の概要、および各モジュールへのブレークダウン ｌｉｂｒａｒｙ ＩＥＥＥ； ｕｓｅ ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ １１６４．ａｌｌ； ｕｓｅ ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ ａｒｉｔｈ．ａｌｌ； ｅｎｔｉｔｙ ＣＯＤＥＣ Ｍ ｉｓ Ｐｏｒｔ（ＣＬＫ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＴＲＡＮＳ ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＳＹＳＴＥＭ ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＤＥＣＯＤＩＮＧ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＥＳＥＴ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＩ＿ＮＲＺ ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＯ＿ＮＲＺ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＩ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＯ ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ）； ｅｎｄ ＣＯＤＥＣ Ｍ ａｒｃｈｉｔｅｃｔｕｒｅ ＳＣＨＥＭＡＴＩＣ ｏｆ ＣＯＤＥＣ Ｍ ｉｓ ｓｉｇｎａｌ Ｈ＿ＴＲＡＮＳ＿Ｌ ：ＳＴＤ＿ＵＬＯＧＩＣ； ｓｉｇｎａｌ ＲＡＺ＿Ｈ＿９６００ ：ＳＴＤ＿ＵＬＯＧＩＣ； ｓｉｇｎａｌ Ｈ＿ＤＥＣＯＤＩＮＧ＿Ｌ：ＳＴＤ＿ＵＬＯＧＩＣ； ｓｉｇｎａｌ Ｈ＿ＳＹＳＴＥＭ ：ＳＴＤ＿ＵＬＯＧＩＣ； ｃｏｍｐｏｎｅｎｔ ＳＹＮＣＨＲＯ ｐｏｒｔ （ＲＥＳＥＴ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＳＹＳＹＴＥＭ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＩ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＡＺ＿Ｈ＿９６００：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ｅｎｄ ｃｏｍｐｏｎｅｎｔ ｃｏｍｐｏｎｅｎｔ ＣＬＯＣＫＳ ｐｏｒｔ （ＲＥＳＥＴ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＡＺ＿Ｈ＿９６００：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＣＬＫ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＤＥＣＯＤＩＮＧ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＳＹＳＹＴＥＭ ：ｂｕｆｆｅｒ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＴＲＡＮＳ ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ）； ｅｎｄ ｃｏｍｐｏｎｅｎｔ； ｃｏｍｐｏｎｅｎｔ ＣＯＤＥＲ ｐｏｒｔ （ＳＯ ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＯ＿ＮＲＺ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＴＲＡＮＳ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＥＳＥＴ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ）； ｅｎｄ ｃｏｍｐｏｎｅｎｔ； ｃｏｍｐｏｎｅｎｔ ＤＥＣＯＤＥＲ ｐｏｒｔ （ＳＩ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＩ＿ＮＲＺ ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＤＥＣＯＤＩＮＧ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＥＳＥＴ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ）； ｅｎｄ ｃｏｍｐｏｎｅｎｔ； ｂｅｇｉｎ Ｈ＿ＴＲＡＮＳ ← Ｈ＿ＴＲＡＮＳ＿Ｌ； Ｈ＿ＤＥＣＯＤＩＮＧ← Ｈ＿ＤＥＣＯＤＩＮＧ＿Ｌ； Ｈ＿ＳＹＳＴＥＭ ← Ｈ＿ＳＹＳＴＥＭ＿Ｌ； Ｉ＿１：ＳＹＮＣＨＲＯ ｐｏｒｔ ｍａｐ（ＲＥＳＥＴ →ＲＥＳＥＴ； Ｈ＿ＳＹＳＴＥＭ →Ｈ＿ＳＹＳＴＥＭ＿Ｌ； ＳＩ →ＳＩ； ＲＡＺ＿Ｈ＿９６００ →ＲＡＺ＿Ｈ＿９６００）； Ｉ＿２：ＣＬＯＣＫＳ ｐｏｒｔ ｍａｐ（ＲＥＳＥＴ →ＲＥＳＥＴ； ＲＡＺ＿Ｈ＿９６００ →ＲＡＺ＿Ｈ＿９６００； ＣＬＫ →ＣＬＫ； Ｈ＿ＤＥＣＯＤＩＮＧ →Ｈ＿ＤＥＣＯＤＩＮＧ＿Ｌ； Ｈ＿ＳＹＳＴＥＭ →Ｈ＿ＳＹＳＴＥＭ＿Ｌ）； Ｈ＿ＴＲＡＮＳ →Ｈ＿ＴＲＡＮＳ＿Ｌ； Ｉ＿４：ＣＯＤＥＲ ｐｏｒｔ ｍａｐ（ＳＯ →ＳＯ； ＳＯ＿ＮＲＺ →ＳＩ＿ＮＲＺ； Ｈ＿ＴＲＡＮＳ →Ｈ＿ＴＲＡＮＳ＿Ｌ； ＲＥＳＥＴ →ＲＥＳＥＴ）； Ｉ＿５：ＤＥＣＯＤＥＲ ｐｏｒｔ ｍａｐ（ＳＩ → ＳＩ； ＳＩ＿ＮＲＺ → ＳＩ＿ＮＲＺ； Ｈ＿ＤＥＣＯＤＩＮＧ →Ｈ＿ＤＥＣＯＤＩＮＧ＿Ｌ； ＲＥＳＥＴ →ＲＥＳＥＴ）； ｅｎｄ ＳＣＨＥＭＡＴＩＣ −− ｐｒａｇｍａ ｔｒａｎｓｌａｔｅ ｏｆｆ ｃｏｎｆｉｇｕｒａｔｉｏｎ ＣＦＧ ＣＯＤＥＣ Ｍ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ＤＥＣＯＲＤＥＲ ｉｓ ｆｏｒ ＢＥＨＡＶＩＯＲＡＬ ｅｎｄ ｆｏｒ； ｅｎｄ ＣＦＧ ＣＯＤＥＣ Ｍ ＢＥＨＡＶＩＯＲＡＬ；
【００１６】 ＩＩ−同期信号生成モジュール (１１) ｌｉｂｒａｒｙ ＩＥＥＥ； ｕｓｅ ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ １１６４．ａｌｌ； ｕｓｅ ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ ａｒｉｔｈ．ａｌｌ； ｅｎｔｉｔｙ ＳＹＮＣＨＲＯ ｉｓ ｐｏｒｔ （ＲＥＳＥＴ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＳＹＳＹＴＥＭ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＩ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＡＺ＿Ｈ＿９６００：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； ｅｎｄ ＳＹＮＣＨＲＯ ａｒｃｈｔｅｃｔｕｒｅ ＢＥＨＡＶＩＯＡＬ ｏｆ ＳＹＮＣＨＲＯ ｉｓ Ｐ ｓｙｎｃｈｒｏ：ｐｒｏｃｅｓｓ (ＲＥＳＥＴ，Ｈ ＳＹＳＴＥＭ、ＳＩ) ｔｙｐｅ ＴＹＰＥ ＳＴＡＴＥ ｉｓ （Ｅ ＩＮＩＴ， Ｅ ＳＹＮＣ０、Ｅ ＳＹＮＣ１， Ｅ ＳＹＮＣ２， Ｅ ＳＹＮＣ３， Ｅ ＳＹＮＣ４，Ｅ ＳＹＮＣ５,）； ｃｏｎｓｔａｎｔ Ｋ １ｍｓ：ＩＮＴＥＧＥＲ： ＝１５４；−ｄｅｌａｙ ｏｆ １ｍｓ：１ｍｓ*１５３．６ｋｈｚ ｖａｒｉａｂｌｅ ＳＴＡＴＥ ：ＴＹＰＥ ＳＴＡＴＥ； ｖａｒｉａｂｌｅ Ｋ：ＩＮＴＥＧＥＲ ｒａｎｇｅ ０ ｔｏ ２**９−１； −Ｌmax＞Ｋ ２ ７ｍｓ ｂｅｇｉｎ ｉｆ ＲＥＳＥＴ＝｀０´ｔｈｅｎ ＲＡＺ＿Ｈ＿９６００ ← ｀１´ ＳＴＡＴＥ：＝Ｅ＿ＩＮＩＴ ｅｌｅｉｆ Ｈ＿ＳＹＳＴＥＭ＝｀１´ Ｈ＿ＳＹＳＴＥＭ ｅｖｅｎｔ ｔｈｅｎ ｃａｓｅ ＳＴＡＴＥ ｉｓ ｗｈｅｎ Ｅ＿ＩＮＩＴ → ＲＡＺ＿Ｈ＿９６００ ← ｀０´； ＳＴＡＴＥ ：＝ Ｅ＿ＳＹＮＣ０ ； ＤＥＬＡＹ ＦＩＲＳＴ ＴＲＡＮＳＩＴＩＯＮ ＴＯ ｀０´ ＯＦ ＳＩ ｗｈｅｎ Ｅ＿ＳＹＮＣ０ → ｉｆ ＳＩ＝ ｀１´ ｔｈｅｎ ＳＴＡＴＥ ：＝ Ｅ＿ＳＹＮＣ１； ｅｎｄ ｉｆ； ｗｈｅｎ Ｅ ＳＹＮＣ１ → ｉｆ ＳＩ＝｀０´ｔｈｅｎ Ｋ：＝Ｋ＿１ｍｓ；−ｄｅｌａｙ ｔ ｏ ａｖｏｉｄ ｔｒｉｇｇｅｒｉｎｇ −ｏｎ ｐａｒａｓｉｔｉｃ ｔｒａｎｓｉｔｉｏｎｓ ＳＴＡＴＥ ：＝ Ｅ＿ＳＹＮＣ２； ｅｎｄ ｉｆ； ｗｈｅｎ Ｅ＿ＳＹＮＣ２ → ｉｆ Ｋ＝ ｀０´ｔｈｅｎ ＳＴＡＴＥ ：＝ Ｅ＿ＳＹＮＣ３； ｅｌｓｅ Ｋ：＝ Ｋ−１ ｅｎｄ ｉｆ； ｗｈｅｎ Ｅ＿ＳＹＮＣ３ → ｉｆ ＳＩ＝ ｀１´ｔｈｅｎ ＳＴＡＴＥ ：＝ Ｅ＿ＳＹＮＣ４； ｅｎｄ ｉｆ； ｗｈｅｎ Ｅ＿ＳＹＮＣ４ → ｉｆ ＳＩ＝ ｀０´ｔｈｅｎ ＲＡＺ＿Ｈ＿９６００ ← ｀１´ ＳＴＡＴＥ ：＝ Ｅ＿ＳＹＮＣ５； ｅｎｄ ｉｆ ｗｈｅｎ Ｅ＿ＳＹＮＣ５ → ＲＡＺ＿Ｈ＿９６００ ← ｀０´； ＳＴＡＴＥ ：＝ Ｅ＿ＳＹＮＣ０ ； ｅｎｄ ｃａｓｅ； ｅｎｄ ｉｆ； ｅｎｄ ｐｒｏｃｅｓｓ Ｐ ｓｙｎｃｈｒｏ ＥＮＤ ＰＲＯＣＥＳＳ ＳＹＮＣＨＲＯ ｅｎｄ ＢＥＨＡＶＩＯＲＡＬ； −−ｐｒａｇｍａ ｔｒａｎｓｌａｔｅ ｏｆｆ ｃｏｎｆｉｇｕｒａｔｉｏｎ ＣＦＧ ＳＹＮＣＨＲＯ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ＳＹＮＣＨＲＯ ｉｓ ｆｏｒ ＢＥＨＡＶＩＯＲＡＬ ｅｎｄ ｆｏｒ； ｅｎｄ ＣＦＧ ＣＹＮＣＨＲＯ ＢＥＨＡＶＩＯＲＡＬ；
【００１７】 ＩＩＩ．クロック発生モジュール(１２) ｌｉｂｒａｒｙ ＩＥＥＥ； ｕｓｅ ＩＥＥＥ．ＳＴＤ ＬＯＧＩＣ １１６４．ａｌｌ； ｅｎｔｉｔｙ ＣＬＯＣＫ ｉｓ ｐｏｒｔ （ＲＥＳＥＴ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＡＺ＿Ｈ＿９６００：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； ＣＬＫ ：ｉｎ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＤＥＣＯＤＩＮＧ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＳＹＳＴＥＭ ：ｂｕｆｆｅｒ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＴＲＡＮＳ ：ｏｕｔ ＳＴＤ＿ＵＬＯＧＩＣ）； ｅｎｄ ＣＬＯＣＫＳ； ａｒｃｈｉｔｅｃｔｕｒｅ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ＣＬＯＣＫＳ ｉｓ ｃｏｎｓｔａｎｔ Ｋ ＢＩＴ： Ｉｎｔｅｇｅｒ ：＝１６； １０４ ｕｓ*４．９１５２ｍｈｚ： ｄｕｒａｔｉｏｎ ｏｆ １ ｂｉｔ ａｔ ９６００ ｂａｕｄｓ ｃｏｎｓｔａｎｔ Ｋ ＨＯＲ：Ｉｎｔｅｇｅｒ ：＝３２； ｂｅｇｉｎ Ｐ Ｈ ＳＹＳＴＥＭ ：ｐｒｏｃｅｓｓ （ＲＥＳＥＴ，ＣＬＫ） ｖａｒｉａｂｌｅ Ｋ １５３ＫＨＺ：ＩＮＴＥＧＲＥＲ ｒａｎｇｅ ０ ｔｏ Ｋ ＨＯＲ−１； ｂｅｇｉｎ ｉｆ ＲＥＳＥＴ ＝ ｀０´ｔｈｅｎ Ｋ＿１５３ＫＨＺ ：＝０； Ｈ＿ＳＹＳＴＥＭ ← ｀１´； ｅｌｓｉｆ ＣＬＫ＝｀１´ ａｎｄ ＣＬＫ’ｅｖｅｎｔ ｔｈｅｎ ｉｆ Ｋ＿１５３ＫＨＺ＝０ ｔｈｅｎ Ｈ＿ＳＹＳＴＥＭ←｀０´ Ｋ＿１５３ＫＨＺ ：＝Ｋ ＨＯＲ−１； ｅｌｓｉｆ Ｋ＿１５３ＫＨＺ ＝Ｋ ＨＯＲ／２ ｔｈｅｎ Ｈ＿ＳＹＳＴＥＭ ← ｀１´； Ｋ＿１５３ＫＨＺ ：＝Ｋ＿１５３ＫＨＺ−１； ｅｌｓｅ Ｋ＿１５３ＫＨＺ ：＝Ｋ＿１５３ＫＨＺ−１； ｅｎｄ ｉｆ； ｅｎｄ ｉｆ； ｅｎｄ ｐｒｏｃｅｓｓ Ｐ Ｈ ＳＹＳＴＥＭ Ｐ ＣＬＯＣＫＳ：ｐｒｏｃｅｓｓ （ＲＥＳＥＴ， Ｈ ＳＹＳＴＥＭ， ＲＡＺ Ｈ ９６００） ｖａｒｉａｂｌｅ Ｋ ：Ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ Ｋ ＢＩＴ−１； ｂｅｇｉｎ ｉｆ ＲＡＺ＿Ｈ＿９６００＝｀１´ｔｈｅｎ Ｋ：＝Ｋ＿ＢＩＴ６１； Ｈ＿ＤＥＣＯＤＩＮＧ←｀０´； Ｈ＿ＴＲＡＮＳ ←｀０´； ｅｌｓｅｉｆ Ｈ＿ＳＹＳＴＥＭ＝｀１´ａｎｄ Ｈ ＳＹＳＴＥＭ ｅｖｅｎｔ ｔｈｅｎ ｉｆ Ｋ＝Ｋ＿ＢＩＴ−１ ｔｈｅｎ Ｈ＿ＴＲＡＮＳ ←｀１´；−ｓｔａｒｔ ｃｌｏｃｋ ｈ ９６００ Ｈ＿ＤＥＣＯＤＩＮＧ←｀０´； Ｋ ：＝Ｋ−１； ｅｌｓｉｆ Ｋ ＝ ３*Ｋ＿ＢＩＴ／4+1 ｔｈｅｎ Ｈ＿ＤＥＣＯＤＩＮＧ←｀１´；-ｓｔａｒｔ ｄｅｃｏｒｄｉｎｇ ｃｌｏｃｋ Ｋ ：＝Ｋ−１； ｅｌｓｉｆ Ｋ ＝ Ｋ＿ＢＩＴ／2-1 ｔｈｅｎ Ｈ＿ＴＲＡＮＳ ←｀０´； -Ｔ／2 Ｈ＿ＴＲＡＮＳ Ｋ ：＝Ｋ−１； ｅｌｓｉｆ Ｋ ＝ Ｋ＿ＢＩＴ／4+1 ｔｈｅｎ Ｈ＿ＤＥＣＯＤＩＮＧ ←｀０´；---Ｔ／２ ｄｅｃｏｒｄｉｎｇ ｃｌｏｃｋ Ｋ ：＝Ｋ−１； ｅｌｓｉｆ Ｋ＝０ ｔｈｅｎ Ｋ ＝ Ｋ＿ＢＩＴ−１ ｅｌｓｅ Ｋ ：＝Ｋ−１； ｅｎｄ ｉｆ； ｅｎｄ ｉｆ； ｅｎｄ ｐｒｏｃｅｓｓ Ｐ Ｃｌｏｃｋｓ； ｅｎｄ ＢＥＨＡＶＩＯＲＡＬ； −−ｐｒａｇｍａ ｔｒａｎｓｌａｔｅ ｏｆｆ ｃｏｎｆｉｇｕｒａｔｉｏｎ ＣＦＧ ＣＬＯＣＫＳ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ＣＬＯＣＫＳ ｉｓ ｆｏｒ ＢＥＨＡＶＩＯＲＡＬ ｅｎｄ ｆｏｒ； ｅｎｄ ＣＦＧ ＣＬＯＣＫＳ ＢＥＨＡＶＩＯＲＡＬ；
【００１８】 ＩＶ．復号化モジュール (１３) ｌｉｂｒａｒｙ ＩＥＥＥ； ｕｓｅ ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ １１６４．ａｌｌ ｕｓｅ ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ ａｒｉｔｈ．ａｌｌ； ｅｎｔｉｔｙ ＤＥＣＯＤＥＲ ｉｓ Ｐｏｒｔ （ＳＩ ：ＩＮ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＩ＿ＮＲＺ ：ＯＵＴ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＤＥＣＯＤＩＮＧ：ＩＮ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＥＳＥＴ ：ＩＮ ＳＴＤ＿ＵＬＯＧＩＣ）； ｅｎｄ ＤＥＣＯＤＥＲ； ａｒｃｈｉｔｅｃｔｕｒｅ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ＤＥＣＯＲＤＥＲ ｉｓ ｂｅｇｉｎ −−ＳＩ ：Ｉｎｐｕｔ ｏｆ ｃｏｄｅｄ ｄａｔａ −−ＳＯ ＮＲＺ ：Ｏｕｔｐｕｔ ｏｆ ｄｅｃｏｄｅｄ ｄａｔａ −−Ｈ＿ＤＥＣＯＤＩＮＧ ：Ｔｒａｎｓｍｉｓｓｉｏｎ ｃｌｏｃｋ ａｄｏｐｔｅｄ −−ＲＥＳＥＴ ：Ｉｎｉｔｉａｌｉｓａｔｉｏｎ ｏｆ ｔｈｅ ｃｉｒｃｕｉｔ ＝＝＝＝Ｍａｎｃｈｅｓｔｅｒ Ｔｙｐｅ Ｄｅｃｏｒｄｉｎｇ −− Ｔｈｅ ｄｅｃｏｄｉｎｇ ｉｓ ｃａｒｒｉｅｄ ｏｕｔ ｂｙ ｓａｍｐｌｉｎｇ ｔｈｅ ｓｉｇｎａｌ ｃｏｄｅ ＳＩ ｏｎ ｔｈｅ ｌｅａｄｉｎｇ −− ｅｄｇｅ ｏｆ ｔｈｅ ｄｅｃｏｄｉｎｇ ｃｌｏｃｋ Ｈ ＤＥＣＯＤＩＮＧ Ｐ ＤＥＣＯＤＩＮＧ ：ｐｒｏｃｅｓｓ ｂｅｇｉｎ ｗａｉｔ ｕｎｔｉｌ Ｈ ＤＥＣＯＤＩＮＧ＝｀１´； ＳＩ ＮＲＺ ←ＳＩ ｅｎｄ ｐｒｏｃｅｓｓ Ｐ ＤＥＣＯＤＩＮＧ； ｅｎｄ ＢＥＨＡＶＩＯＲＡＬ； −−ｐｒａｇｍａ ｔｒａｎｓｌａｔｅ ｏｆｆ ｃｏｎｆｉｇｕｒａｔｉｏｎ ＣＦＧ ＤＥＣＯＲＤＥＲ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ＤＥＣＯＲＤＥＲ ｉｓ ｆｏｒ ＢＥＨＡＶＩＯＲＡＬ ｅｎｄ ｆｏｒ； ｅｎｄ ＣＦＧ ＤＥＣＯＤＥＲ ＢＥＨＡＶＩＯＲＡＬ；
【００１９】 Ｖ．符号化モジュール(１４) ｌｉｂｒａｒｙ ＩＥＥＥ； ｕｓｅ ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ １１６４．ａｌｌ ｕｓｅ ＩＥＥＥ．ｓｔｄ ｌｏｇｉｃ ａｒｉｔｈ．ａｌｌ； ｅｎｔｉｔｙ ＣＯＤＥＲ ｉｓ Ｐｏｒｔ （ＳＯ ：ＯＵＴ ＳＴＤ＿ＵＬＯＧＩＣ； ＳＯ＿ＮＲＺ ：ＩＮ ＳＴＤ＿ＵＬＯＧＩＣ； Ｈ＿ＴＲＡＮＳ ：ＩＮ ＳＴＤ＿ＵＬＯＧＩＣ； ＲＥＳＥＴ ：ＩＮ ＳＴＤ＿ＵＬＯＧＩＣ）； ｅｎｄ ＣＯＤＥＲ； ａｒｃｈｉｔｅｃｔｕｒｅ ＢＨＡＶＩＯＲＡＬ ｏｆ ＣＯＤＥＲ ｉｓ ｂｅｇｉｎ −−ＳＯ ：Ｏｕｔｐｕｔ ｏｆ ｃｏｄｅｄ ｄａｔａ −−ＳＯ ＮＲＺ ：Ｉｎｐｕｔ ｏｆ ｄａｔａ ｔｏ ｂｅ ｅｎｃｏｄｅｄ −−Ｈ ＴＲＡＮＳ ：Ｔｒａｎｓｍｉｓｓｉｏｎ ｃｌｏｃｋ ａｄｏｐｔｅｄ −−ＲＥＳＥＴ ：Ｉｎｉｔｉａｌｉｓａｔｉｏｎ ｏｆ ｔｈｅ ｃｉｒｃｕｉｔ ＝＝＝＝Ｍａｎｃｈｅｓｔｅｒ Ｔｙｐｅ Ｄｅｃｏｒｄｉｎｇ −−ｅｎｃｏｄｉｎｇ ｂｙ ａｎ “ＯＲ ＥＸＣＬＵＳＩＶＥ” ｆｕｎｃｔｉｏｎ ｂｅｔｗｅｅｎ ｔｈｅ ｔｒａｎｓｍｉｓｓｉｏｎ ｃｌｏｃｋ −−ａｎｄ ｔｈｅ ｓｉｇｎａｌ ｔｏ ｂｅ ｅｎｃｏｄｅｄ， ｔｈｅ ｆｕｎｃｔｉｏｎ “ＮＯＴ”ｉｓ ｕｓｅｄ ｔｏ ｉｍｐｌｅｍｅｎｔ −−ｔｈｅ ｄｉｒｅｃｔ Ｍａｎｃｈｅｓｔｅｒ ｃｏｄｅ （ａ｀０´ｉｓ ｃｏｄｅｄ ｂｙ“０１”；ａ｀１´ｂｙ“１０” ＳＯ←ｎｏｔ（Ｈ ＴＲＡＮＳ ｘｏｒ ＳＯ ＮＲＺ）； ｅｎｄ ＢＥＨＡＶＩＯＲＡＬ； −−ｐｒａｇｍａ ｔｒａｎｓｌａｔｅ ｏｆｆ ｃｏｎｆｉｇｕｒａｔｉｏｎ ＣＦＧ ＣＯＤＥＲ ＢＥＨＡＶＩＯＲＡＬ ｏｆ ＣＯＤＥＲ ｉｓ ｆｏｒ ＢＥＨＡＶＩＯＲＡＬ ｅｎｄ ｆｏｒ； ｅｎｄ ＣＦＧ ＣＯＤＥＲ ＢＥＨＡＶＩＯＲＡＬ；
【００２０】本発明の符号化復号化装置は、ＡＳＩＣに
統合されるマクロセルの形式で作成されている。本発明
の目的であるモジュールとは別に、ＡＳＩＣは、アナロ
グヘッドと、例えば、ＥＥＰＲＯＭＰ型式のメモリと、
伝送／受信プロトコル及びメモリでの読み出し／書き込
みを管理する論理部とを統合する。このＡＳＩＣは２つ
のアプリケーション、すなわち電子ラベル及び非接触カ
ードで使用されている。本発明のモジュールはまた、プ
ログラマブル回路(ＦＰＧＡ)の形式で作成されている。
この形式では、それは読取器側で使用されることができ
る。作成された本発明の符号化復号化装置を作成する例
では下記のパラメータを有する。 ‐１．８７ＭＨｚでのＨＦクロック。 ‐９６００Ｈｚでの伝送クロック。 ‐直接マンチェスター符号：“１”ビットは、２ビット
“１０”で符号化される。“０"ビットは２ビット“０
１"で符号化される。符号化マンチェスタービットの持
続時間は、非符号化ビットの持続時間の半分に等しい。
したがって、伝送の実際の速度は１９２００ボーである
（他方では、間接マンチェスターは“１"ビットを“０
１"として符号化し、“０"を“１０"として符号化す
る）。
【図面の簡単な説明】
【図１】本発明の符号化復号化装置を示す。
【図２】符号化クロック及び復号化クロックのタイミン
グ図を示す。
【符号の説明】
１１ 同期信号生成モジュール １２ クロックの同期及び生成のためのモジュール １３ 復号化モジュール １４ 符号化モジュール

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】マンチェスター符号化復号化装置におい
    て、 クロックの開始信号を与える同期信号生成モジュール
    と、 伝送／符号化クロック及び復号化クロック並びに低周波
    クロックを生成するクロックの同期化及び生成のための
    モジュールと、 前記復号化クロックで駆動されるフリップフロップを含
    む復号化モジュールであって、前記復号化が、受信フェ
    ーズ中、復号化されるべきであるマンチェスター符号化
    データの入力信号の簡単なサンプリングであることと、 伝送フェーズ中復号化されるべきデータのマンチェスタ
    ー符号における前記入力信号と前記伝送クロックとの間
    の“排他的ＯＲ"機能を実行する符号化モジュールとを
    含み、復号化されるべき前記データのみが前記復号化に
    十分であり、前記符号化クロックに関するいかなる情報
    も前記復号化に必要ないことを特徴とするマンチェスタ
    ー符号化復号化装置。
  2. 【請求項２】所定の伝送周波数での２つのクロック、す
    なわち符号化クロック及び復号化クロックで作動するこ
    とを特徴とする請求項１に記載のマンチェスター符号化
    復号化装置。
  3. 【請求項３】前記符号化クロックが分周器を使用してHF
    信号から生成され、このクロックが受信中、符号化信号
    で再同期化され、整相が第２のクロックの形成のための
    時間ゼロとして取られる受信信号の第１の後縁で実行さ
    れ、かつ復号化クロックもまた前記符号化クロックを生
    成する同一の分周器を使用して前記HF信号から生成さ
    れ、このクロックが特定遅延を有し、前記復号化が前記
    復号化クロックの前縁で入力ラインをサンプリングする
    ことによって生じることを特徴とする請求項２に記載の
    マンチェスター符号化復号化装置。
  4. 【請求項４】２つのクロックが9600ボーで作動すること
    を特徴とする請求項２に記載のマンチェスター符号化復
    号化装置。
  5. 【請求項５】アナログヘッドと、メモリと、伝送／受信
    プロトコル及びメモリでの読取／書込を管理する論理部
    とを統合するASICにまた統合されるマクロセルの形式で
    作成されていることを特徴とする請求項１に記載のマン
    チェスター符号化復号化装置。
  6. 【請求項６】プログラマブル回路の形式で作成されてい
    ることを特徴とする請求項１に記載のマンチェスター符
    号化復号化装置。
  7. 【請求項７】非接触カードの分野で使用されていること
    を特徴とする請求項１に記載のマンチェスター符号化復
    号化装置。
  8. 【請求項８】電子ラベルの分野で使用されていることを
    特徴とする請求項１に記載のマンチェスター符号化復号
    化装置。
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