JPH09190161A - 行列演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の走査線を同時に選択する駆動法を用い
た単純マトリクス型液晶パネルを駆動する行列演算装置
において、行列演算の回路規模を削減する。 【解決手段】 レジスタ１１は入力データをＮ個保持し
列ベクトルとして出力する。行列メモリ１５は各要素の
値が０と１の２値からなるＮ次の行列を行ベクトルとし
て発生する。補正データメモリ１６は行列メモリ１５の
発生する行ベクトルの１の総数を発生する。ＥＸＯＲ回
路群１２は行ベクトルと列ベクトルの排他的論理和処理
を行う。加算回路群１３はＥＸＯＲ回路群１２のＮ個の
変換データに対してＮ−１回の加算を行い、１個の加算
データを発生する。加算回路１４は加算回路群１３の出
力と補正データメモリ１６の出力を加算する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、複数の走査線を同
時に選択する駆動法を用いた単純マトリクス型液晶パネ
ルの駆動に好適な行列演算装置に関するものである。

【０００２】

【従来の技術】現在、液晶パネルは、フラットパネルデ
ィスプレイとして広く一般に使用されている。その代表
的な種類の１つに、ＳＴＮ単純マトリクス型液晶パネル
がある。以後、ＳＴＮ単純マトリクス型液晶パネルをＳ
ＴＮ液晶パネルと略記する。このＳＴＮ液晶パネルは、
図８に示されるように、２枚のガラス基板８３ａ，８３
ｂで液晶層８４を挟持するという構造となっている。ガ
ラス基板８３ａには複数の縞状透明電極である行電極８
１が形成され、ガラス基板８３ｂには同じく複数の縞状
透明電極である列電極８２が形成されており、行電極８
１と列電極８２とは互いに垂直な関係をもっている。こ
のような単純構造から、ＳＴＮ液晶パネルは、低コスト
で生産できるという利点をもつ。またビデオレートの動
画を表示できる高速応答のＳＴＮ液晶パネルが開発され
つつある現在、その利用分野が広がりつつある。

【０００３】しかし、高速応答のＳＴＮ液晶パネルに対
し、１つの行電極に１フレーム期間に１度だけ選択電圧
を印加し、その行の上にある画素の情報を列電極から供
給する従来の線順次駆動法を用いると、コントラストが
著しく低下する。この現象は図９で説明される。図９に
おいて、信号（ａ）は１つの行電極に印加される行信
号、信号（ｂ）は１つの列電極に印加される列信号であ
り、信号（ｃ）は行電極と列電極の交点にある１つの画
素に印加される信号（ａ）と信号（ｂ）との差信号であ
る。信号（ａ）は行選択パルスであるため、従来の駆動
法では、それぞれの行電極は１フレーム期間に１度だけ
選択される。液晶層８４内の応答速度の速い液晶はこの
信号（ｃ）によって駆動され、波形（ｄ）のような光学
応答を示す。人間の目には波形（ｄ）の２つの破線で示
されるオン輝度、オフ輝度として知覚されるため、線順
次駆動法を高速応答の液晶に用いた場合、オン輝度の低
下およびオフ輝度の上昇を招き、表示される画像のコン
トラストは低下してしまう。

【０００４】この現象をフレーム応答現象という。

【０００５】そこで、近年、複数行同時選択駆動法と呼
ばれる新しい駆動法が提案されている。これは、一度に
複数の行を同時に選択することで、１つの行を１フレー
ム期間に複数回選択し、フレーム応答現象を抑制する技
術である。図１０はこの複数行同時選択駆動法によって
フレーム応答現象が抑制されることを示している。図１
０において信号（ａ）は１つの行電極に印加される行信
号、信号（ｂ）は１つの列電極に印加される列信号であ
り、信号（ｃ）は信号（ａ）と信号（ｂ）との差信号で
ある。信号（ａ）に示されるように、１フレーム期間内
で時間的に等間隔に何度も１つの行を選択するため、信
号（ｃ）で駆動される画素の液晶は、波形（ｄ）のよう
な光学応答を示す。このようにして、オン輝度の低下お
よびオフ輝度の上昇を防ぎ、高いコントラストが得られ
る。

【０００６】図１１は、この複数行同時選択駆動法の具
体的な処理の概要を示したものである。

【０００７】まず、行電極８１への行信号について説明
する。直交行列１１１は、各データが１，−１の２値、
または、１，０，−１の３値からなり、行列を構成する
列ベクトルのうち、任意の異なる２つの列ベクトルの内
積値が必ず０になる行列である。行ドライバ１１５は、
行信号として直交行列１１１のデータに比例した電圧を
繰り返し行電極８１に印加する。このような直交行列の
３値のうち、１，−１に対応する電圧が行電極８１に対
する選択パルスとなる。したがって、直交行列１１１の
１つの行ベクトルの１，−１の総数分だけ行電極８１を
同時に選択し、直交行列１１１の１つの列ベクトルの
１，−１の総数分だけ１つの行電極を１フレーム期間に
選択することになる。

【０００８】次に列電極８２への列信号について説明す
る。ＳＴＮ液晶パネルに表示する１フレーム分のディジ
タル画像データ１１２（−１がオン、１がオフに対応）
に対して、直交行列１１１との積である列信号データ１
１３を作成する。列ドライバ１１４は、列信号として列
信号データの各データの値に比例した電圧を列電極８２
に印加する。

【０００９】２つの信号は、ｉ番目（ｉは０以上Ｎ未満
の整数）の１Ｈ期間（１フレーム期間＝１Ｈ期間×Ｎ）
において、直交行列１１１のｉ行目のデータを行電極８
１に、列信号データ１１３のｉ行目のデータを列電極８
２にそれぞれ印加する。このようにすると１フレーム期
間で、両電極間のそれぞれの画素に、表示すべき画像デ
ータに比例した実効値電圧が蓄積される。各画素の液晶
層８４は、行電極８１、列電極８２間の実効値電圧に応
じて光を透過するため、ＳＴＮ液晶パネルに画像が表示
されることになる。

【００１０】図１２は、この列信号のデータを生成する
ＳＴＮ液晶パネルを駆動する行列演算装置についての従
来例の構成を示すブロック図である。図１２において、
入力された画像データはレジスタ１１でＮ個になるまで
保持され、Ｎ個のデータからなる列ベクトルとして出力
される。この画像データはＤビット（Ｄは２以上の自然
数）のディジタルデータである。また、行列メモリ１５
は１，−１の２値からなるＮ次の直交行列の１を０、−
１を１に変換した行列データを保持し、レジスタ１１か
ら１回列ベクトルが出力される間にＮ回行ベクトルを順
番に出力する。

【００１１】この列ベクトル、行ベクトルから行列演算
を行う回路が、排他的論理和加算回路群１２１（以下、
排他的論理和をＥＸＯＲと記載する）と加算回路群１３
である。ここで、行列演算は行ベクトルと列ベクトルの
ｊ番目（ｊはＮ以下の自然数）どうしを乗算し、生成さ
れたＮ個のデータを加算して行われ、行列メモリ１５か
ら出力される行ベクトルデータが１，−１の場合、行列
演算は、レジスタ１１から出力される列ベクトルデータ
に１または−１を乗算し、その結果をＮ−１回加算して
行われる。

【００１２】しかし、一般的には、乗算を行うと回路規
模が大きくなるため、行列演算においてｊ番目の行ベク
トルデータが−１の場合、ｊ番目の列ベクトルデータは
全ビットを反転し、１を加算するという２の補数処理を
用いて行われる。ここでは、行列メモリ１５から出力さ
れる行ベクトルは、直交行列の１，−１に対応するデー
タが０と１であり、行ベクトルデータが１の場合に列ベ
クトルデータの２の補数処理を行う。

【００１３】図１３は、その２の補数処理の従来例を示
す回路図で、図１２のＥＸＯＲ加算回路群１２１のＮ＝
８の場合を示す。図１３において、レジスタ１１から出
力された８個のＤビット列ベクトルデータと、行列メモ
リ１５から出力された８ビットの行ベクトルを１ビット
ずつ取り出した行ベクトルデータを、８個のＥＸＯＲ回
路で構成されるＥＸＯＲ回路群５１に入力し、それぞれ
ＥＸＯＲ処理する。そして、それぞれの結果に１ビット
の行ベクトルデータの０または１が加算回路１３１で加
算され、８個のＤビット変換データとして出力され、図
１２の加算回路群１３に入力される。つまり、行ベクト
ルデータが０の場合、レジスタ１１の列ベクトルデータ
に１を乗算し、行ベクトルデータが１の場合、レジスタ
１１の列ベクトルデータに−１を乗算したことと同じ結
果が得られる。

【００１４】そして、加算回路群１３では８個のＤビッ
ト変換データが、１個の列信号データになるまで加算が
繰り返される。このようにして１個の列信号データが生
成され、この処理が次の列ベクトルがレジスタ１１から
出力されるまで行われる。この場合、画像データをＮ行
Ｍ列（ＭはＮ以上の自然数）の行列とすると、Ｎ行Ｍ列
の列信号データが生成される。生成されたＮ行Ｍ列の列
信号データは順番にＭ個の列ドライバ３１に入力され、
その列信号データに応じた電圧をＳＴＮ液晶パネル（単
純マトリクス型液晶表示装置）３３の列電極に印加す
る。また、行列メモリ１５から出力する行ベクトルを１
と−１の元の直交行列になるように変換し、Ｎ個の行信
号データを生成し、生成された行信号データは行ドライ
バ３２に入力され、その行信号データに応じた電圧をＳ
ＴＮ液晶パネル３３の行電極に印加する。ただし、行ド
ライバ３２、列ドライバ３１とも、１フレーム期間内の
時刻ｉにおいて、生成されたＮ個の行信号データのｉ行
目のデータに応じた電圧、生成されたＮ行Ｍ列の列電極
データのｉ行目のデータに応じた電圧をそれぞれの電極
に印加する。

【００１５】なお、これらの方法は、T.J.Scheffer and
B.Clifton,"Active Addressing Method for High-Cont
rast Video-Rate STN Displays",1992 SID Digest of T
echnical Papers XXIII,pp.228-231(1992)に詳説されて
いる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記し
た従来の行列演算装置では、直交行列から生成された行
列の演算において、２の補数処理を行う場合にＮ個の列
ベクトルデータに対してＮ個の加算回路が必要となり、
回路規模が大きくなるという問題点を有していた。

【００１７】本発明は、上記のような従来方式の問題点
を解決するもので、Ｎ個の列ベクトルデータに対して１
個の加算回路を用いて、２の補数処理を行う場合と同じ
結果が得られ、回路規模を小さくできる液晶パネルを駆
動する行列演算装置を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明に係る行列演算装
置は、Ｎ個（Ｎは自然数）のデータからなる列ベクトル
と０と１の２値からなるＮ次の行列の行ベクトルとによ
り排他的論理和処理を行ってＮ個のデータを生成し、そ
のＮ個のデータの加算結果に対して前記行ベクトルの１
の総数に対応するデータを加算するように構成してあ
る。

【００１９】本発明によれば、従来例のように２の補数
処理を行うために排他的論理和手段においてＮ個の加算
回路を設ける必要がなく、排他的論理和処理によるＮ個
のデータの加算結果に対して行ベクトルの１の総数に対
応するデータを加算する加算回路を１つだけ用いればよ
い。演算の精度を劣化させることなく回路規模を小さく
することができる。

【００２０】

【発明の実施の形態】本発明に係る請求項１の行列演算
装置は、Ｎ個（Ｎは自然数）のデータからなる列ベクト
ルと０と１の２値からなるＮ次の行列の行ベクトルとに
より排他的論理和処理を行ってＮ個のデータを生成し、
そのＮ個のデータの加算結果に対して前記行ベクトルの
１の総数に対応するデータを加算するように構成してあ
ることを特徴としている。従来例のように２の補数処理
を行うために排他的論理和手段においてＮ個の加算回路
を設ける必要がなく、排他的論理和処理によるＮ個のデ
ータの加算結果に対して行ベクトルの１の総数に対応す
るデータを加算する加算回路を１つだけ用いればよく、
演算の精度を劣化させることなく回路規模を小さくする
ことができる。

【００２１】本発明に係る請求項２の行列演算装置は、
入力データを一定期間保持しＮ個（Ｎは自然数）のデー
タからなる列ベクトルとして出力するレジスタと、０と
１の２値からなるＮ次の行列を記憶し行ベクトルとして
出力する行列メモリと、前記行列メモリの出力する行ベ
クトルの１の総数を記憶し出力する補正データメモリ
と、前記レジスタの出力する列ベクトルと前記行列メモ
リの出力する行ベクトルにより排他的論理和処理を行い
Ｎ個のデータを出力する排他的論理和手段と、前記排他
的論理和手段の出力するＮ個のデータを加算する第１の
加算手段と、前記行列メモリの出力する行ベクトルの１
の総数に対応する前記補正データメモリの出力データと
前記第１の加算手段の出力データを加算する第２の加算
手段とを備えていることを特徴としている。従来例のよ
うに２の補数処理を行うために排他的論理和手段におい
てＮ個の加算回路を設けることに代えて、行列メモリの
出力する行ベクトルの１の総数を記憶し出力する補正デ
ータメモリと、その補正データメモリの出力データと第
１の加算手段の出力データを加算するための１個で構成
できる第２の加算手段とを備えればよく、演算の精度を
劣化させることなく回路規模を小さくすることができ
る。

【００２２】本発明に係る請求項３の行列演算装置は、
入力データを一定期間保持しＮ個（Ｎは自然数）のデー
タからなる列ベクトルとして出力するレジスタと、０と
１の２値からなるＮ次の行列を記憶し行ベクトルとして
出力する行列メモリと、前記行列メモリの出力する行ベ
クトルの１の総数を数えるカウンタ手段と、前記レジス
タの出力する列ベクトルと前記行列メモリの出力する行
ベクトルにより排他的論理和処理を行いＮ個のデータを
出力する排他的論理和手段と、前記排他的論理和手段の
出力するＮ個のデータを加算する第１の加算手段と、前
記行列メモリの出力する行ベクトルの１の総数に対応す
る前記カウンタ手段の出力データと前記第１の加算手段
の出力データを加算する第２の加算手段とを備えている
ことを特徴としている。従来例のように２の補数処理を
行うために排他的論理和手段においてＮ個の加算回路を
設けることに代えて、行列メモリの出力する行ベクトル
の１の総数を数えるカウンタ手段と、そのカウンタ手段
の出力データと第１の加算手段の出力データを加算する
ための１個で構成できる第２の加算手段とを備えればよ
く、演算の精度を劣化させることなく回路規模を小さく
することができる。

【００２３】本発明に係る請求項４の液晶パネル駆動用
の行列演算装置は、行電極と列電極との間に実効値電圧
に応答する液晶を挟持するマトリクス型液晶パネルと、
前記行電極を駆動する行信号のパターンを発生する０と
１の２値からなるＮ次（Ｎは自然数）の行列を記憶し行
ベクトルとして出力する行列メモリと、前記行列メモリ
の出力する行ベクトルの１の総数を記憶し出力する補正
データメモリと、外部から入力される画像データと前記
行列メモリの出力する行ベクトルと前記補正データメモ
リの出力データで変換し前記列電極を駆動する列信号の
データとして出力する列信号データ生成の演算手段と、
前記行列メモリの行ベクトルから前記行信号を、前記演
算手段の出力データから前記列信号をそれぞれ生成し前
記液晶パネルを駆動する駆動手段とからなり、前記演算
手段は、前記画像データを一定期間保持しＮ個のデータ
からなる列ベクトルとして出力するレジスタと、前記レ
ジスタの出力する列ベクトルと前記行列メモリの出力す
る行ベクトルにより排他的論理和処理を行いＮ個のデー
タを出力する排他的論理和手段と、前記排他的論理和手
段の出力するＮ個のデータを加算する第１の加算手段
と、前記行列メモリの出力する行ベクトルの１の総数に
対応する前記補正データメモリの出力データと前記第１
の加算手段の出力データを加算する第２の加算手段とか
ら構成されて、前記列信号のデータを生成するように構
成されていることを特徴としている。液晶パネル駆動用
の行列演算装置を構成するに当たり、請求項２と同様
に、行列メモリの出力する行ベクトルの１の総数を記憶
し出力する補正データメモリと、その補正データメモリ
の出力データと第１の加算手段の出力データを加算する
ための１個で構成できる第２の加算手段を備えればよい
から、画像データを列ベクトルデータとし、直交行列か
ら生成される行列の出力データを行ベクトルデータとし
たときの演算手段の構成が簡素化でき、また演算の精度
を劣化させることなく回路規模の増大を抑制することが
可能である。

【００２４】本発明に係る請求項５の液晶パネル駆動用
の行列演算装置は、行電極と列電極との間に実効値電圧
に応答する液晶を挟持するマトリクス型液晶パネルと、
前記行電極を駆動する行信号のパターンを発生する０と
１の２値からなるＮ次（Ｎは自然数）の行列を記憶し行
ベクトルとして出力する行列メモリと、前記行列メモリ
の出力する行ベクトルの１の総数を数えるカウンタ手段
と、外部から入力される画像データと前記行列メモリの
出力する行ベクトルと前記カウンタ手段の出力データで
変換し前記列電極を駆動する列信号のデータとして出力
する列信号データ生成の演算手段と、前記行列メモリの
行ベクトルから前記行信号を、前記演算手段の出力デー
タから前記列信号をそれぞれ生成し前記液晶パネルを駆
動する駆動手段とからなり、前記演算手段は、前記画像
データを一定期間保持しＮ個のデータからなる列ベクト
ルとして出力するレジスタと、前記レジスタの出力する
列ベクトルと前記行列メモリの出力する行ベクトルによ
り排他的論理和処理を行いＮ個のデータを出力する排他
的論理和手段と、前記排他的論理和手段の出力するＮ個
のデータを加算する第１の加算手段と、前記行列メモリ
の出力する行ベクトルの１の総数を数える前記カウンタ
手段の出力データと前記第１の加算手段の出力データを
加算する第２の加算手段とから構成されて、前記列信号
のデータを生成するように構成されていることを特徴と
している。液晶パネル駆動用の行列演算装置を構成する
に当たり、請求項３と同様に、行列メモリの出力する行
ベクトルの１の総数を数えるカウンタ手段と、そのカウ
ンタ手段の出力データと第１の加算手段の出力データを
加算するための１個で構成できる第２の加算手段とを備
えればよいから、画像データを列ベクトルデータとし、
直交行列から生成される行列の出力データを行ベクトル
データとしたときの演算手段の構成が簡素化でき、また
演算の精度を劣化させることなく回路規模の増大を抑制
することが可能である。

【００２５】本発明に係る請求項６の行列演算装置は、
上記請求項１から請求項５までのいずれかにおいて、行
列メモリは、１と−１からなる直交行列を、１を０に、
−１を１に置き換えた行列として記憶するものに構成さ
れている。排他的論理和処理が簡単になる。

【００２６】以下、本発明の実施の形態に係る行列演算
装置について図面を参照しながら説明する。

【００２７】（実施の形態１）図１は本発明の実施の形
態１の行列演算装置のブロック図であり、図２は図１の
行列演算装置を用いて構成される液晶パネルを駆動する
行列演算装置の１実施の形態を示すブロック図である。
図２において、行列演算装置の部分は図１と同じ構成で
同様の動作をするため同じ番号を付し、詳細な説明は図
２において行うこととする。

【００２８】図２において、１１はＤビットのディジタ
ル画像データを一定期間保持しＮ個のデータを列ベクト
ルとして出力するレジスタ、１５は０と１の２値からな
るＮ次の行列を記憶し行ベクトルとして出力する行列メ
モリ、１２はレジスタ１１の出力である列ベクトルと行
列メモリ１５の出力である行ベクトルを入力とするＮ個
のＥＸＯＲ回路からなるＥＸＯＲ回路群、１３は発明の
構成にいう第１の加算手段に相当するもので、ＥＸＯＲ
回路群１２のＮ個の出力データを入力とするＮ−１個の
加算回路からなる加算回路群、１６は行列メモリ１５の
それぞれの行ベクトルの１の総数を記憶する補正データ
メモリ、１４は発明の構成にいう第２の加算手段に相当
するもので、加算回路群１３の出力データと補正データ
メモリ１６の出力データを加算し列信号データを生成す
る加算回路である。３０１は外部から入力される画像デ
ータと行列メモリ１５の出力する行ベクトルと補正デー
タメモリ１６の出力データで変換し列電極を駆動する列
信号のデータとして出力する列信号データ生成の演算手
段であり、この演算手段３０１はレジスタ１１とＥＸＯ
Ｒ回路群１２と加算回路群１３と加算回路１４とから構
成されている。３１は列信号データに応じた電圧を発生
する列ドライバ、３２は行信号データに応じた電圧を発
生する行ドライバ、３３はＳＴＮ液晶パネル（単純マト
リクス型液晶表示装置）である。３０２は列ドライバ３
１と行ドライバ３２とからなる駆動手段である。

【００２９】図３は本実施の形態１のＥＸＯＲ回路群１
２の構成例を示す回路図である。図３ではＮ＝８の場合
を示している。５１はレジスタ１１の出力データと行列
メモリ１５の出力データとのＥＸＯＲ処理を行う、８個
のＥＸＯＲ回路からなるＥＸＯＲ回路群である。

【００３０】図４は本実施の形態１の加算回路群１３の
構成例を示す回路図である。図４においてもＮ＝８の場
合を示している。６１はＥＸＯＲ回路群１２（５１）の
出力データをそれぞれ加算する加算回路、６２は加算回
路６１の出力データをそれぞれ加算する加算回路、６３
は加算回路６２の出力データを加算する加算回路であ
る。

【００３１】図５は本実施の形態１の行列メモリ１５が
記憶する行列データの一例を示す図である。図５におい
てもＮ＝８として行列データを示している。行列（ａ）
は８次の直交行列、行列（ｂ）は行列（ａ）の１を０と
し、−１を１として変換した行列であり、このデータは
行列メモリ１５に記憶されている。また、行列（ｃ）は
行列（ｂ）の行ベクトルの１の総数を表す行列であり、
このデータは補正データメモリ１６に記憶されている。

【００３２】次に、以上のように構成された液晶パネル
を駆動する行列演算装置についての動作を順を追って説
明する。

【００３３】Ｄビットのディジタル画像データはレジス
タ１１でＮ個になるまで保持され、Ｎ個の列ベクトルデ
ータとして出力される。また、行列メモリ１５は、Ｎ＝
８とすると、図５の（ａ）に示すような８次の１と−１
の２値からなる直交行列を（ｂ）に示すような０と１の
２値からなる行列に変換した行列データを１行毎に８ビ
ットの行ベクトルデータとして出力する。ただし、行列
メモリ１５がＮ次の行列であるとすると、Ｎビットの行
ベクトルデータが順番に出力される。

【００３４】レジスタ１１から出力されたＮ個のＤビッ
ト列ベクトルデータと行列メモリ１５から出力されたＮ
ビットの行ベクトルデータはＥＸＯＲ回路群１２に入力
され、行データを１ビットずつ取り出したｊ番目の行ベ
クトルデータとｊ番目のＤビット列ベクトルデータをＥ
ＸＯＲ処理し、ｊ番目のＤビット変換データを生成す
る。ＥＸＯＲ処理では、行ベクトルデータが１のとき、
列ベクトルデータが全ビット反転されて出力され、行ベ
クトルデータが０のとき、列ベクトルデータは値をその
まま保持して出力される。このようにしてＥＸＯＲ回路
群１２ではＮ個のＤビット変換データを生成し、加算回
路群１３に出力する。

【００３５】Ｎ個のＤビット変換データが入力された加
算回路群１３（第１の加算手段）では、Ｎ−１回の加算
を行い、最終的に１個の加算データとして加算回路１４
に出力される。図４はＮ＝８の場合の加算回路群１３を
示し、７回の加算を行ってＤ＋３ビットの加算データを
出力する。

【００３６】加算回路１４（第２の加算手段）では、加
算回路群１３の加算データと補正データメモリ１６から
の補正データを加算し、１個の列信号データを生成す
る。ここで、補正データメモリ１６から出力されるデー
タは、行列メモリ１５から出力された行ベクトルの１の
総数であり、ＥＸＯＲ回路群１２で反転されたＤビット
の列ベクトルデータの総数と等しい。

【００３７】以上のようにしてＮ個の列ベクトルデータ
に対して、１個の列信号データが生成される。このと
き、画像データがＮ行Ｍ列の行列とすると、Ｎ行Ｍ列の
列信号データが生成される。そして、生成されたＮ行Ｍ
列の列信号データは順番にＭ個の列ドライバ３１に入力
され、その列信号データに応じた電圧をＳＴＮ液晶パネ
ル３３の列電極に印加する。また、行列メモリ１５から
出力された行ベクトルデータは１と−１の元の直交行列
になるように変換し、Ｎ個の行信号データを生成し、生
成された行信号データはＮ個の行ドライバ３２に入力さ
れ、その行信号データに応じた電圧をＳＴＮ液晶パネル
３３の行電極に印加する。ただし、行ドライバ３２、列
ドライバ３１とも、１フレーム期間内の時刻ｉにおい
て、生成されたＮ個の行信号データのｉ行目のデータに
応じた電圧、生成されたＮ行Ｍ列の列電極データのｉ行
目のデータに応じた電圧をそれぞれの電極に印加する。

【００３８】以上のように、本発明の実施の形態１によ
れば、外部より入力される画像データを列ベクトルと
し、１と−１の２値からなる直交行列を変換して得られ
る０と１の２値からなる行列を行ベクトルとして行列演
算を行う場合に、列ベクトルデータの総数と同数の加算
回路を用いて構成するようにしてある。つまり、行列メ
モリ１５の行ベクトルの１の総数を記憶した補正データ
メモリ１６と、行列演算の最後にその補正データメモリ
１６の出力データと加算回路群１３の出力データを加算
する１個の加算回路１４によって行列演算装置が構成さ
れ、演算の精度を劣化させることなく回路規模を小さく
することができる。

【００３９】（実施の形態２）図６は本発明の実施の形
態２の行列演算装置のブロック図であり、図７は図６の
行列演算装置を用いて構成される液晶パネルを駆動する
行列演算装置の１実施の形態を示すブロック図である。
図７において、行列演算装置の部分は図６と同じ構成で
同様の動作をするため同じ番号を付し、詳細な説明は図
７において行うこととする。また、図７において実施の
形態１の図２と同じ構成については同じ番号を付す。す
なわち、１１はＤビットのディジタル画像データを一定
期間保持しＮ個のデータを列ベクトルとして出力するレ
ジスタ、１５は０と１の２値からなるＮ次の行列を記憶
し行ベクトルとして出力する行列メモリ、１２はレジス
タ１１の出力である列ベクトルと行列メモリ１５の出力
である行ベクトルを入力とするＮ個のＥＸＯＲ回路から
なるＥＸＯＲ回路群、１３は発明の構成にいう第１の加
算手段に相当するもので、ＥＸＯＲ回路群１２のＮ個の
出力データを入力とするＮ−１個の加算回路からなる加
算回路群、１６は行列メモリ１５のそれぞれの行ベクト
ルの１の総数を記憶する補正データメモリ、１４は発明
の構成にいう第２の加算手段に相当するもので、加算回
路群１３の出力データと補正データメモリ１６の出力デ
ータを加算し列信号データを生成する加算回路である。
３０１は外部から入力される画像データと行列メモリ１
５の出力する行ベクトルと補正データメモリ１６の出力
データで変換し列電極を駆動する列信号のデータとして
出力する列信号データ生成の演算手段であり、この演算
手段３０１はレジスタ１１とＥＸＯＲ回路群１２と加算
回路群１３と加算回路１４とから構成されている。３１
は列信号データに応じた電圧を発生する列ドライバ、３
２は行信号データに応じた電圧を発生する行ドライバ、
３３はＳＴＮ液晶パネル（単純マトリクス型液晶表示装
置）である。３０２は列ドライバ３１と行ドライバ３２
とからなる駆動手段である。

【００４０】図７において、２１は行列メモリ１５の出
力データを１ビットずつ取り出して加算することにより
行列メモリ１５の行ベクトルの１の総数をカウントする
カウンタである。

【００４１】以上のように構成された液晶パネルを駆動
する行列演算装置についての動作を説明する。

【００４２】カウンタ２１は、行列メモリ１５から出力
されたＮビットの行ベクトルデータを１ビットずつ取り
出し、Ｎ−１回加算して出力する。この加算データは、
行列メモリ１５から出力された行ベクトルデータの１の
総数であり、ＥＸＯＲ回路群１２で反転されたＤビット
の列ベクトルデータの総数と等しい。加算回路１４で
は、加算回路群１３の加算データとカウンタ２１からの
出力データを加算し、１個の列信号データを生成する。
その他の動作は実施の形態１と同様であるので、説明を
省略する。

【００４３】以上のように、本発明の実施の形態２によ
れば、外部より入力される画像データを列ベクトルと
し、１と−１の２値からなる直交行列を変換して得られ
る０と１の２値からなる行列を行ベクトルとして行列演
算を行う場合に、列ベクトルデータの総数と同数の加算
回路を用いて構成するようにしてある。つまり、行列メ
モリ１５の行ベクトルの１の総数をカウントするカウン
タ２１と、行列演算の最後にそのカウンタ２１の出力デ
ータと加算回路群１３の出力データを加算する１個の加
算回路１４によって行列演算装置が構成され、演算の精
度を劣化させることなく回路規模を小さくすることがで
きる。

【００４４】

【発明の効果】本発明に係る行列演算装置によれば、従
来例のように２の補数処理を行うために排他的論理和手
段においてＮ個の加算回路を設ける必要がなく、排他的
論理和処理によるＮ個のデータの加算結果に対して行ベ
クトルの１の総数に対応するデータを加算する加算回路
を１つだけ用いればよく、回路を簡素化でき、演算の精
度を劣化させることなく回路規模を小さくすることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の行列演算装置の構成を
示すブロック図である。

【図２】本発明の実施の形態１の液晶パネル駆動用の行
列演算装置の構成を示すブロック図である。

【図３】実施の形態１，２における排他的論理和手段の
構成例を示すブロック図である。

【図４】実施の形態１，２における第１の加算手段の構
成例を示すブロック図である。

【図５】実施の形態１における行列メモリと補正データ
メモリの構成例を示す行列データ図である。

【図６】本発明の実施の形態２の行列演算装置の構成を
示すブロック図である。

【図７】本発明の実施の形態２の液晶パネル駆動用の行
列演算装置の構成を示すブロック図である。

【図８】単純マトリクス型液晶パネルの構造図である。

【図９】従来の線順次選択駆動法を用いた場合の駆動波
形図と光学応答波形図である。

【図１０】従来の複数行同時選択駆動法を用いた場合の
駆動波形図と光学応答波形図である。

【図１１】従来の複数行同時選択駆動法の概念を示す図
である。

【図１２】従来の液晶パネル駆動用の行列演算装置の構
成例を示すブロック図である。

【図１３】従来の排他的論理和手段の構成例を示すブロ
ック図である。

【符号の説明】

１１……レジスタ １２……ＥＸＯＲ回路群（排他的論理和手段） １３……加算回路群（第１の加算手段） １４……加算回路（第２の加算手段） １５……行列メモリ １６……補正データメモリ ２１……カウンタ ３１……列ドライバ ３２……行ドライバ ３３……液晶パネル（単純マトリクス型液晶表示装置） ５１……ＥＸＯＲ回路群 ６１〜６３……第１の加算手段を構成する加算回路 ８１……行電極 ８２……列電極 ３０１……演算手段 ３０２……駆動手段

Claims (6)

【特許請求の範囲】
1. 【請求項１】 Ｎ個（Ｎは自然数）のデータからなる列
   ベクトルと０と１の２値からなるＮ次の行列の行ベクト
   ルとにより排他的論理和処理を行ってＮ個のデータを生
   成し、そのＮ個のデータの加算結果に対して前記行ベク
   トルの１の総数に対応するデータを加算するように構成
   してあることを特徴とする行列演算装置。
2. 【請求項２】 入力データを一定期間保持しＮ個（Ｎは
   自然数）のデータからなる列ベクトルとして出力するレ
   ジスタと、 ０と１の２値からなるＮ次の行列を記憶し行ベクトルと
   して出力する行列メモリと、 前記行列メモリの出力する行ベクトルの１の総数を記憶
   し出力する補正データメモリと、 前記レジスタの出力する列ベクトルと前記行列メモリの
   出力する行ベクトルにより排他的論理和処理を行いＮ個
   のデータを出力する排他的論理和手段と、 前記排他的論理和手段の出力するＮ個のデータを加算す
   る第１の加算手段と、 前記行列メモリの出力する行ベクトルの１の総数に対応
   する前記補正データメモリの出力データと前記第１の加
   算手段の出力データを加算する第２の加算手段とを備え
   ていることを特徴とする行列演算装置。
3. 【請求項３】 入力データを一定期間保持しＮ個（Ｎは
   自然数）のデータからなる列ベクトルとして出力するレ
   ジスタと、 ０と１の２値からなるＮ次の行列を記憶し行ベクトルと
   して出力する行列メモリと、 前記行列メモリの出力する行ベクトルの１の総数を数え
   るカウンタ手段と、 前記レジスタの出力する列ベクトルと前記行列メモリの
   出力する行ベクトルにより排他的論理和処理を行いＮ個
   のデータを出力する排他的論理和手段と、 前記排他的論理和手段の出力するＮ個のデータを加算す
   る第１の加算手段と、 前記行列メモリの出力する行ベクトルの１の総数に対応
   する前記カウンタ手段の出力データと前記第１の加算手
   段の出力データを加算する第２の加算手段とを備えてい
   ることを特徴とする行列演算装置。
4. 【請求項４】 行電極と列電極との間に実効値電圧に応
   答する液晶を挟持するマトリクス型液晶パネルと、 前記行電極を駆動する行信号のパターンを発生する０と
   １の２値からなるＮ次（Ｎは自然数）の行列を記憶し行
   ベクトルとして出力する行列メモリと、 前記行列メモリの出力する行ベクトルの１の総数を記憶
   し出力する補正データメモリと、 外部から入力される画像データと前記行列メモリの出力
   する行ベクトルと前記補正データメモリの出力データで
   変換し前記列電極を駆動する列信号のデータとして出力
   する列信号データ生成の演算手段と、 前記行列メモリの行ベクトルから前記行信号を、前記演
   算手段の出力データから前記列信号をそれぞれ生成し前
   記液晶パネルを駆動する駆動手段とからなり、 前記演算手段は、前記画像データを一定期間保持しＮ個
   のデータからなる列ベクトルとして出力するレジスタ
   と、前記レジスタの出力する列ベクトルと前記行列メモ
   リの出力する行ベクトルにより排他的論理和処理を行い
   Ｎ個のデータを出力する排他的論理和手段と、前記排他
   的論理和手段の出力するＮ個のデータを加算する第１の
   加算手段と、前記行列メモリの出力する行ベクトルの１
   の総数に対応する前記補正データメモリの出力データと
   前記第１の加算手段の出力データを加算する第２の加算
   手段とから構成されて、前記列信号のデータを生成する
   ように構成されていることを特徴とする液晶パネル駆動
   用の行列演算装置。
5. 【請求項５】 行電極と列電極との間に実効値電圧に応
   答する液晶を挟持するマトリクス型液晶パネルと、 前記行電極を駆動する行信号のパターンを発生する０と
   １の２値からなるＮ次（Ｎは自然数）の行列を記憶し行
   ベクトルとして出力する行列メモリと、 前記行列メモリの出力する行ベクトルの１の総数を数え
   るカウンタ手段と、 外部から入力される画像データと前記行列メモリの出力
   する行ベクトルと前記カウンタ手段の出力データで変換
   し前記列電極を駆動する列信号のデータとして出力する
   列信号データ生成の演算手段と、 前記行列メモリの行ベクトルから前記行信号を、前記演
   算手段の出力データから前記列信号をそれぞれ生成し前
   記液晶パネルを駆動する駆動手段とからなり、 前記演算手段は、前記画像データを一定期間保持しＮ個
   のデータからなる列ベクトルとして出力するレジスタ
   と、前記レジスタの出力する列ベクトルと前記行列メモ
   リの出力する行ベクトルにより排他的論理和処理を行い
   Ｎ個のデータを出力する排他的論理和手段と、前記排他
   的論理和手段の出力するＮ個のデータを加算する第１の
   加算手段と、前記行列メモリの出力する行ベクトルの１
   の総数を数える前記カウンタ手段の出力データと前記第
   １の加算手段の出力データを加算する第２の加算手段と
   から構成されて、前記列信号のデータを生成するように
   構成されていることを特徴とする液晶パネル駆動用の行
   列演算装置。
6. 【請求項６】 行列メモリは、１と−１からなる直交行
   列を、１を０に、−１を１に置き換えた行列として記憶
   するものに構成されている請求項１から請求項５までの
   いずれかに記載の行列演算装置。