JPH09199614A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH09199614A JPH09199614A JP8028672A JP2867296A JPH09199614A JP H09199614 A JPH09199614 A JP H09199614A JP 8028672 A JP8028672 A JP 8028672A JP 2867296 A JP2867296 A JP 2867296A JP H09199614 A JPH09199614 A JP H09199614A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 コンタクト孔における平坦化絶縁膜から配線
層への不純物の拡散を抑制して配線層の抵抗の上昇を抑
制する。 【解決手段】 多結晶Ｓｉ層５４を、メモリセルアレイ
部３２では薄膜トランジスタのゲート電極のパターンに
加工し、周辺回路部３３ではコンタクト孔５３を介して
Ｐ+ 拡散層４４に接続するパターンに加工する。そし
て、ゲート酸化膜としてのＳｉＯ2 膜５５を堆積させた
後、低温酸化を行う。この結果、コンタクト孔５３の内
側面に多結晶Ｓｉ層５４から薄いＳｉＯ2 膜７４が形成
されて、ＢＰＳＧ膜４７から多結晶Ｓｉ層５４へのリン
の拡散が抑制される。
層への不純物の拡散を抑制して配線層の抵抗の上昇を抑
制する。 【解決手段】 多結晶Ｓｉ層５４を、メモリセルアレイ
部３２では薄膜トランジスタのゲート電極のパターンに
加工し、周辺回路部３３ではコンタクト孔５３を介して
Ｐ+ 拡散層４４に接続するパターンに加工する。そし
て、ゲート酸化膜としてのＳｉＯ2 膜５５を堆積させた
後、低温酸化を行う。この結果、コンタクト孔５３の内
側面に多結晶Ｓｉ層５４から薄いＳｉＯ2 膜７４が形成
されて、ＢＰＳＧ膜４７から多結晶Ｓｉ層５４へのリン
の拡散が抑制される。
Description
【０００１】
【発明の属する技術分野】本願の発明は、ＴＦＴ負荷型
ＳＲＡＭと称されている半導体記憶装置及びその製造方
法に関するものである。
ＳＲＡＭと称されている半導体記憶装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】図１３は、ＴＦＴ負荷型ＳＲＡＭのメモ
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
リセルの等価回路を示している。このメモリセルのフリ
ップフロップ１１は駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用のＰＭＯＳトランジスタ１４、１５と
から成っており、このフリップフロップ１１と転送用の
ＮＭＯＳトランジスタ１６、１７とでメモリセルが構成
されている。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
には接地線２１が接続されており、ＰＭＯＳトランジス
タ１４、１５のソースには電源線２２が接続されてい
る。また、ワード線２３がＮＭＯＳトランジスタ１６、
１７のゲート電極になっており、これらのＮＭＯＳトラ
ンジスタ１６、１７の各々の一方のソース／ドレインに
真補のビット線２４、２５が接続されている。
には接地線２１が接続されており、ＰＭＯＳトランジス
タ１４、１５のソースには電源線２２が接続されてい
る。また、ワード線２３がＮＭＯＳトランジスタ１６、
１７のゲート電極になっており、これらのＮＭＯＳトラ
ンジスタ１６、１７の各々の一方のソース／ドレインに
真補のビット線２４、２５が接続されている。
【０００４】トランジスタ１２〜１７のうちで、ＮＭＯ
Ｓトランジスタ１２、１３、１６、１７は半導体基板内
にチャネル領域が形成されているバルクトランジスタで
あるが、ＰＭＯＳトランジスタ１４、１５はＮＭＯＳト
ランジスタ１２、１３等の上層に積層された多結晶Ｓｉ
層内にチャネル領域が形成されている薄膜トランジスタ
（ＴＦＴ）である。
Ｓトランジスタ１２、１３、１６、１７は半導体基板内
にチャネル領域が形成されているバルクトランジスタで
あるが、ＰＭＯＳトランジスタ１４、１５はＮＭＯＳト
ランジスタ１２、１３等の上層に積層された多結晶Ｓｉ
層内にチャネル領域が形成されている薄膜トランジスタ
（ＴＦＴ）である。
【０００５】図１４は、以上の様な等価回路を有するＴ
ＦＴ負荷型ＳＲＡＭの一従来例を示している。この一従
来例ではＮ型のＳｉ基板３１が用いられているが、図１
４には、メモリセルアレイ部３２と、周辺回路部３３の
うちで電源線２２とＳｉ基板３１の拡散層とを接続させ
るためのコンタクト部３４とが示されている。
ＦＴ負荷型ＳＲＡＭの一従来例を示している。この一従
来例ではＮ型のＳｉ基板３１が用いられているが、図１
４には、メモリセルアレイ部３２と、周辺回路部３３の
うちで電源線２２とＳｉ基板３１の拡散層とを接続させ
るためのコンタクト部３４とが示されている。
【０００６】Ｓｉ基板３１の表面には素子分離用のＳｉ
Ｏ2 膜３５が選択的に形成されており、メモリセルアレ
イ部３２のＳｉ基板３１にはＰウェル３６が形成されて
いる。また、ＳｉＯ2 膜３５に囲まれている素子活性領
域の表面にはゲート酸化膜としてのＳｉＯ2 膜３７が形
成されている。
Ｏ2 膜３５が選択的に形成されており、メモリセルアレ
イ部３２のＳｉ基板３１にはＰウェル３６が形成されて
いる。また、ＳｉＯ2 膜３５に囲まれている素子活性領
域の表面にはゲート酸化膜としてのＳｉＯ2 膜３７が形
成されている。
【０００７】Ｓｉ基板３１上のポリサイド層３８でＮＭ
ＯＳトランジスタ１２、１３のゲート電極やワード線２
３等が形成されており、メモリセルアレイ部３２のポリ
サイド層３８及びＳｉＯ2 膜３５に対して自己整合的に
Ｎ- 拡散層４１が形成されている。
ＯＳトランジスタ１２、１３のゲート電極やワード線２
３等が形成されており、メモリセルアレイ部３２のポリ
サイド層３８及びＳｉＯ2 膜３５に対して自己整合的に
Ｎ- 拡散層４１が形成されている。
【０００８】ＳｉＯ2 膜４２から成る側壁スペーサがポ
リサイド層３８に形成されており、メモリセルアレイ部
３２のＳｉＯ2 膜４２に対して自己整合的にＮ+ 拡散層
４３が形成されて、ＬＤＤ構造のＮＭＯＳトランジスタ
１２、１３、１６、１７が形成されている。また、周辺
回路部３３にはＰ+ 拡散層４４が形成されている。ポリ
サイド層３８等は層間絶縁膜としてのＳｉＯ2 膜４５に
覆われており、このＳｉＯ2 膜４５上のポリサイド層４
６で接地線２１が形成されている。
リサイド層３８に形成されており、メモリセルアレイ部
３２のＳｉＯ2 膜４２に対して自己整合的にＮ+ 拡散層
４３が形成されて、ＬＤＤ構造のＮＭＯＳトランジスタ
１２、１３、１６、１７が形成されている。また、周辺
回路部３３にはＰ+ 拡散層４４が形成されている。ポリ
サイド層３８等は層間絶縁膜としてのＳｉＯ2 膜４５に
覆われており、このＳｉＯ2 膜４５上のポリサイド層４
６で接地線２１が形成されている。
【０００９】ポリサイド層４６等は平坦化絶縁膜として
のＢＰＳＧ膜４７に覆われており、このＢＰＳＧ膜４７
上にＳｉＯ2 膜５１が形成されている。メモリセルアレ
イ部３２のＢＰＳＧ膜４７等には、ＮＭＯＳトランジス
タ１２、１３のゲート電極としてのポリサイド層３８及
びＮ+ 拡散層４３に達するコンタクト孔５２が形成され
ており、周辺回路部３３のＢＰＳＧ膜４７等にも、Ｐ+
拡散層４４に達するコンタクト孔５３が形成されてい
る。
のＢＰＳＧ膜４７に覆われており、このＢＰＳＧ膜４７
上にＳｉＯ2 膜５１が形成されている。メモリセルアレ
イ部３２のＢＰＳＧ膜４７等には、ＮＭＯＳトランジス
タ１２、１３のゲート電極としてのポリサイド層３８及
びＮ+ 拡散層４３に達するコンタクト孔５２が形成され
ており、周辺回路部３３のＢＰＳＧ膜４７等にも、Ｐ+
拡散層４４に達するコンタクト孔５３が形成されてい
る。
【００１０】メモリセルアレイ部３２のＳｉＯ2 膜５１
上には、ＰＭＯＳトランジスタ１４、１５のゲート電極
としてのＮ+ 型の多結晶Ｓｉ層５４が形成されており、
この多結晶Ｓｉ層５４がコンタクト孔５２を介してポリ
サイド層３８及びＮ+ 拡散層４３の両方に接続されて、
所謂シェアド・コンタクトが形成されている。
上には、ＰＭＯＳトランジスタ１４、１５のゲート電極
としてのＮ+ 型の多結晶Ｓｉ層５４が形成されており、
この多結晶Ｓｉ層５４がコンタクト孔５２を介してポリ
サイド層３８及びＮ+ 拡散層４３の両方に接続されて、
所謂シェアド・コンタクトが形成されている。
【００１１】また、周辺回路部３３のＳｉＯ2 膜５１上
にも、Ｐ+ 型の多結晶Ｓｉ層５４が形成されており、こ
の多結晶Ｓｉ層５４がコンタクト孔５３を介してＰ+ 拡
散層４４に接続されている。
にも、Ｐ+ 型の多結晶Ｓｉ層５４が形成されており、こ
の多結晶Ｓｉ層５４がコンタクト孔５３を介してＰ+ 拡
散層４４に接続されている。
【００１２】多結晶Ｓｉ層５４等はＰＭＯＳトランジス
タ１４、１５のゲート酸化膜としてのＳｉＯ2 膜５５に
覆われており、多結晶Ｓｉ層５４に達するコンタクト孔
５６、５７がメモリセルアレイ部３２及び周辺回路部３
３の夫々のＳｉＯ2 膜５５に形成されている。
タ１４、１５のゲート酸化膜としてのＳｉＯ2 膜５５に
覆われており、多結晶Ｓｉ層５４に達するコンタクト孔
５６、５７がメモリセルアレイ部３２及び周辺回路部３
３の夫々のＳｉＯ2 膜５５に形成されている。
【００１３】メモリセルアレイ部３２のＳｉＯ2 膜５５
上には、ＰＭＯＳトランジスタ１４、１５の活性層及び
電源線２２としてのＰ+ 型の多結晶Ｓｉ層６１が形成さ
れており、この多結晶Ｓｉ層６１がコンタクト孔５６を
介して多結晶Ｓｉ層５４に接続されている。電源線２２
としてのＰ+ 型の多結晶Ｓｉ層６１は周辺回路部３３の
ＳｉＯ2 膜５５上にまで延在しており、この多結晶Ｓｉ
層６１がコンタクト孔５７を介して多結晶Ｓｉ層５４に
接続されている。
上には、ＰＭＯＳトランジスタ１４、１５の活性層及び
電源線２２としてのＰ+ 型の多結晶Ｓｉ層６１が形成さ
れており、この多結晶Ｓｉ層６１がコンタクト孔５６を
介して多結晶Ｓｉ層５４に接続されている。電源線２２
としてのＰ+ 型の多結晶Ｓｉ層６１は周辺回路部３３の
ＳｉＯ2 膜５５上にまで延在しており、この多結晶Ｓｉ
層６１がコンタクト孔５７を介して多結晶Ｓｉ層５４に
接続されている。
【００１４】多結晶Ｓｉ層６１等はＳｉＯ2 膜６２に覆
われており、このＳｉＯ2 膜６２上に平坦化絶縁膜とし
てのＢＰＳＧ膜６３が形成されている。周辺回路部３３
のＢＰＳＧ膜６３、４７等には、Ｐ+ 拡散層４４に達す
るコンタクト孔６４が形成されており、バリアメタル層
６５及びタングステン層６６でコンタクト孔６４が埋め
られている。
われており、このＳｉＯ2 膜６２上に平坦化絶縁膜とし
てのＢＰＳＧ膜６３が形成されている。周辺回路部３３
のＢＰＳＧ膜６３、４７等には、Ｐ+ 拡散層４４に達す
るコンタクト孔６４が形成されており、バリアメタル層
６５及びタングステン層６６でコンタクト孔６４が埋め
られている。
【００１５】バリアメタル層６５及びタングステン層６
６には、バリアメタル層６７、Ａｌ層７１及び反射防止
膜７２から成る配線が接続されており、更に、Ａｌ層７
１等は表面保護膜（図示せず）に覆われている。
６には、バリアメタル層６７、Ａｌ層７１及び反射防止
膜７２から成る配線が接続されており、更に、Ａｌ層７
１等は表面保護膜（図示せず）に覆われている。
【００１６】ところで、多結晶Ｓｉ層５４、６１を微細
なパターンで形成するために、開口数が大きくて解像度
が高い光学系をリソグラフィで用いると、逆に、この光
学系の焦点深度は開口数の２乗に反比例して小さくな
る。このため、平坦化絶縁膜としてのＢＰＳＧ膜４７を
多結晶Ｓｉ層５４、６１の下層に形成して、これらの多
結晶Ｓｉ層５４、６１の高さを揃える必要がある。
なパターンで形成するために、開口数が大きくて解像度
が高い光学系をリソグラフィで用いると、逆に、この光
学系の焦点深度は開口数の２乗に反比例して小さくな
る。このため、平坦化絶縁膜としてのＢＰＳＧ膜４７を
多結晶Ｓｉ層５４、６１の下層に形成して、これらの多
結晶Ｓｉ層５４、６１の高さを揃える必要がある。
【００１７】
【発明が解決しようとする課題】ところが、平坦化絶縁
膜としてはＢＰＳＧ膜４７の他にＰＳＧ膜やＡｓＳＧ膜
等のリフロー膜が一般に用いられているが、何れのリフ
ロー膜もＮ型の不純物を含有している。そして、上述の
一従来例では、周辺回路部３３のコンタクト孔５３の内
側面でＰ+ 型の多結晶Ｓｉ層５４がＢＰＳＧ膜４７に接
触しているので、ＢＰＳＧ膜４７中のＮ型不純物が多結
晶Ｓｉ層５４中へ拡散して、コンタクト孔５３における
多結晶Ｓｉ層５４の抵抗が上昇していた。
膜としてはＢＰＳＧ膜４７の他にＰＳＧ膜やＡｓＳＧ膜
等のリフロー膜が一般に用いられているが、何れのリフ
ロー膜もＮ型の不純物を含有している。そして、上述の
一従来例では、周辺回路部３３のコンタクト孔５３の内
側面でＰ+ 型の多結晶Ｓｉ層５４がＢＰＳＧ膜４７に接
触しているので、ＢＰＳＧ膜４７中のＮ型不純物が多結
晶Ｓｉ層５４中へ拡散して、コンタクト孔５３における
多結晶Ｓｉ層５４の抵抗が上昇していた。
【００１８】コンタクト孔５３における多結晶Ｓｉ層５
４の抵抗が上昇すると、この多結晶Ｓｉ層５４での電位
降下が大きくなるので、低電圧動作が困難になると共
に、メモリセルアレイ部３２に供給される電源電圧が低
下してデータ保持特性が劣化する。
４の抵抗が上昇すると、この多結晶Ｓｉ層５４での電位
降下が大きくなるので、低電圧動作が困難になると共
に、メモリセルアレイ部３２に供給される電源電圧が低
下してデータ保持特性が劣化する。
【００１９】なお、ＢＰＳＧ膜４７から多結晶Ｓｉ層５
４へのＮ型不純物の拡散を抑制するために、堆積させた
ＳｉＯ2 膜等の全面をエッチバックすることによって、
コンタクト孔５３の内側面に自己整合的に側壁スペーサ
を形成することも考えられている。
４へのＮ型不純物の拡散を抑制するために、堆積させた
ＳｉＯ2 膜等の全面をエッチバックすることによって、
コンタクト孔５３の内側面に自己整合的に側壁スペーサ
を形成することも考えられている。
【００２０】しかし、この方法では、コンタクト孔５３
よりも微細な設計ルールが用いられているコンタクト孔
５２の内側面にも側壁スペーサが形成されて、側壁スペ
ーサの底面の幅だけコンタクト孔５２におけるコンタク
ト面積が減少する。このため、コンタクト孔５２におけ
るコンタクト抵抗が上昇して、やはり、低電圧動作が困
難になると共にデータ保持特性が劣化する。
よりも微細な設計ルールが用いられているコンタクト孔
５２の内側面にも側壁スペーサが形成されて、側壁スペ
ーサの底面の幅だけコンタクト孔５２におけるコンタク
ト面積が減少する。このため、コンタクト孔５２におけ
るコンタクト抵抗が上昇して、やはり、低電圧動作が困
難になると共にデータ保持特性が劣化する。
【００２１】
【課題を解決するための手段】請求項１の半導体記憶装
置は、薄膜トランジスタを負荷素子とするフリップフロ
ップを用いてメモリセルが構成されており、半導体基板
よりも上層の平坦化絶縁膜上に前記薄膜トランジスタが
形成されており、周辺回路部の拡散層に達するコンタク
ト孔が前記平坦化絶縁膜を貫通しており、前記薄膜トラ
ンジスタを構成している配線層が前記コンタクト孔を介
して前記拡散層に接続されている半導体記憶装置におい
て、前記コンタクト孔の内側面に前記配線層の酸化膜が
形成されていることを特徴としている。
置は、薄膜トランジスタを負荷素子とするフリップフロ
ップを用いてメモリセルが構成されており、半導体基板
よりも上層の平坦化絶縁膜上に前記薄膜トランジスタが
形成されており、周辺回路部の拡散層に達するコンタク
ト孔が前記平坦化絶縁膜を貫通しており、前記薄膜トラ
ンジスタを構成している配線層が前記コンタクト孔を介
して前記拡散層に接続されている半導体記憶装置におい
て、前記コンタクト孔の内側面に前記配線層の酸化膜が
形成されていることを特徴としている。
【００２２】請求項２の半導体記憶装置は、請求項１の
半導体記憶装置において、前記平坦化絶縁膜が前記薄膜
トランジスタの導電型とは逆導電型の不純物を含有する
リフロー膜であることを特徴としている。
半導体記憶装置において、前記平坦化絶縁膜が前記薄膜
トランジスタの導電型とは逆導電型の不純物を含有する
リフロー膜であることを特徴としている。
【００２３】請求項３の半導体記憶装置の製造方法は、
薄膜トランジスタを負荷素子とするフリップフロップを
用いてメモリセルが構成されており、半導体基板よりも
上層の平坦化絶縁膜上に前記薄膜トランジスタが形成さ
れており、周辺回路部の拡散層に達するコンタクト孔が
前記平坦化絶縁膜を貫通しており、前記薄膜トランジス
タを構成している配線層が前記コンタクト孔を介して前
記拡散層に接続されている半導体記憶装置の製造方法に
おいて、前記配線層を形成した後に前記薄膜トランジス
タのゲート酸化膜を堆積させる工程と、前記ゲート酸化
膜を堆積させた後に酸化処理を行うことによって、前記
コンタクト孔の内側面と前記配線層との間に、この配線
層の酸化膜を形成する工程とを具備することを特徴とし
ている。
薄膜トランジスタを負荷素子とするフリップフロップを
用いてメモリセルが構成されており、半導体基板よりも
上層の平坦化絶縁膜上に前記薄膜トランジスタが形成さ
れており、周辺回路部の拡散層に達するコンタクト孔が
前記平坦化絶縁膜を貫通しており、前記薄膜トランジス
タを構成している配線層が前記コンタクト孔を介して前
記拡散層に接続されている半導体記憶装置の製造方法に
おいて、前記配線層を形成した後に前記薄膜トランジス
タのゲート酸化膜を堆積させる工程と、前記ゲート酸化
膜を堆積させた後に酸化処理を行うことによって、前記
コンタクト孔の内側面と前記配線層との間に、この配線
層の酸化膜を形成する工程とを具備することを特徴とし
ている。
【００２４】請求項４の半導体記憶装置の製造方法は、
請求項３の半導体記憶装置の製造方法において、前記平
坦化絶縁膜として前記薄膜トランジスタの導電型とは逆
導電型の不純物を含有するリフロー膜を用いることを特
徴としている。
請求項３の半導体記憶装置の製造方法において、前記平
坦化絶縁膜として前記薄膜トランジスタの導電型とは逆
導電型の不純物を含有するリフロー膜を用いることを特
徴としている。
【００２５】請求項５の半導体記憶装置の製造方法は、
請求項３の半導体記憶装置の製造方法において、前記酸
化処理の温度が７００〜７５０℃であることを特徴とし
ている。
請求項３の半導体記憶装置の製造方法において、前記酸
化処理の温度が７００〜７５０℃であることを特徴とし
ている。
【００２６】本願の発明による半導体記憶装置では、メ
モリセルの負荷素子である薄膜トランジスタを構成して
いる配線層を周辺回路部の拡散層に接続しているコンタ
クト孔の内側面に配線層の酸化膜が形成されているの
で、コンタクト孔が形成されている平坦化絶縁膜に不純
物が含有されていても、平坦化絶縁膜から配線層への不
純物の拡散が酸化膜によって抑制されている。
モリセルの負荷素子である薄膜トランジスタを構成して
いる配線層を周辺回路部の拡散層に接続しているコンタ
クト孔の内側面に配線層の酸化膜が形成されているの
で、コンタクト孔が形成されている平坦化絶縁膜に不純
物が含有されていても、平坦化絶縁膜から配線層への不
純物の拡散が酸化膜によって抑制されている。
【００２７】本願の発明による半導体記憶装置の製造方
法では、メモリセルの負荷素子である薄膜トランジスタ
のゲート酸化膜を堆積させた後に酸化処理を行ってお
り、薄膜トランジスタを構成している配線層用のコンタ
クト孔では、酸化処理によってコンタクト孔の内側面に
のみ配線層の薄い酸化膜を形成することができる。
法では、メモリセルの負荷素子である薄膜トランジスタ
のゲート酸化膜を堆積させた後に酸化処理を行ってお
り、薄膜トランジスタを構成している配線層用のコンタ
クト孔では、酸化処理によってコンタクト孔の内側面に
のみ配線層の薄い酸化膜を形成することができる。
【００２８】このため、薄膜トランジスタを構成してい
る配線層を周辺回路部の拡散層に接続しているコンタク
ト孔以外に、この配線層をメモリセルアレイ部の拡散層
等に接続しているコンタクト孔を形成していても、これ
らのコンタクト孔の内側面にのみ配線層の薄い酸化膜を
形成して、コンタクト孔の底面にはこの酸化膜を形成し
ない様にすることができる。
る配線層を周辺回路部の拡散層に接続しているコンタク
ト孔以外に、この配線層をメモリセルアレイ部の拡散層
等に接続しているコンタクト孔を形成していても、これ
らのコンタクト孔の内側面にのみ配線層の薄い酸化膜を
形成して、コンタクト孔の底面にはこの酸化膜を形成し
ない様にすることができる。
【００２９】しかも、ゲート酸化膜を堆積させた後の酸
化処理はゲート酸化膜の膜質を高めるために一般に行わ
れている処理であるので、コンタクト孔の内側面に配線
層の薄い酸化膜を形成するために追加の工程を実行する
必要はない。
化処理はゲート酸化膜の膜質を高めるために一般に行わ
れている処理であるので、コンタクト孔の内側面に配線
層の薄い酸化膜を形成するために追加の工程を実行する
必要はない。
【００３０】
【発明の実施の形態】以下、本願の発明の一実施形態
を、図１〜１３を参照しながら説明する。本実施形態の
ＴＦＴ負荷型ＳＲＡＭでも、メモリセルの等価回路は既
に図１３に示したものと同じである。図１には、本実施
形態のＴＦＴ負荷型ＳＲＡＭのうちで、メモリセルアレ
イ部３２と、周辺回路部３３のうちで電源線２２とＳｉ
基板３１のＰ+ 拡散層４４とを接続させるためのコンタ
クト部３４とが示されている。
を、図１〜１３を参照しながら説明する。本実施形態の
ＴＦＴ負荷型ＳＲＡＭでも、メモリセルの等価回路は既
に図１３に示したものと同じである。図１には、本実施
形態のＴＦＴ負荷型ＳＲＡＭのうちで、メモリセルアレ
イ部３２と、周辺回路部３３のうちで電源線２２とＳｉ
基板３１のＰ+ 拡散層４４とを接続させるためのコンタ
クト部３４とが示されている。
【００３１】本実施形態のＴＦＴ負荷型ＳＲＡＭを製造
するためには、図２に示す様に、膜厚が４００ｎｍ程度
である素子分離用のＳｉＯ2 膜３５をＮ型のＳｉ基板３
１の表面にＬＯＣＯＳ法で選択的に形成する。そして、
図３に示す様に、メモリセルアレイ部３２のＳｉ基板３
１にＢを選択的にイオン注入してＰウェル３６を形成し
た後、ＳｉＯ2 膜３５に囲まれている素子活性領域の表
面にゲート酸化膜としてのＳｉＯ2 膜３７を形成する。
するためには、図２に示す様に、膜厚が４００ｎｍ程度
である素子分離用のＳｉＯ2 膜３５をＮ型のＳｉ基板３
１の表面にＬＯＣＯＳ法で選択的に形成する。そして、
図３に示す様に、メモリセルアレイ部３２のＳｉ基板３
１にＢを選択的にイオン注入してＰウェル３６を形成し
た後、ＳｉＯ2 膜３５に囲まれている素子活性領域の表
面にゲート酸化膜としてのＳｉＯ2 膜３７を形成する。
【００３２】その後、膜厚が共に７０〜１５０ｎｍ程度
である多結晶Ｓｉ層とシリサイド層とをＣＶＤ法やスパ
ッタ法でＳｉ基板３１上に順次に堆積させて形成したポ
リサイド層３８で、ＮＭＯＳトランジスタ１２、１３の
ゲート電極やワード線２３等を形成する。
である多結晶Ｓｉ層とシリサイド層とをＣＶＤ法やスパ
ッタ法でＳｉ基板３１上に順次に堆積させて形成したポ
リサイド層３８で、ＮＭＯＳトランジスタ１２、１３の
ゲート電極やワード線２３等を形成する。
【００３３】そして、メモリセルアレイ部３２と周辺回
路部３３のＮＭＯＳトランジスタ形成領域（図示せず）
とのポリサイド層３８及びＳｉＯ2 膜３５をマスクにし
てＳｉ基板３１にＡｓをイオン注入して、Ｎ- 拡散層４
１を形成する。また、周辺回路部３３のコンタクト部３
４及びＰＭＯＳトランジスタ形成領域（図示せず）のポ
リサイド層３８及びＳｉＯ2 膜３５をマスクにしてＳｉ
基板３１にＢをイオン注入して、Ｐ- 拡散層７３を形成
する。
路部３３のＮＭＯＳトランジスタ形成領域（図示せず）
とのポリサイド層３８及びＳｉＯ2 膜３５をマスクにし
てＳｉ基板３１にＡｓをイオン注入して、Ｎ- 拡散層４
１を形成する。また、周辺回路部３３のコンタクト部３
４及びＰＭＯＳトランジスタ形成領域（図示せず）のポ
リサイド層３８及びＳｉＯ2 膜３５をマスクにしてＳｉ
基板３１にＢをイオン注入して、Ｐ- 拡散層７３を形成
する。
【００３４】次に、図４に示す様に、全面に堆積させた
ＳｉＯ2 膜４２の全面にＲＩＥを行って、このＳｉＯ2
膜４２から成る側壁スペーサをポリサイド層３８に形成
する。そして、メモリセルアレイ部３２と周辺回路部３
３のＮＭＯＳトランジスタ形成領域とのポリサイド層３
８及びＳｉＯ2 膜３５、４２をマスクにしてＳｉ基板３
１にＡｓをイオン注入してＮ+ 拡散層４３を形成して、
ＬＤＤ構造のＮＭＯＳトランジスタ１２、１３、１６、
１７を形成する。
ＳｉＯ2 膜４２の全面にＲＩＥを行って、このＳｉＯ2
膜４２から成る側壁スペーサをポリサイド層３８に形成
する。そして、メモリセルアレイ部３２と周辺回路部３
３のＮＭＯＳトランジスタ形成領域とのポリサイド層３
８及びＳｉＯ2 膜３５、４２をマスクにしてＳｉ基板３
１にＡｓをイオン注入してＮ+ 拡散層４３を形成して、
ＬＤＤ構造のＮＭＯＳトランジスタ１２、１３、１６、
１７を形成する。
【００３５】また、周辺回路部３３のコンタクト部３４
及びＰＭＯＳトランジスタ形成領域のポリサイド層３８
及びＳｉＯ2 膜３５、４２をマスクにしてＳｉ基板３１
にＢをイオン注入してＰ+ 拡散層４４を形成する。
及びＰＭＯＳトランジスタ形成領域のポリサイド層３８
及びＳｉＯ2 膜３５、４２をマスクにしてＳｉ基板３１
にＢをイオン注入してＰ+ 拡散層４４を形成する。
【００３６】次に、図５に示す様に、層間絶縁膜として
のＳｉＯ2 膜４５を堆積させ、膜厚が共に３０〜１００
ｎｍ程度である多結晶Ｓｉ層とシリサイド層とをＣＶＤ
法やスパッタ法でＳｉＯ2 膜４５上に順次に堆積させて
形成したポリサイド層４６で接地線２１を形成する。
のＳｉＯ2 膜４５を堆積させ、膜厚が共に３０〜１００
ｎｍ程度である多結晶Ｓｉ層とシリサイド層とをＣＶＤ
法やスパッタ法でＳｉＯ2 膜４５上に順次に堆積させて
形成したポリサイド層４６で接地線２１を形成する。
【００３７】次に、図６に示す様に、膜厚が２００〜５
００ｎｍ程度のＢＰＳＧ膜４７等であるリフロー膜を堆
積させ、８５０〜９００℃程度の温度のアニールでＢＰ
ＳＧ膜４７をリフローさせて、ＢＰＳＧ膜４７の表面を
平坦化させる。そして、このＢＰＳＧ膜４７上にＳｉＯ
2 膜５１を形成する。
００ｎｍ程度のＢＰＳＧ膜４７等であるリフロー膜を堆
積させ、８５０〜９００℃程度の温度のアニールでＢＰ
ＳＧ膜４７をリフローさせて、ＢＰＳＧ膜４７の表面を
平坦化させる。そして、このＢＰＳＧ膜４７上にＳｉＯ
2 膜５１を形成する。
【００３８】次に、図７に示す様に、ＮＭＯＳトランジ
スタ１２、１３のゲート電極としてのポリサイド層３８
及びＮ+ 拡散層４３に達するコンタクト孔５２をメモリ
セルアレイ部３２のＢＰＳＧ膜４７等に形成すると同時
に、Ｐ+ 拡散層４４に達するコンタクト孔５３を周辺回
路部３３のＢＰＳＧ膜４７等に形成する。
スタ１２、１３のゲート電極としてのポリサイド層３８
及びＮ+ 拡散層４３に達するコンタクト孔５２をメモリ
セルアレイ部３２のＢＰＳＧ膜４７等に形成すると同時
に、Ｐ+ 拡散層４４に達するコンタクト孔５３を周辺回
路部３３のＢＰＳＧ膜４７等に形成する。
【００３９】次に、図８に示す様に、膜厚が３００〜７
００ｎｍ程度である多結晶Ｓｉ層５４をＳｉＯ2 膜５１
上に形成し、メモリセルアレイ部３２の多結晶Ｓｉ層５
４にはＰｈｏｓまたはＡｓをイオン注入してこの多結晶
Ｓｉ層５４をＮ+ 型にし、周辺回路部３３の多結晶Ｓｉ
層５４にはＢＦ2 をイオン注入してこの多結晶Ｓｉ層５
４をＰ+ 型にする。
００ｎｍ程度である多結晶Ｓｉ層５４をＳｉＯ2 膜５１
上に形成し、メモリセルアレイ部３２の多結晶Ｓｉ層５
４にはＰｈｏｓまたはＡｓをイオン注入してこの多結晶
Ｓｉ層５４をＮ+ 型にし、周辺回路部３３の多結晶Ｓｉ
層５４にはＢＦ2 をイオン注入してこの多結晶Ｓｉ層５
４をＰ+ 型にする。
【００４０】その後、メモリセルアレイ部３２では、コ
ンタクト孔５２を介してポリサイド層３８及びＮ+ 拡散
層４３の両方に接続するＰＭＯＳトランジスタ１４、１
５のゲート電極のパターンに多結晶Ｓｉ層５４を加工し
て、所謂シェアド・コンタクトを形成する。また、周辺
回路部３３では、コンタクト孔５３を介してＰ+ 拡散層
４４に接続するパターンに多結晶Ｓｉ層５４を加工す
る。
ンタクト孔５２を介してポリサイド層３８及びＮ+ 拡散
層４３の両方に接続するＰＭＯＳトランジスタ１４、１
５のゲート電極のパターンに多結晶Ｓｉ層５４を加工し
て、所謂シェアド・コンタクトを形成する。また、周辺
回路部３３では、コンタクト孔５３を介してＰ+ 拡散層
４４に接続するパターンに多結晶Ｓｉ層５４を加工す
る。
【００４１】次に、図９に示す様に、ＰＭＯＳトランジ
スタ１４、１５のゲート酸化膜としてのＳｉＯ2 膜５５
をＣＶＤ法で堆積させ、このＳｉＯ2 膜５５の膜質を高
めるためのゲート酸化を兼ねて、入炉時の温度が７００
℃程度で加熱時の温度が７５０℃程度である低温のウエ
ット酸化を行う。
スタ１４、１５のゲート酸化膜としてのＳｉＯ2 膜５５
をＣＶＤ法で堆積させ、このＳｉＯ2 膜５５の膜質を高
めるためのゲート酸化を兼ねて、入炉時の温度が７００
℃程度で加熱時の温度が７５０℃程度である低温のウエ
ット酸化を行う。
【００４２】この低温酸化の後では、コンタクト孔５３
におけるコンタクト抵抗がむしろ低下していることか
ら、図９に示す様に、コンタクト孔５３の内側面に多結
晶Ｓｉ層５４から薄いＳｉＯ2 膜７４が形成されて、Ｂ
ＰＳＧ膜４７から多結晶Ｓｉ層５４へのリンの拡散が抑
制されており、しかも、コンタクト孔５３の底面にはＳ
ｉＯ2 膜７４が形成されていないと考えられる。また、
コンタクト孔５２でも、その内側面にのみ薄いＳｉＯ2
膜７４が形成されていると考えられる。
におけるコンタクト抵抗がむしろ低下していることか
ら、図９に示す様に、コンタクト孔５３の内側面に多結
晶Ｓｉ層５４から薄いＳｉＯ2 膜７４が形成されて、Ｂ
ＰＳＧ膜４７から多結晶Ｓｉ層５４へのリンの拡散が抑
制されており、しかも、コンタクト孔５３の底面にはＳ
ｉＯ2 膜７４が形成されていないと考えられる。また、
コンタクト孔５２でも、その内側面にのみ薄いＳｉＯ2
膜７４が形成されていると考えられる。
【００４３】次に、図１０に示す様に、多結晶Ｓｉ層５
４に達するコンタクト孔５６、５７をメモリセルアレイ
部３２及び周辺回路部３３の夫々のＳｉＯ2 膜５５に形
成する。
４に達するコンタクト孔５６、５７をメモリセルアレイ
部３２及び周辺回路部３３の夫々のＳｉＯ2 膜５５に形
成する。
【００４４】次に、膜厚が１０〜２０ｎｍ程度である非
晶質Ｓｉ層をＣＶＤ法でＳｉＯ2 膜５５上に堆積させ、
この非晶質Ｓｉ層のうちでＰＭＯＳトランジスタ１４、
１５のチャネル領域以外の部分にＢをイオン注入する。
そして、アニールによる結晶成長によって、図１１に示
す様に、この非晶質Ｓｉ層をＰ+ 型の多結晶Ｓｉ層６１
にする。
晶質Ｓｉ層をＣＶＤ法でＳｉＯ2 膜５５上に堆積させ、
この非晶質Ｓｉ層のうちでＰＭＯＳトランジスタ１４、
１５のチャネル領域以外の部分にＢをイオン注入する。
そして、アニールによる結晶成長によって、図１１に示
す様に、この非晶質Ｓｉ層をＰ+ 型の多結晶Ｓｉ層６１
にする。
【００４５】その後、メモリセルアレイ部３２では、Ｐ
ＭＯＳトランジスタ１４、１５の活性層及び電源線２２
のパターンに多結晶Ｓｉ層６１を加工して、コンタクト
孔５６を介して多結晶Ｓｉ層６１を多結晶Ｓｉ層５４に
接続させる。電源線２２としての多結晶Ｓｉ層６１は周
辺回路部３３のＳｉＯ2 膜５５上にまで延在させ、コン
タクト孔５７を介して多結晶Ｓｉ層６１を多結晶Ｓｉ層
５４に接続させる。
ＭＯＳトランジスタ１４、１５の活性層及び電源線２２
のパターンに多結晶Ｓｉ層６１を加工して、コンタクト
孔５６を介して多結晶Ｓｉ層６１を多結晶Ｓｉ層５４に
接続させる。電源線２２としての多結晶Ｓｉ層６１は周
辺回路部３３のＳｉＯ2 膜５５上にまで延在させ、コン
タクト孔５７を介して多結晶Ｓｉ層６１を多結晶Ｓｉ層
５４に接続させる。
【００４６】次に、図１２に示す様に、ＳｉＯ2 膜６２
を堆積させ、更に、ＢＰＳＧ膜６３等であるリフロー膜
を堆積させ、アニールによるリフローでＢＰＳＧ膜６３
の表面を平坦化させる。
を堆積させ、更に、ＢＰＳＧ膜６３等であるリフロー膜
を堆積させ、アニールによるリフローでＢＰＳＧ膜６３
の表面を平坦化させる。
【００４７】次に、図１に示す様に、Ｐ+ 拡散層４４に
達するコンタクト孔６４を周辺回路部３３のＢＰＳＧ膜
６３、４７等に形成し、バリアメタル層６５及びタング
ステン層６６でコンタクト孔６４を埋める。そして、バ
リアメタル層６７、Ａｌ層７１及び反射防止膜７２から
成る配線をバリアメタル層６５及びタングステン層６６
に接続し、更に、Ａｌ層７１等を表面保護膜（図示せ
ず）で覆って、このＴＦＴ負荷型ＳＲＡＭを完成させ
る。
達するコンタクト孔６４を周辺回路部３３のＢＰＳＧ膜
６３、４７等に形成し、バリアメタル層６５及びタング
ステン層６６でコンタクト孔６４を埋める。そして、バ
リアメタル層６７、Ａｌ層７１及び反射防止膜７２から
成る配線をバリアメタル層６５及びタングステン層６６
に接続し、更に、Ａｌ層７１等を表面保護膜（図示せ
ず）で覆って、このＴＦＴ負荷型ＳＲＡＭを完成させ
る。
【００４８】なお、以上の実施形態では、平坦化絶縁膜
としてＢＰＳＧ膜４７、６３を用いているが、ＢＰＳＧ
膜４７、６３の代わりにＰＳＧ膜やＡｓＳＧ膜等を用い
てもよい。また、以上の実施形態では、ＰＭＯＳトラン
ジスタ１４、１５がボトムゲート型であるが、トップゲ
ート型のＰＭＯＳトランジスタをフリップフロップ１１
の負荷素子とするＴＦＴ負荷型ＳＲＡＭにも本願の発明
を適用することができる。
としてＢＰＳＧ膜４７、６３を用いているが、ＢＰＳＧ
膜４７、６３の代わりにＰＳＧ膜やＡｓＳＧ膜等を用い
てもよい。また、以上の実施形態では、ＰＭＯＳトラン
ジスタ１４、１５がボトムゲート型であるが、トップゲ
ート型のＰＭＯＳトランジスタをフリップフロップ１１
の負荷素子とするＴＦＴ負荷型ＳＲＡＭにも本願の発明
を適用することができる。
【００４９】
【発明の効果】本願の発明による半導体記憶装置では、
コンタクト孔が形成されている平坦化絶縁膜に不純物が
含有されていても、平坦化絶縁膜から配線層への不純物
の拡散が酸化膜によって抑制されている。このため、平
坦化絶縁膜に含有されている不純物の導電型と配線層に
含有されている不純物の導電型とが互いに逆であって
も、コンタクト孔における配線層の抵抗の上昇が抑制さ
れており、低電圧動作が可能であると共にデータ保持特
性も優れている。
コンタクト孔が形成されている平坦化絶縁膜に不純物が
含有されていても、平坦化絶縁膜から配線層への不純物
の拡散が酸化膜によって抑制されている。このため、平
坦化絶縁膜に含有されている不純物の導電型と配線層に
含有されている不純物の導電型とが互いに逆であって
も、コンタクト孔における配線層の抵抗の上昇が抑制さ
れており、低電圧動作が可能であると共にデータ保持特
性も優れている。
【００５０】本願の発明による半導体記憶装置の製造方
法では、薄膜トランジスタを構成している配線層を周辺
回路部の拡散層に接続しているコンタクト孔や、この配
線層をメモリセルアレイ部の拡散層等に接続しているコ
ンタクト孔の内側面にのみ配線層の薄い酸化膜を形成し
て、コンタクト孔の底面にはこの酸化膜を形成しない様
にすることができる。
法では、薄膜トランジスタを構成している配線層を周辺
回路部の拡散層に接続しているコンタクト孔や、この配
線層をメモリセルアレイ部の拡散層等に接続しているコ
ンタクト孔の内側面にのみ配線層の薄い酸化膜を形成し
て、コンタクト孔の底面にはこの酸化膜を形成しない様
にすることができる。
【００５１】このため、コンタクト孔が形成されている
平坦化絶縁膜に不純物が含有されていても、平坦化絶縁
膜から配線層への不純物の拡散を酸化膜によって抑制す
ることができると共に、コンタクト孔の底面におけるコ
ンタクト面積の減少を防止することができる。
平坦化絶縁膜に不純物が含有されていても、平坦化絶縁
膜から配線層への不純物の拡散を酸化膜によって抑制す
ることができると共に、コンタクト孔の底面におけるコ
ンタクト面積の減少を防止することができる。
【００５２】従って、平坦化絶縁膜に含有されている不
純物の導電型と配線層に含有されている不純物の導電型
とが互いに逆であっても、コンタクト孔における配線層
の抵抗の上昇を抑制することができる共に、コンタクト
孔の底面におけるコンタクト面積の減少によるコンタク
ト抵抗の上昇を防止することができて、低電圧動作が可
能でデータ保持特性も優れている半導体記憶装置を製造
することができる。
純物の導電型と配線層に含有されている不純物の導電型
とが互いに逆であっても、コンタクト孔における配線層
の抵抗の上昇を抑制することができる共に、コンタクト
孔の底面におけるコンタクト面積の減少によるコンタク
ト抵抗の上昇を防止することができて、低電圧動作が可
能でデータ保持特性も優れている半導体記憶装置を製造
することができる。
【００５３】しかも、コンタクト孔の内側面に配線層の
薄い酸化膜を形成するために追加の工程を実行する必要
はないので、製造コストを増大させることなく、低電圧
動作が可能でデータ保持特性も優れている半導体記憶装
置を製造することができる。
薄い酸化膜を形成するために追加の工程を実行する必要
はないので、製造コストを増大させることなく、低電圧
動作が可能でデータ保持特性も優れている半導体記憶装
置を製造することができる。
【図１】本願の発明の一実施形態を示す側断面図であ
る。
る。
【図２】一実施形態を製造するための最初の工程を示す
側断面図である。
側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
【図１０】図９に続く工程を示す側断面図である。
【図１１】図１０に続く工程を示す側断面図である。
【図１２】図１１に続く工程を示す側断面図である。
【図１３】本願の発明を適用し得るＴＦＴ負荷型ＳＲＡ
Ｍのメモリセルの等価回路図である。
Ｍのメモリセルの等価回路図である。
【図１４】本願の発明の一従来例を示す側断面図であ
る。
る。
１１ フリップフロップ １４ ＰＭＯＳトランジスタ １５ ＰＭＯＳトランジスタ ３１ Ｓｉ基板 ３２ メモリセルアレイ部 ３３ 周辺回路部 ４４ Ｐ+ 拡散層 ４７ ＢＰＳＧ膜 ５３ コンタクト孔 ５４ 多結晶Ｓｉ層 ５５ ＳｉＯ2 膜 ７４ ＳｉＯ2 膜
Claims (5)
- 【請求項１】 薄膜トランジスタを負荷素子とするフリ
ップフロップを用いてメモリセルが構成されており、 半導体基板よりも上層の平坦化絶縁膜上に前記薄膜トラ
ンジスタが形成されており、 周辺回路部の拡散層に達するコンタクト孔が前記平坦化
絶縁膜を貫通しており、 前記薄膜トランジスタを構成している配線層が前記コン
タクト孔を介して前記拡散層に接続されている半導体記
憶装置において、 前記コンタクト孔の内側面に前記配線層の酸化膜が形成
されていることを特徴とする半導体記憶装置。 - 【請求項２】 前記平坦化絶縁膜が前記薄膜トランジス
タの導電型とは逆導電型の不純物を含有するリフロー膜
であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 薄膜トランジスタを負荷素子とするフリ
ップフロップを用いてメモリセルが構成されており、 半導体基板よりも上層の平坦化絶縁膜上に前記薄膜トラ
ンジスタが形成されており、 周辺回路部の拡散層に達するコンタクト孔が前記平坦化
絶縁膜を貫通しており、 前記薄膜トランジスタを構成している配線層が前記コン
タクト孔を介して前記拡散層に接続されている半導体記
憶装置の製造方法において、 前記配線層を形成した後に前記薄膜トランジスタのゲー
ト酸化膜を堆積させる工程と、 前記ゲート酸化膜を堆積させた後に酸化処理を行うこと
によって、前記コンタクト孔の内側面と前記配線層との
間に、この配線層の酸化膜を形成する工程とを具備する
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項４】 前記平坦化絶縁膜として前記薄膜トラン
ジスタの導電型とは逆導電型の不純物を含有するリフロ
ー膜を用いることを特徴とする請求項３記載の半導体記
憶装置の製造方法。 - 【請求項５】 前記酸化処理の温度が７００〜７５０℃
であることを特徴とする請求項３記載の半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028672A JPH09199614A (ja) | 1996-01-23 | 1996-01-23 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8028672A JPH09199614A (ja) | 1996-01-23 | 1996-01-23 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199614A true JPH09199614A (ja) | 1997-07-31 |
Family
ID=12255004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8028672A Pending JPH09199614A (ja) | 1996-01-23 | 1996-01-23 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255206B1 (en) | 1998-11-26 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide structure |
| CN107644902A (zh) * | 2016-07-22 | 2018-01-30 | 三垦电气株式会社 | 半导体装置 |
-
1996
- 1996-01-23 JP JP8028672A patent/JPH09199614A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255206B1 (en) | 1998-11-26 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide structure |
| CN107644902A (zh) * | 2016-07-22 | 2018-01-30 | 三垦电气株式会社 | 半导体装置 |
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