JPH09213831A - 半導体装置，及びその製造方法 - Google Patents
半導体装置，及びその製造方法Info
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- JPH09213831A JPH09213831A JP1408096A JP1408096A JPH09213831A JP H09213831 A JPH09213831 A JP H09213831A JP 1408096 A JP1408096 A JP 1408096A JP 1408096 A JP1408096 A JP 1408096A JP H09213831 A JPH09213831 A JP H09213831A
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- H10W72/00—Interconnections or connectors in packages
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- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
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Abstract
(57)【要約】
【課題】 レーザダイオードマウント領域とワイヤボン
ド領域との間での電極の断線が生じない半導体装置，及
びそのような半導体装置の製造方法を得る。 【解決手段】 レーザダイオード８をシリコン基板１０
０にマウントしてなる半導体装置において、シリコン基
板１００の表面に異方性エッチングにより深さ２０〜１
５０μｍの溝１を形成し、この溝１の底部において、レ
ーザダイオードがマウントされるべきレーザダイオード
マウント領域６とワイヤがボンディングされるべきワイ
ヤボンド領域４とを含む領域に電極３を形成し、この電
極３の表面の上記レーザダイオードマウント領域６に半
導体素子８をマウントし、この電極３の表面の上記ワイ
ヤボンド領域４にワイヤ５をボンディングする。
ド領域との間での電極の断線が生じない半導体装置，及
びそのような半導体装置の製造方法を得る。 【解決手段】 レーザダイオード８をシリコン基板１０
０にマウントしてなる半導体装置において、シリコン基
板１００の表面に異方性エッチングにより深さ２０〜１
５０μｍの溝１を形成し、この溝１の底部において、レ
ーザダイオードがマウントされるべきレーザダイオード
マウント領域６とワイヤがボンディングされるべきワイ
ヤボンド領域４とを含む領域に電極３を形成し、この電
極３の表面の上記レーザダイオードマウント領域６に半
導体素子８をマウントし、この電極３の表面の上記ワイ
ヤボンド領域４にワイヤ５をボンディングする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に半導体発光素子をシリコン基板にマウントして
なる半導体装置に関するものである。
し、特に半導体発光素子をシリコン基板にマウントして
なる半導体装置に関するものである。
【０００２】
【従来の技術】図１２(a) はIEEE Transactions on Com
ponents, Packaging, and Manufacturing Technology -
Part B Vol, 18. No, 2 May 1995 に示された従来の
レーザダイオードをシリコン基板にマウントしてなる半
導体装置の概略を示す上面図であり、図１２(b) は図１
２(a) におけるＩ−Ｉ’での断面図である。
ponents, Packaging, and Manufacturing Technology -
Part B Vol, 18. No, 2 May 1995 に示された従来の
レーザダイオードをシリコン基板にマウントしてなる半
導体装置の概略を示す上面図であり、図１２(b) は図１
２(a) におけるＩ−Ｉ’での断面図である。
【０００３】この図に示されているように、シリコン基
板１００の表面には、底部に高さ１０μｍの凸部２を有
する深さ４０μｍの溝１が形成されており、レーザダイ
オード８はその裏面が凸部２上に形成された電極３に半
田付けされることによりシリコン基板１００にマウント
されている。また、電極３は溝１の外のシリコン基板表
面のワイヤボンド領域４にまで延長して形成され、この
ワイヤボンド領域４の電極３の表面にＡｕワイヤ５がボ
ンディングされている。さらに、レーザダイオード８の
表面にもＡｕワイヤ５がボンディングされている。この
両ワイヤ間に順方向バイアス電圧を印加し、しきい値以
上の電流を流すことにより、レーザダイオード８におい
てレーザ光の発振が起きる。溝１の側面は、斜面１０，
１１，１２からなっているが、斜面１０のみは、溝１底
面に対してなす傾斜角が４５°となっており、レーザダ
イオード８から出射するレーザ光は、この斜面１０に向
けて出射されて、さらにこの斜面１０で反射されて、シ
リコン基板１００の上方に放射される。この半導体装置
においては、このようにレーザダイオード８からのレー
ザ光の出射方向をシリコン基板表面に平行な方向にで
き、レーザダイオードの活性層をシリコン基板表面に平
行な状態で実装すること（平面実装）が可能となってい
る。
板１００の表面には、底部に高さ１０μｍの凸部２を有
する深さ４０μｍの溝１が形成されており、レーザダイ
オード８はその裏面が凸部２上に形成された電極３に半
田付けされることによりシリコン基板１００にマウント
されている。また、電極３は溝１の外のシリコン基板表
面のワイヤボンド領域４にまで延長して形成され、この
ワイヤボンド領域４の電極３の表面にＡｕワイヤ５がボ
ンディングされている。さらに、レーザダイオード８の
表面にもＡｕワイヤ５がボンディングされている。この
両ワイヤ間に順方向バイアス電圧を印加し、しきい値以
上の電流を流すことにより、レーザダイオード８におい
てレーザ光の発振が起きる。溝１の側面は、斜面１０，
１１，１２からなっているが、斜面１０のみは、溝１底
面に対してなす傾斜角が４５°となっており、レーザダ
イオード８から出射するレーザ光は、この斜面１０に向
けて出射されて、さらにこの斜面１０で反射されて、シ
リコン基板１００の上方に放射される。この半導体装置
においては、このようにレーザダイオード８からのレー
ザ光の出射方向をシリコン基板表面に平行な方向にで
き、レーザダイオードの活性層をシリコン基板表面に平
行な状態で実装すること（平面実装）が可能となってい
る。
【０００４】次に、上記の従来の半導体装置の製造方法
について説明する。図１３(a)-(d)は、この製造方法を
示す断面図である。まず、シリコン基板１００表面の溝
形成領域以外の領域をマスクした後、シリコン基板のエ
ッチングを行って溝１を形成する。次に、図１３(a) に
示すように、溝１以外のシリコン基板表面及び溝１の底
部の所定領域にレジスト２２を形成し、さらに図１３
(b) に示すように、このレジスト２２をマスクとしてシ
リコン基板１００のエッチングを行って凸部２を形成す
る。この際、溝１の斜面の上端にオーバーハング２５が
形成され易い。これは、シリコン基板１００の表面に形
成されるレジスト２２が、レジストパターンの位置合わ
せズレによって基板表面が露出しないように、溝１の斜
面の上端部分をも覆うように形成され、さらにシリコン
基板１００のエッチングがウェットエッチングであり、
基板の深さ方向だけではなく、横方向にもエッチングが
進むためである。次に、レジスト２２を除去した後、図
１３(c) に示すように、全面に電極となる金属膜３を真
空蒸着法またはスパッタ法により形成する。この際、図
にも示されているように、上記のオーバーハング２５の
直下にこの金属膜が被着されない領域が出現し易く、こ
こで電極の断線２６が発生することとなる。次に、図１
３(d) に示すように、電極を形成すべき領域にレジスト
２１を形成し、これをマスクとして金属膜３のエッチン
グを行う。この際、溝１の深さが４０μｍあり、このよ
うな大きな段差を被覆するような厚いレジストを形成す
ることは高粘度レジストを用いても困難であるため、図
に示されているように、溝１の斜面の上端部分が露出し
易く、このレジスト２１をマスクとした金属膜のエッチ
ングにおいて、この露出部分２７の金属膜もエッチング
されることとなり、ここでも電極３の断線が発生する。
について説明する。図１３(a)-(d)は、この製造方法を
示す断面図である。まず、シリコン基板１００表面の溝
形成領域以外の領域をマスクした後、シリコン基板のエ
ッチングを行って溝１を形成する。次に、図１３(a) に
示すように、溝１以外のシリコン基板表面及び溝１の底
部の所定領域にレジスト２２を形成し、さらに図１３
(b) に示すように、このレジスト２２をマスクとしてシ
リコン基板１００のエッチングを行って凸部２を形成す
る。この際、溝１の斜面の上端にオーバーハング２５が
形成され易い。これは、シリコン基板１００の表面に形
成されるレジスト２２が、レジストパターンの位置合わ
せズレによって基板表面が露出しないように、溝１の斜
面の上端部分をも覆うように形成され、さらにシリコン
基板１００のエッチングがウェットエッチングであり、
基板の深さ方向だけではなく、横方向にもエッチングが
進むためである。次に、レジスト２２を除去した後、図
１３(c) に示すように、全面に電極となる金属膜３を真
空蒸着法またはスパッタ法により形成する。この際、図
にも示されているように、上記のオーバーハング２５の
直下にこの金属膜が被着されない領域が出現し易く、こ
こで電極の断線２６が発生することとなる。次に、図１
３(d) に示すように、電極を形成すべき領域にレジスト
２１を形成し、これをマスクとして金属膜３のエッチン
グを行う。この際、溝１の深さが４０μｍあり、このよ
うな大きな段差を被覆するような厚いレジストを形成す
ることは高粘度レジストを用いても困難であるため、図
に示されているように、溝１の斜面の上端部分が露出し
易く、このレジスト２１をマスクとした金属膜のエッチ
ングにおいて、この露出部分２７の金属膜もエッチング
されることとなり、ここでも電極３の断線が発生する。
【０００５】
【発明が解決しようとする課題】上記のように従来の半
導体装置においては、図１２(b) に示されているよう
に、電極３は溝１の斜面１２，及び凸部２の斜面７１を
含む領域に形成され、レーザダイオード８とシリコン基
板１００表面上のワイヤボンド領域４との間はこれらの
斜面１２，７１上に形成された電極３を介して電気的に
接続されているが、これらの斜面における段差により電
極３の断線が発生しやすく、この領域での電気的な導通
が確保できなくなる不良が発生し易かった。
導体装置においては、図１２(b) に示されているよう
に、電極３は溝１の斜面１２，及び凸部２の斜面７１を
含む領域に形成され、レーザダイオード８とシリコン基
板１００表面上のワイヤボンド領域４との間はこれらの
斜面１２，７１上に形成された電極３を介して電気的に
接続されているが、これらの斜面における段差により電
極３の断線が発生しやすく、この領域での電気的な導通
が確保できなくなる不良が発生し易かった。
【０００６】また、上記のように凸部２の形成工程にお
いて、溝１の斜面の上端に図１３(b),(c) に示したオー
バーハング２５が形成されるため、ここでも電極３の断
線が生じ易く、また、電極金属膜３のエッチングに際し
て、図１３(d) に示したように、溝１の斜面上端で電極
金属膜が露出し易く、この部分での電極の断線が発生し
易いという問題があった。
いて、溝１の斜面の上端に図１３(b),(c) に示したオー
バーハング２５が形成されるため、ここでも電極３の断
線が生じ易く、また、電極金属膜３のエッチングに際し
て、図１３(d) に示したように、溝１の斜面上端で電極
金属膜が露出し易く、この部分での電極の断線が発生し
易いという問題があった。
【０００７】この発明は、上記の問題に鑑みなされたも
のであり、レーザダイオードマウント領域とワイヤボン
ド領域との間での電極の断線が生じない半導体装置，及
びそのような半導体装置の製造方法を提供することを目
的とするものである。
のであり、レーザダイオードマウント領域とワイヤボン
ド領域との間での電極の断線が生じない半導体装置，及
びそのような半導体装置の製造方法を提供することを目
的とするものである。
【０００８】
【課題を解決するための手段】この発明（請求項１）に
係る半導体装置は、その表面に異方性エッチングにより
形成された深さ２０〜１５０μｍの溝を有するシリコン
基板と、上記溝の底部において、半導体素子がマウント
されるべき素子領域とワイヤがボンディングされるべき
ワイヤボンド領域とを含む領域に形成された電極と、該
電極の表面の上記素子領域にマウントされた半導体素子
と、該電極の表面の上記ワイヤボンド領域にボンディン
グされたワイヤとを備えたものである。
係る半導体装置は、その表面に異方性エッチングにより
形成された深さ２０〜１５０μｍの溝を有するシリコン
基板と、上記溝の底部において、半導体素子がマウント
されるべき素子領域とワイヤがボンディングされるべき
ワイヤボンド領域とを含む領域に形成された電極と、該
電極の表面の上記素子領域にマウントされた半導体素子
と、該電極の表面の上記ワイヤボンド領域にボンディン
グされたワイヤとを備えたものである。
【０００９】また、この発明（請求項２）に係る半導体
装置は、上記の半導体装置（請求項１）において、上記
溝の底部に高さ５〜２０μｍの凸部を設け、上記電極を
該凸部上にのみ形成するようにしたものである。
装置は、上記の半導体装置（請求項１）において、上記
溝の底部に高さ５〜２０μｍの凸部を設け、上記電極を
該凸部上にのみ形成するようにしたものである。
【００１０】また、この発明（請求項３）に係る半導体
装置は、上記の半導体装置（請求項１）において、上記
溝の底部に高さ５〜２０μｍの凸部を設け、上記電極を
上記凸部を含む上記溝の底部に形成し、上記凸部上の上
記電極が形成された領域の一部を上記素子領域とし、上
記凸部以外の領域の電極が形成された領域を上記ワイヤ
ボンド領域としたものである。
装置は、上記の半導体装置（請求項１）において、上記
溝の底部に高さ５〜２０μｍの凸部を設け、上記電極を
上記凸部を含む上記溝の底部に形成し、上記凸部上の上
記電極が形成された領域の一部を上記素子領域とし、上
記凸部以外の領域の電極が形成された領域を上記ワイヤ
ボンド領域としたものである。
【００１１】また、この発明（請求項４）に係る半導体
装置は、上記の半導体装置（請求項１ないし３のいずれ
か）において、上記シリコン基板の表面を（１００）面
に対し約９°のオフアングルを有する面とし、上記シリ
コン基板の表面に形成された上記溝の側面を複数の斜面
からなるものとし、これらの斜面の内少なくとも一つの
斜面を上記溝の底面に対して４５°の傾斜角をなす４５
°傾斜面とし、上記半導体素子を半導体発光素子とし、
該素子から出射される光の主たる出射方向が上記溝の底
面に平行な方向となりかつ該出射光が上記４５°傾斜面
により上記シリコン基板の表面に垂直な方向に反射され
るような位置に上記素子をマウントするようにしたもの
である。
装置は、上記の半導体装置（請求項１ないし３のいずれ
か）において、上記シリコン基板の表面を（１００）面
に対し約９°のオフアングルを有する面とし、上記シリ
コン基板の表面に形成された上記溝の側面を複数の斜面
からなるものとし、これらの斜面の内少なくとも一つの
斜面を上記溝の底面に対して４５°の傾斜角をなす４５
°傾斜面とし、上記半導体素子を半導体発光素子とし、
該素子から出射される光の主たる出射方向が上記溝の底
面に平行な方向となりかつ該出射光が上記４５°傾斜面
により上記シリコン基板の表面に垂直な方向に反射され
るような位置に上記素子をマウントするようにしたもの
である。
【００１２】また、この発明（請求項５）に係る半導体
装置は、（１００）面に対し約９°のオフアングルを有
する表面に異方性エッチングにより形成されたその側面
が複数の斜面からなる深さ２０〜１５０μｍの溝を有す
るシリコン基板と、上記溝の底部の半導体素子がマウン
トされるべき素子領域，上記溝以外の上記シリコン基板
表面上のワイヤがボンディングされるべきワイヤボンド
領域，及び上記溝の側面において上記溝の底面に対して
なす傾斜角の最も小さい斜面である最緩斜面を含む領域
に形成された電極と、該電極の表面の上記素子領域にマ
ウントされた半導体素子と、該電極の表面の上記ワイヤ
ボンド領域にボンディングされたワイヤとを備えたもの
である。
装置は、（１００）面に対し約９°のオフアングルを有
する表面に異方性エッチングにより形成されたその側面
が複数の斜面からなる深さ２０〜１５０μｍの溝を有す
るシリコン基板と、上記溝の底部の半導体素子がマウン
トされるべき素子領域，上記溝以外の上記シリコン基板
表面上のワイヤがボンディングされるべきワイヤボンド
領域，及び上記溝の側面において上記溝の底面に対して
なす傾斜角の最も小さい斜面である最緩斜面を含む領域
に形成された電極と、該電極の表面の上記素子領域にマ
ウントされた半導体素子と、該電極の表面の上記ワイヤ
ボンド領域にボンディングされたワイヤとを備えたもの
である。
【００１３】また、この発明（請求項６）に係る半導体
装置は、上記の半導体装置（請求項５）において、上記
電極を、上記溝の底部の素子領域と、上記溝以外の上記
シリコン基板表面上のワイヤボンド領域と、上記最緩斜
面を含む二つ以上の上記斜面とを含む領域に形成するよ
うにしたものである。
装置は、上記の半導体装置（請求項５）において、上記
電極を、上記溝の底部の素子領域と、上記溝以外の上記
シリコン基板表面上のワイヤボンド領域と、上記最緩斜
面を含む二つ以上の上記斜面とを含む領域に形成するよ
うにしたものである。
【００１４】また、この発明（請求項７）に係る半導体
装置は、上記の半導体装置（請求項５または６）におい
て、上記溝の底部に高さ５〜２０μｍの凸部が設けら
れ、上記素子領域を該凸部上の領域としたものである。
装置は、上記の半導体装置（請求項５または６）におい
て、上記溝の底部に高さ５〜２０μｍの凸部が設けら
れ、上記素子領域を該凸部上の領域としたものである。
【００１５】また、この発明（請求項８）に係る半導体
装置は、上記の半導体装置（請求項５）において、上記
溝の側面の上記最緩斜面に接して、上記溝の底部に高さ
５〜２０μｍの凸部を設け、上記電極を、該凸部上の素
子領域と、該凸部に隣接する上記最緩斜面と、上記溝以
外の上記シリコン基板表面上の該最緩斜面に隣接するワ
イヤボンド領域とを含む領域に形成するようにしたもの
である。
装置は、上記の半導体装置（請求項５）において、上記
溝の側面の上記最緩斜面に接して、上記溝の底部に高さ
５〜２０μｍの凸部を設け、上記電極を、該凸部上の素
子領域と、該凸部に隣接する上記最緩斜面と、上記溝以
外の上記シリコン基板表面上の該最緩斜面に隣接するワ
イヤボンド領域とを含む領域に形成するようにしたもの
である。
【００１６】また、この発明（請求項９）に係る半導体
装置の製造方法は、シリコン基板の表面に異方性エッチ
ングにより深さ２０〜１５０μｍの溝を形成する工程
と、上記溝の底部において、半導体素子がマウントされ
るべき素子領域とワイヤがボンディングされるべきワイ
ヤボンド領域とを含む領域に電極を形成する工程と、該
電極の表面の上記素子領域に半導体素子をマウントする
工程と、該電極の表面の上記ワイヤボンド領域にワイヤ
をボンディングする工程とを含むものである。
装置の製造方法は、シリコン基板の表面に異方性エッチ
ングにより深さ２０〜１５０μｍの溝を形成する工程
と、上記溝の底部において、半導体素子がマウントされ
るべき素子領域とワイヤがボンディングされるべきワイ
ヤボンド領域とを含む領域に電極を形成する工程と、該
電極の表面の上記素子領域に半導体素子をマウントする
工程と、該電極の表面の上記ワイヤボンド領域にワイヤ
をボンディングする工程とを含むものである。
【００１７】また、この発明（請求項１０）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、上記溝を形成する工程の後、上記電
極を形成する工程の前に、上記シリコン基板の上記溝以
外の領域，及び上記溝の底面の上記素子領域及び上記ワ
イヤボンド領域を含む領域にマスクを形成して上記シリ
コン基板をエッチングし、上記溝の底面に形成されたマ
スクの直下に高さ５〜２０μｍの凸部を形成する工程を
含み、上記電極を形成する工程を上記凸部上に上記電極
を形成するものとしたものである。
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、上記溝を形成する工程の後、上記電
極を形成する工程の前に、上記シリコン基板の上記溝以
外の領域，及び上記溝の底面の上記素子領域及び上記ワ
イヤボンド領域を含む領域にマスクを形成して上記シリ
コン基板をエッチングし、上記溝の底面に形成されたマ
スクの直下に高さ５〜２０μｍの凸部を形成する工程を
含み、上記電極を形成する工程を上記凸部上に上記電極
を形成するものとしたものである。
【００１８】また、この発明（請求項１１）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、上記溝を形成する工程の後、上記電
極を形成する工程の前に、上記シリコン基板の上記溝以
外の領域，及び上記溝の底面の上記素子領域を含む領域
にマスクを形成して上記シリコン基板をエッチングし、
上記溝の底部に高さ５〜２０μｍの凸部を形成する工程
を含み、上記電極を形成する工程を上記凸部上の上記素
子領域，及び上記凸部以外の上記溝底部の上記ワイヤボ
ンド領域を含む領域に上記電極を形成するものとしたも
のである。
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、上記溝を形成する工程の後、上記電
極を形成する工程の前に、上記シリコン基板の上記溝以
外の領域，及び上記溝の底面の上記素子領域を含む領域
にマスクを形成して上記シリコン基板をエッチングし、
上記溝の底部に高さ５〜２０μｍの凸部を形成する工程
を含み、上記電極を形成する工程を上記凸部上の上記素
子領域，及び上記凸部以外の上記溝底部の上記ワイヤボ
ンド領域を含む領域に上記電極を形成するものとしたも
のである。
【００１９】また、この発明（請求項１２）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９ないし１１のいずれか）において、上記シリコン
基板の表面に溝を形成する工程を、上記溝をその側面が
複数の斜面からなり、これらの斜面の内少なくとも一つ
の斜面が上記溝の底面に対して４５°の傾斜角をなす４
５°傾斜面となるように、（１００）面に対し約９°の
オフアングルを有する面であるシリコン基板の表面をエ
ッチングするものとし、上記半導体素子をマウントする
工程を、半導体発光素子を、該素子から出射される光の
主たる出射方向が上記溝の底面に平行な方向となりかつ
該出射光が上記４５°傾斜面により上記シリコン基板の
表面に垂直な方向に反射されるような位置にマウントす
るものであるものである。
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９ないし１１のいずれか）において、上記シリコン
基板の表面に溝を形成する工程を、上記溝をその側面が
複数の斜面からなり、これらの斜面の内少なくとも一つ
の斜面が上記溝の底面に対して４５°の傾斜角をなす４
５°傾斜面となるように、（１００）面に対し約９°の
オフアングルを有する面であるシリコン基板の表面をエ
ッチングするものとし、上記半導体素子をマウントする
工程を、半導体発光素子を、該素子から出射される光の
主たる出射方向が上記溝の底面に平行な方向となりかつ
該出射光が上記４５°傾斜面により上記シリコン基板の
表面に垂直な方向に反射されるような位置にマウントす
るものであるものである。
【００２０】また、この発明（請求項１３）に係る半導
体装置の製造方法は、（１００）面に対し約９°のオフ
アングルを有するシリコン基板表面に異方性エッチング
によりその側面が複数の斜面からなる深さ２０〜１５０
μｍの溝を形成する工程と、上記溝の底部の半導体素子
がマウントされるべき素子領域，上記溝以外の上記シリ
コン基板表面上のワイヤがボンディングされるべきワイ
ヤボンド領域，及び上記溝の側面の上記溝の底面に対し
てなす傾斜角の最も小さい斜面である最緩斜面を含む領
域に電極を形成する工程と、該電極の表面の上記素子領
域に半導体素子をマウントする工程と、該電極の表面の
上記ワイヤボンド領域にワイヤをボンディングする工程
とを含むものである。
体装置の製造方法は、（１００）面に対し約９°のオフ
アングルを有するシリコン基板表面に異方性エッチング
によりその側面が複数の斜面からなる深さ２０〜１５０
μｍの溝を形成する工程と、上記溝の底部の半導体素子
がマウントされるべき素子領域，上記溝以外の上記シリ
コン基板表面上のワイヤがボンディングされるべきワイ
ヤボンド領域，及び上記溝の側面の上記溝の底面に対し
てなす傾斜角の最も小さい斜面である最緩斜面を含む領
域に電極を形成する工程と、該電極の表面の上記素子領
域に半導体素子をマウントする工程と、該電極の表面の
上記ワイヤボンド領域にワイヤをボンディングする工程
とを含むものである。
【００２１】また、この発明（請求項１４）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１３）において、上記電極を形成する工程を、上記
溝の底部の素子領域と、上記溝以外の上記シリコン基板
表面上のワイヤボンド領域と、上記最緩斜面を含む二つ
以上の上記斜面とを含む領域に電極を形成するものとし
たものである。
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１３）において、上記電極を形成する工程を、上記
溝の底部の素子領域と、上記溝以外の上記シリコン基板
表面上のワイヤボンド領域と、上記最緩斜面を含む二つ
以上の上記斜面とを含む領域に電極を形成するものとし
たものである。
【００２２】また、この発明（請求項１５）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１３または１４）において、上記溝を形成する工程
の後、上記電極を形成する工程の前に、上記シリコン基
板の上記溝以外の領域，及び上記溝の底面の上記素子領
域を含む領域にマスクを形成して上記シリコン基板をエ
ッチングし、上記溝の底面に形成されたマスクの直下に
高さ５〜２０μｍの凸部を形成する工程を含むものであ
る。
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１３または１４）において、上記溝を形成する工程
の後、上記電極を形成する工程の前に、上記シリコン基
板の上記溝以外の領域，及び上記溝の底面の上記素子領
域を含む領域にマスクを形成して上記シリコン基板をエ
ッチングし、上記溝の底面に形成されたマスクの直下に
高さ５〜２０μｍの凸部を形成する工程を含むものであ
る。
【００２３】また、この発明（請求項１６）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１３）において、上記溝を形成する工程の後、上記
電極を形成する工程の前に、上記シリコン基板の上記溝
以外の領域，上記最緩斜面，及び該最緩斜面に接する上
記溝の底面の上記素子領域を含む領域にマスクを形成し
て上記シリコン基板をエッチングし、上記溝の底面に形
成されたマスクの直下に高さ５〜２０μｍの凸部を上記
最緩斜面に接して形成する工程を含み、上記電極を形成
する工程を、上記凸部上の素子領域と、該凸部に隣接す
る上記最緩斜面と、上記溝以外の上記シリコン基板の表
面上の該最緩斜面に隣接するワイヤボンド領域とを含む
領域に電極を形成するものとしたものである。
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１３）において、上記溝を形成する工程の後、上記
電極を形成する工程の前に、上記シリコン基板の上記溝
以外の領域，上記最緩斜面，及び該最緩斜面に接する上
記溝の底面の上記素子領域を含む領域にマスクを形成し
て上記シリコン基板をエッチングし、上記溝の底面に形
成されたマスクの直下に高さ５〜２０μｍの凸部を上記
最緩斜面に接して形成する工程を含み、上記電極を形成
する工程を、上記凸部上の素子領域と、該凸部に隣接す
る上記最緩斜面と、上記溝以外の上記シリコン基板の表
面上の該最緩斜面に隣接するワイヤボンド領域とを含む
領域に電極を形成するものとしたものである。
【００２４】
実施の形態１． 構成１．この発明の実施の形態１における半導体装置
（請求項１）は、図１，２に示されているように、その
表面に異方性エッチングにより形成された深さ２０〜１
５０μｍの溝１を有するシリコン基板１００と、上記溝
１の底部において、半導体素子がマウントされるべき素
子領域６とワイヤがボンディングされるべきワイヤボン
ド領域４とを含む領域に形成された電極３と、該電極３
の表面の上記素子領域６にマウントされた半導体素子８
と、該電極３の表面の上記ワイヤボンド領域４にボンデ
ィングされたワイヤ５とを備えたものである。このよう
に、電極３は溝１の底面にのみ形成され、素子領域６と
ワイヤボンド領域４の間の電極３が形成されている領域
には段差が存在しないため、この領域における電極３の
断線の発生を防止でき、この電極３の断線に起因する特
性不良を防止することができる。
（請求項１）は、図１，２に示されているように、その
表面に異方性エッチングにより形成された深さ２０〜１
５０μｍの溝１を有するシリコン基板１００と、上記溝
１の底部において、半導体素子がマウントされるべき素
子領域６とワイヤがボンディングされるべきワイヤボン
ド領域４とを含む領域に形成された電極３と、該電極３
の表面の上記素子領域６にマウントされた半導体素子８
と、該電極３の表面の上記ワイヤボンド領域４にボンデ
ィングされたワイヤ５とを備えたものである。このよう
に、電極３は溝１の底面にのみ形成され、素子領域６と
ワイヤボンド領域４の間の電極３が形成されている領域
には段差が存在しないため、この領域における電極３の
断線の発生を防止でき、この電極３の断線に起因する特
性不良を防止することができる。
【００２５】構成２．この発明の実施の形態１における
半導体装置（請求項２）は、図４に示されているよう
に、上記の構成１の半導体装置（請求項１）において、
上記溝１の底部に高さ５〜２０μｍの凸部２を設け、上
記電極３を該凸部２上にのみ形成するようにしたもので
ある。このように、電極３は凸部２上にのみ形成され、
素子領域６とワイヤボンド領域４の間の電極３が形成さ
れている領域には段差が存在しないため、この領域にお
ける電極３の断線の発生を防止できるとともに、この電
極３上にマウントされる半導体素子８の位置を、上記凸
部２が設けられていない場合より、上記溝１の底面に対
して高い位置とすることができ、上記半導体素子８が半
導体発光素子である場合、この素子８からの出射光の溝
１底面での乱反射を防止することができる。
半導体装置（請求項２）は、図４に示されているよう
に、上記の構成１の半導体装置（請求項１）において、
上記溝１の底部に高さ５〜２０μｍの凸部２を設け、上
記電極３を該凸部２上にのみ形成するようにしたもので
ある。このように、電極３は凸部２上にのみ形成され、
素子領域６とワイヤボンド領域４の間の電極３が形成さ
れている領域には段差が存在しないため、この領域にお
ける電極３の断線の発生を防止できるとともに、この電
極３上にマウントされる半導体素子８の位置を、上記凸
部２が設けられていない場合より、上記溝１の底面に対
して高い位置とすることができ、上記半導体素子８が半
導体発光素子である場合、この素子８からの出射光の溝
１底面での乱反射を防止することができる。
【００２６】構成３．この発明の実施の形態１における
半導体装置（請求項３）は、図６に示されているよう
に、上記の構成１の半導体装置（請求項１）において、
上記溝１の底部に高さ５〜２０μｍの凸部を設け、上記
電極３を上記凸部２を含む上記溝１の底部に形成し、上
記凸部２上の上記電極３が形成された領域の一部を上記
素子領域６とし、上記凸部２以外の領域の電極３が形成
された領域を上記ワイヤボンド領域４としたものであ
る。このように、ワイヤボンド領域４には凸部２が形成
されておらず、この領域４に形成される電極３は溝１の
底面の段差のない平坦な領域に形成されているため、こ
の電極３をパターニングする際にマスクとして用いるレ
ジストが段差部に残るようなことがなく、電極３の加工
精度を向上させることができる。
半導体装置（請求項３）は、図６に示されているよう
に、上記の構成１の半導体装置（請求項１）において、
上記溝１の底部に高さ５〜２０μｍの凸部を設け、上記
電極３を上記凸部２を含む上記溝１の底部に形成し、上
記凸部２上の上記電極３が形成された領域の一部を上記
素子領域６とし、上記凸部２以外の領域の電極３が形成
された領域を上記ワイヤボンド領域４としたものであ
る。このように、ワイヤボンド領域４には凸部２が形成
されておらず、この領域４に形成される電極３は溝１の
底面の段差のない平坦な領域に形成されているため、こ
の電極３をパターニングする際にマスクとして用いるレ
ジストが段差部に残るようなことがなく、電極３の加工
精度を向上させることができる。
【００２７】構成４．この発明の実施の形態１における
半導体装置（請求項４）は、図１，２，４，６に示され
ているように、上記の構成１ないし３のいずれかの半導
体装置（請求項１ないし３のいずれか）において、上記
シリコン基板１００の表面を（１００）面に対し約９°
のオフアングルを有する面とし、上記シリコン基板１０
０の表面に形成された上記溝１の側面を複数の斜面１
０，１１，１２からなるものとし、これらの斜面の内少
なくとも一つの斜面を上記溝の底面に対して４５°の傾
斜角をなす４５°傾斜面１０とし、上記半導体素子を半
導体発光素子８とし、該素子８から出射される光８１の
主たる出射方向が上記溝１の底面に平行な方向となりか
つ該出射光８１が上記４５°傾斜面１０により上記シリ
コン基板１００の表面に垂直な方向に反射されるような
位置に上記素子８をマウントするようにしたものであ
る。これにより、上記素子８をその活性層がシリコン基
板表面と平行になるようにマウントしても、上記素子８
からの出射光８１を上記４５°傾斜面１０で反射させ、
シリコン基板１００の表面に対して垂直な方向に放射さ
せるようにすることができる。
半導体装置（請求項４）は、図１，２，４，６に示され
ているように、上記の構成１ないし３のいずれかの半導
体装置（請求項１ないし３のいずれか）において、上記
シリコン基板１００の表面を（１００）面に対し約９°
のオフアングルを有する面とし、上記シリコン基板１０
０の表面に形成された上記溝１の側面を複数の斜面１
０，１１，１２からなるものとし、これらの斜面の内少
なくとも一つの斜面を上記溝の底面に対して４５°の傾
斜角をなす４５°傾斜面１０とし、上記半導体素子を半
導体発光素子８とし、該素子８から出射される光８１の
主たる出射方向が上記溝１の底面に平行な方向となりか
つ該出射光８１が上記４５°傾斜面１０により上記シリ
コン基板１００の表面に垂直な方向に反射されるような
位置に上記素子８をマウントするようにしたものであ
る。これにより、上記素子８をその活性層がシリコン基
板表面と平行になるようにマウントしても、上記素子８
からの出射光８１を上記４５°傾斜面１０で反射させ、
シリコン基板１００の表面に対して垂直な方向に放射さ
せるようにすることができる。
【００２８】構成５．この発明の実施の形態１における
半導体装置の製造方法（請求項９）は、図３，１に示さ
れているように、シリコン基板１００の表面に異方性エ
ッチングにより深さ２０〜１５０μｍの溝１を形成する
工程（図３(a) ）と、上記溝１の底部において、半導体
素子がマウントされるべき素子領域６とワイヤがボンデ
ィングされるべきワイヤボンド領域４とを含む領域に電
極３を形成する工程（図３(b)）と、該電極３の表面の
上記素子領域６に半導体素子８をマウントする工程と、
該電極３の表面の上記ワイヤボンド領域４にワイヤ５を
ボンディングする工程とを含むものである。これによ
り、電極３は溝１の底面にのみ形成され、素子領域６と
ワイヤボンド領域４の間の電極３が形成されている領域
には段差が存在しないため、この領域における電極３の
断線の発生を防止でき、この電極３の断線に起因する特
性不良を防止することができる。
半導体装置の製造方法（請求項９）は、図３，１に示さ
れているように、シリコン基板１００の表面に異方性エ
ッチングにより深さ２０〜１５０μｍの溝１を形成する
工程（図３(a) ）と、上記溝１の底部において、半導体
素子がマウントされるべき素子領域６とワイヤがボンデ
ィングされるべきワイヤボンド領域４とを含む領域に電
極３を形成する工程（図３(b)）と、該電極３の表面の
上記素子領域６に半導体素子８をマウントする工程と、
該電極３の表面の上記ワイヤボンド領域４にワイヤ５を
ボンディングする工程とを含むものである。これによ
り、電極３は溝１の底面にのみ形成され、素子領域６と
ワイヤボンド領域４の間の電極３が形成されている領域
には段差が存在しないため、この領域における電極３の
断線の発生を防止でき、この電極３の断線に起因する特
性不良を防止することができる。
【００２９】構成６．この発明の実施の形態１における
半導体装置の製造方法（請求項１０）は、図５，４に示
されているように、上記の構成５の半導体装置の製造方
法（請求項９）において、上記溝１を形成する工程の
後、上記電極３を形成する工程の前に、上記シリコン基
板１００の上記溝１以外の領域，及び上記溝１の底面の
上記素子領域６及び上記ワイヤボンド領域４を含む領域
にマスク２２を形成して上記シリコン基板１００をエッ
チングし、上記溝１の底面に形成されたマスク２２の直
下に高さ５〜２０μｍの凸部２を形成する工程を含み、
上記電極３を形成する工程を上記凸部２上に上記電極３
を形成するものとしたものである。このように、電極３
は凸部２上にのみ形成され、素子領域６とワイヤボンド
領域４の間の電極３が形成されている領域には段差が存
在しないため、この領域における電極３の断線の発生を
防止できるとともに、この電極３上にマウントされる半
導体素子８の位置を、上記凸部２が設けられていない場
合より、上記溝１の底面に対して高い位置とすることが
でき、上記半導体素子８が半導体発光素子である場合、
この素子８からの出射光の溝１底面での乱反射を防止す
ることができる。
半導体装置の製造方法（請求項１０）は、図５，４に示
されているように、上記の構成５の半導体装置の製造方
法（請求項９）において、上記溝１を形成する工程の
後、上記電極３を形成する工程の前に、上記シリコン基
板１００の上記溝１以外の領域，及び上記溝１の底面の
上記素子領域６及び上記ワイヤボンド領域４を含む領域
にマスク２２を形成して上記シリコン基板１００をエッ
チングし、上記溝１の底面に形成されたマスク２２の直
下に高さ５〜２０μｍの凸部２を形成する工程を含み、
上記電極３を形成する工程を上記凸部２上に上記電極３
を形成するものとしたものである。このように、電極３
は凸部２上にのみ形成され、素子領域６とワイヤボンド
領域４の間の電極３が形成されている領域には段差が存
在しないため、この領域における電極３の断線の発生を
防止できるとともに、この電極３上にマウントされる半
導体素子８の位置を、上記凸部２が設けられていない場
合より、上記溝１の底面に対して高い位置とすることが
でき、上記半導体素子８が半導体発光素子である場合、
この素子８からの出射光の溝１底面での乱反射を防止す
ることができる。
【００３０】構成７．この発明の実施の形態１における
半導体装置の製造方法（請求項１１）は、図６に示され
ているように、上記の構成５の半導体装置の製造方法
（請求項９）において、上記溝１を形成する工程の後、
上記電極３を形成する工程の前に、上記シリコン基板１
００の上記溝１以外の領域，及び上記溝１の底面の上記
素子領域６を含む領域にマスクを形成して上記シリコン
基板１００をエッチングし、上記溝１の底部に高さ５〜
２０μｍの凸部２を形成する工程を含み、上記電極３を
形成する工程を上記凸部２上の上記素子領域６，及び上
記凸部２以外の上記溝底部の上記ワイヤボンド領域４を
含む領域に上記電極３を形成するものとしたものであ
る。このように、ワイヤボンド領域４には凸部２が形成
されておらず、この領域４に形成される電極３は溝１の
底面の段差のない平坦な領域に形成されているため、こ
の電極３をパターニングする際にマスクとして用いるレ
ジストが段差部に残るようなことがなく、電極３の加工
精度を向上させることができる。
半導体装置の製造方法（請求項１１）は、図６に示され
ているように、上記の構成５の半導体装置の製造方法
（請求項９）において、上記溝１を形成する工程の後、
上記電極３を形成する工程の前に、上記シリコン基板１
００の上記溝１以外の領域，及び上記溝１の底面の上記
素子領域６を含む領域にマスクを形成して上記シリコン
基板１００をエッチングし、上記溝１の底部に高さ５〜
２０μｍの凸部２を形成する工程を含み、上記電極３を
形成する工程を上記凸部２上の上記素子領域６，及び上
記凸部２以外の上記溝底部の上記ワイヤボンド領域４を
含む領域に上記電極３を形成するものとしたものであ
る。このように、ワイヤボンド領域４には凸部２が形成
されておらず、この領域４に形成される電極３は溝１の
底面の段差のない平坦な領域に形成されているため、こ
の電極３をパターニングする際にマスクとして用いるレ
ジストが段差部に残るようなことがなく、電極３の加工
精度を向上させることができる。
【００３１】構成８．この発明の実施の形態１における
半導体装置の製造方法（請求項１２）は、図１〜６に示
されているように、上記の構成５ないし７のいずれかの
半導体装置の製造方法（請求項９ないし１１のいずれ
か）において、上記シリコン基板１００の表面に溝１を
形成する工程を、上記溝１をその側面が複数の斜面１
０，１１，１２からなり、これらの斜面の内少なくとも
一つの斜面が上記溝の底面に対して４５°の傾斜角をな
す４５°傾斜面１０となるように、（１００）面に対し
約９°のオフアングルを有する面であるシリコン基板の
表面１０１をエッチングするものとし、上記半導体素子
をマウントする工程を、半導体発光素子８を、該素子８
から出射される光８１の主たる出射方向が上記溝１の底
面に平行な方向となりかつ該出射光８１が上記４５°傾
斜面１０により上記シリコン基板１００の表面に垂直な
方向に反射されるような位置にマウントするものである
ものである。これにより、上記素子８をその活性層がシ
リコン基板表面と平行になるようにマウントしても、上
記素子８からの出射光８１を上記４５°傾斜面１０で反
射させ、シリコン基板１００の表面に対して垂直な方向
に放射させるようにすることができる。
半導体装置の製造方法（請求項１２）は、図１〜６に示
されているように、上記の構成５ないし７のいずれかの
半導体装置の製造方法（請求項９ないし１１のいずれ
か）において、上記シリコン基板１００の表面に溝１を
形成する工程を、上記溝１をその側面が複数の斜面１
０，１１，１２からなり、これらの斜面の内少なくとも
一つの斜面が上記溝の底面に対して４５°の傾斜角をな
す４５°傾斜面１０となるように、（１００）面に対し
約９°のオフアングルを有する面であるシリコン基板の
表面１０１をエッチングするものとし、上記半導体素子
をマウントする工程を、半導体発光素子８を、該素子８
から出射される光８１の主たる出射方向が上記溝１の底
面に平行な方向となりかつ該出射光８１が上記４５°傾
斜面１０により上記シリコン基板１００の表面に垂直な
方向に反射されるような位置にマウントするものである
ものである。これにより、上記素子８をその活性層がシ
リコン基板表面と平行になるようにマウントしても、上
記素子８からの出射光８１を上記４５°傾斜面１０で反
射させ、シリコン基板１００の表面に対して垂直な方向
に放射させるようにすることができる。
【００３２】実施例１．この発明の実施の形態１におけ
る一実施例による半導体装置について説明する。図１
(a) は本実施例１による半導体装置を示す上面図、図１
(b) は図１(a) のＡ−Ａ’における断面図、図１(c) は
図１(a) のＢ−Ｂ’における断面図、図２は斜視図であ
る。図に示されているように、シリコン基板１００の
（１００）面に対して約９°のオフアングルを有する表
面１０１に異方性エッチングによって深さ４０μｍの溝
１が形成されている。シリコン基板１００の表面は（１
００）面に対して図１(a) のＢ−Ｂ’の方向に約９°傾
いており、溝１の側面は、シリコン基板１００の表面に
平行である溝１の底面に対して、４５°の傾斜角を有す
る斜面１０，６３°の傾斜角を有する斜面１１，及び５
４°の傾斜角を有する斜面１２から構成されている。溝
１の底部にはＴｉ／Ａｕ（厚さ１００／２００ｎｍ）か
らなる電極３が形成され、この電極３上において、レー
ザダイオードマウント領域（素子領域）６にはレーザダ
イオード８が半田付けによりマウントされ、ワイヤボン
ド領域４にはＡｕワイヤ５がボンディングされている。
また、レーザダイオード８の上面にもＡｕワイヤ５がボ
ンディングされている。この両ワイヤの間に順方向電圧
を印加し、しきい値電流以上の電流をレーザダイオード
８に流すことによりレーザ発振を生じさせることができ
る。レーザダイオード８から出射されるレーザ光８１の
主たる出射方向は、図１(c) に示すように、上記溝１の
底面に平行な方向であり、さらにこの出射光８１は上記
４５°傾斜面１０により反射されシリコン基板１００の
表面に垂直な方向に放射される。このように、レーザダ
イオード８からのレーザ光の出射方向は溝１の底面に平
行、すなわちシリコン基板１００の表面に平行な方向に
できるため、レーザダイオード８をその活性層がシリコ
ン基板表面に平行な状態でマウントすることができ、平
面実装が可能となっている。
る一実施例による半導体装置について説明する。図１
(a) は本実施例１による半導体装置を示す上面図、図１
(b) は図１(a) のＡ−Ａ’における断面図、図１(c) は
図１(a) のＢ−Ｂ’における断面図、図２は斜視図であ
る。図に示されているように、シリコン基板１００の
（１００）面に対して約９°のオフアングルを有する表
面１０１に異方性エッチングによって深さ４０μｍの溝
１が形成されている。シリコン基板１００の表面は（１
００）面に対して図１(a) のＢ−Ｂ’の方向に約９°傾
いており、溝１の側面は、シリコン基板１００の表面に
平行である溝１の底面に対して、４５°の傾斜角を有す
る斜面１０，６３°の傾斜角を有する斜面１１，及び５
４°の傾斜角を有する斜面１２から構成されている。溝
１の底部にはＴｉ／Ａｕ（厚さ１００／２００ｎｍ）か
らなる電極３が形成され、この電極３上において、レー
ザダイオードマウント領域（素子領域）６にはレーザダ
イオード８が半田付けによりマウントされ、ワイヤボン
ド領域４にはＡｕワイヤ５がボンディングされている。
また、レーザダイオード８の上面にもＡｕワイヤ５がボ
ンディングされている。この両ワイヤの間に順方向電圧
を印加し、しきい値電流以上の電流をレーザダイオード
８に流すことによりレーザ発振を生じさせることができ
る。レーザダイオード８から出射されるレーザ光８１の
主たる出射方向は、図１(c) に示すように、上記溝１の
底面に平行な方向であり、さらにこの出射光８１は上記
４５°傾斜面１０により反射されシリコン基板１００の
表面に垂直な方向に放射される。このように、レーザダ
イオード８からのレーザ光の出射方向は溝１の底面に平
行、すなわちシリコン基板１００の表面に平行な方向に
できるため、レーザダイオード８をその活性層がシリコ
ン基板表面に平行な状態でマウントすることができ、平
面実装が可能となっている。
【００３３】次に、本実施例１による上記の半導体装置
の製造方法について説明する。図３はこの半導体装置の
製造方法を示す断面図である。まず、図３(a) に示すよ
うに、シリコン基板１００の（１００）面に対して約９
°のオフアングルを有する表面において、溝１を形成す
べき領域を除く領域にレジスト２０を形成し、このレジ
スト２０をマスクとしてシリコン基板１００に対して異
方性エッチングを行って、図１に示した深さ４０μｍの
溝１を形成する。この異方性エッチングは、ＫＯＨ水溶
液によるウェットエッチング等を用いて行う。次に、上
記レジスト２０を除去した後、シリコン基板１００の表
面の全面に、Ｔｉ／Ａｕ（厚さ１００／２００ｎｍ）膜
３を真空蒸着法またはスパッタ法等を用いて被着させ、
さらに図３(b) に示すように、溝１の底部の電極形成領
域にレジスト２１を形成する。この後、このレジスト２
１をマスクとして、上記のＴｉ／Ａｕ膜をエッチングし
て、図１に示した電極３を形成する。この際、Ａｕのエ
ッチングには王水，シアン系，またはＫＩ−Ｉ2 等のエ
ッチング液を用い、Ｔｉのエッチングにはフッ酸系のエ
ッチング液を用いる。次に、上記レジスト２１を除去し
た後、電極３上のレーザダイオードマウント領域６に半
田付けによってレーザダイオード８をマウントし、さら
に電極３上のワイヤボンド領域４とレーザダイオード８
の上面にＡｕワイヤ５をボンディングすることにより、
図１，２に示した半導体装置が完成する。
の製造方法について説明する。図３はこの半導体装置の
製造方法を示す断面図である。まず、図３(a) に示すよ
うに、シリコン基板１００の（１００）面に対して約９
°のオフアングルを有する表面において、溝１を形成す
べき領域を除く領域にレジスト２０を形成し、このレジ
スト２０をマスクとしてシリコン基板１００に対して異
方性エッチングを行って、図１に示した深さ４０μｍの
溝１を形成する。この異方性エッチングは、ＫＯＨ水溶
液によるウェットエッチング等を用いて行う。次に、上
記レジスト２０を除去した後、シリコン基板１００の表
面の全面に、Ｔｉ／Ａｕ（厚さ１００／２００ｎｍ）膜
３を真空蒸着法またはスパッタ法等を用いて被着させ、
さらに図３(b) に示すように、溝１の底部の電極形成領
域にレジスト２１を形成する。この後、このレジスト２
１をマスクとして、上記のＴｉ／Ａｕ膜をエッチングし
て、図１に示した電極３を形成する。この際、Ａｕのエ
ッチングには王水，シアン系，またはＫＩ−Ｉ2 等のエ
ッチング液を用い、Ｔｉのエッチングにはフッ酸系のエ
ッチング液を用いる。次に、上記レジスト２１を除去し
た後、電極３上のレーザダイオードマウント領域６に半
田付けによってレーザダイオード８をマウントし、さら
に電極３上のワイヤボンド領域４とレーザダイオード８
の上面にＡｕワイヤ５をボンディングすることにより、
図１，２に示した半導体装置が完成する。
【００３４】本実施例１においては、電極３は溝１の底
面にのみ形成され、レーザダイオードマウント領域（素
子領域）６とワイヤボンド領域４の間の電極３が形成さ
れている領域には段差が存在しないため、この領域にお
ける電極３の断線の発生を防止でき、この電極３の断線
に起因する特性不良を防止できる。
面にのみ形成され、レーザダイオードマウント領域（素
子領域）６とワイヤボンド領域４の間の電極３が形成さ
れている領域には段差が存在しないため、この領域にお
ける電極３の断線の発生を防止でき、この電極３の断線
に起因する特性不良を防止できる。
【００３５】実施例２．この発明の実施の形態１におけ
る他の実施例による半導体装置について説明する。図４
(a) は本実施例２による半導体装置の上面図、図４(b)
は図４(a) のＣ−Ｃ’における断面図である。なお、図
１〜３と同一部分には同一符号を付して、その詳しい説
明は省略する。本実施例２による半導体装置は、上記実
施例１による半導体装置における深さ４０μｍの溝１の
底部に高さ１０μｍの凸部２を設けるようにしたもので
あり、電極３はこの凸部２上に形成され、さらにこの電
極３上にレーザダイオード８がマウントされ、またワイ
ヤ５がボンディングされている。この半導体装置におい
ても、上記実施例１と同様に、レーザダイオード８から
出射されたレーザ光は、４５°傾斜面１０によって反射
されてシリコン基板１００の表面に垂直な方向に放射さ
れる。
る他の実施例による半導体装置について説明する。図４
(a) は本実施例２による半導体装置の上面図、図４(b)
は図４(a) のＣ−Ｃ’における断面図である。なお、図
１〜３と同一部分には同一符号を付して、その詳しい説
明は省略する。本実施例２による半導体装置は、上記実
施例１による半導体装置における深さ４０μｍの溝１の
底部に高さ１０μｍの凸部２を設けるようにしたもので
あり、電極３はこの凸部２上に形成され、さらにこの電
極３上にレーザダイオード８がマウントされ、またワイ
ヤ５がボンディングされている。この半導体装置におい
ても、上記実施例１と同様に、レーザダイオード８から
出射されたレーザ光は、４５°傾斜面１０によって反射
されてシリコン基板１００の表面に垂直な方向に放射さ
れる。
【００３６】次に、本実施例２による半導体装置の製造
方法について説明する。図５はこの半導体装置の製造方
法を示す断面図である。まず、上記実施例１で説明した
図３(a) に示した方法により溝１を形成する。次に、図
５(a) に示すように、溝１以外のシリコン基板１００表
面，及び溝１の底面の凸部２を形成すべき領域にレジス
ト２２を形成し、このレジスト２２をマスクとして図５
(b) に示すように、シリコン基板１００を深さ１０μｍ
までエッチングする。これにより、溝１底面のレジスト
２２の直下に、高さ１０μｍの凸部２が形成される。こ
の後、レジスト２２を除去し、上記実施例１で説明した
方法と同じ方法を用いて、この凸部２上に電極３を形成
し、さらにレーザダイオード８のマウント及びＡｕワイ
ヤ５のボンディングを行って、図４に示した半導体装置
が完成する。
方法について説明する。図５はこの半導体装置の製造方
法を示す断面図である。まず、上記実施例１で説明した
図３(a) に示した方法により溝１を形成する。次に、図
５(a) に示すように、溝１以外のシリコン基板１００表
面，及び溝１の底面の凸部２を形成すべき領域にレジス
ト２２を形成し、このレジスト２２をマスクとして図５
(b) に示すように、シリコン基板１００を深さ１０μｍ
までエッチングする。これにより、溝１底面のレジスト
２２の直下に、高さ１０μｍの凸部２が形成される。こ
の後、レジスト２２を除去し、上記実施例１で説明した
方法と同じ方法を用いて、この凸部２上に電極３を形成
し、さらにレーザダイオード８のマウント及びＡｕワイ
ヤ５のボンディングを行って、図４に示した半導体装置
が完成する。
【００３７】本実施例２においては、電極３は凸部２上
にのみ形成され、素子領域６とワイヤボンド領域４の間
の電極３が形成されている領域には段差が存在しないた
め、この領域における電極３の断線の発生を防止できる
とともに、この電極３上にマウントされるレーザダイオ
ード８の位置を、上記実施例１による半導体装置より、
溝１の底面に対して高い位置とすることができ、レーザ
ダイオード８からの出射光が溝１の底面で乱反射するこ
とを防止することができる。
にのみ形成され、素子領域６とワイヤボンド領域４の間
の電極３が形成されている領域には段差が存在しないた
め、この領域における電極３の断線の発生を防止できる
とともに、この電極３上にマウントされるレーザダイオ
ード８の位置を、上記実施例１による半導体装置より、
溝１の底面に対して高い位置とすることができ、レーザ
ダイオード８からの出射光が溝１の底面で乱反射するこ
とを防止することができる。
【００３８】実施例３．この発明の実施の形態１におけ
る他の実施例による半導体装置について説明する。図６
(a) は本実施例３による半導体装置の上面図、図６(b)
は図６(a) のＣ−Ｃ’における断面図である。なお、図
１〜５と同一部分には同一符号を付して、その詳しい説
明は省略する。本実施例３による半導体装置は、上記実
施例２による半導体装置における溝１の底部に形成され
た高さ１０μｍの凸部２をワイヤボンド領域４には形成
しないようにしたものであり、電極３はこの凸部２上及
び溝１の底面のワイヤボンド領域４に形成され、この凸
部２上のレーザダイオードマウント領域６上にレーザダ
イオード８がマウントされ、溝１底面のワイヤボンド領
域４にワイヤ５がボンディングされている。この半導体
装置においても、上記実施例１，２と同様に、レーザダ
イオード８から出射されたレーザ光は、４５°傾斜面１
０によって反射されてシリコン基板１００の表面に垂直
な方向に放射される。
る他の実施例による半導体装置について説明する。図６
(a) は本実施例３による半導体装置の上面図、図６(b)
は図６(a) のＣ−Ｃ’における断面図である。なお、図
１〜５と同一部分には同一符号を付して、その詳しい説
明は省略する。本実施例３による半導体装置は、上記実
施例２による半導体装置における溝１の底部に形成され
た高さ１０μｍの凸部２をワイヤボンド領域４には形成
しないようにしたものであり、電極３はこの凸部２上及
び溝１の底面のワイヤボンド領域４に形成され、この凸
部２上のレーザダイオードマウント領域６上にレーザダ
イオード８がマウントされ、溝１底面のワイヤボンド領
域４にワイヤ５がボンディングされている。この半導体
装置においても、上記実施例１，２と同様に、レーザダ
イオード８から出射されたレーザ光は、４５°傾斜面１
０によって反射されてシリコン基板１００の表面に垂直
な方向に放射される。
【００３９】本実施例３による半導体装置の製造方法
は、溝１の底部のワイヤボンド領域４以外の領域にのみ
凸部２を形成するようにする点を除けば、上記実施例２
において説明した半導体装置の製造方法と全く同様であ
る。溝１の底部のワイヤボンド領域４以外の領域にのみ
凸部２を形成するためには、図５に示した、凸部２形成
のためのエッチングマスクとなる溝１の底面に形成した
レジスト２２をワイヤボンド領域４以外の領域に形成す
るようにすればよい。
は、溝１の底部のワイヤボンド領域４以外の領域にのみ
凸部２を形成するようにする点を除けば、上記実施例２
において説明した半導体装置の製造方法と全く同様であ
る。溝１の底部のワイヤボンド領域４以外の領域にのみ
凸部２を形成するためには、図５に示した、凸部２形成
のためのエッチングマスクとなる溝１の底面に形成した
レジスト２２をワイヤボンド領域４以外の領域に形成す
るようにすればよい。
【００４０】本実施例３においては、溝１の斜面には電
極３が形成されていないため、この部分での電極３の断
線を防止できるとともに、ワイヤボンド領域４には凸部
２が形成されておらず、この領域４に形成される電極３
は溝１の底面の段差のない平坦な領域に形成されている
ため、この電極３をパターニングする際にマスクとして
用いるレジスト２２が段差部に残るようなことがなく、
電極３の加工精度を向上させることができる。
極３が形成されていないため、この部分での電極３の断
線を防止できるとともに、ワイヤボンド領域４には凸部
２が形成されておらず、この領域４に形成される電極３
は溝１の底面の段差のない平坦な領域に形成されている
ため、この電極３をパターニングする際にマスクとして
用いるレジスト２２が段差部に残るようなことがなく、
電極３の加工精度を向上させることができる。
【００４１】実施の形態２． 構成１．この発明の実施の形態２における半導体装置
（請求項５）は、図７に示されているように、（１０
０）面に対し約９°のオフアングルを有する表面に異方
性エッチングにより形成されたその側面が複数の斜面１
０，１１，１２からなる深さ２０〜１５０μｍの溝１を
有するシリコン基板１００と、上記溝１の底部の半導体
素子がマウントされるべき素子領域６，上記溝１以外の
上記シリコン基板１００表面上のワイヤ５がボンディン
グされるべきワイヤボンド領域４，及び上記溝１の側面
において上記溝１の底面に対してなす傾斜角の最も小さ
い斜面である最緩斜面１０を含む領域に形成された電極
３と、該電極３の表面の上記素子領域６にマウントされ
た半導体素子８と、該電極３の表面の上記ワイヤボンド
領域４にボンディングされたワイヤ５とを備えたもので
ある。このように、電極３において溝１内の素子領域６
と溝１外のワイヤボンド領域４の間で溝１の斜面に形成
される部分が、傾斜の最も緩やかな上記最緩斜面１０
（この場合は４５°傾斜面１０）上に形成されたものと
なっているため、この電極３を形成する際に、全面に電
極金属膜を被着させた後、電極３を形成すべき領域にレ
ジストマスクを形成して電極金属膜をエッチングすると
き、この斜面１０でのレジストの被覆状態を良好なもの
とすることができ、図１３(d) に示したような、斜面上
端での金属膜の露出を防止することができ、このためこ
の金属膜の露出による電極３の断線を防止することがで
きる。
（請求項５）は、図７に示されているように、（１０
０）面に対し約９°のオフアングルを有する表面に異方
性エッチングにより形成されたその側面が複数の斜面１
０，１１，１２からなる深さ２０〜１５０μｍの溝１を
有するシリコン基板１００と、上記溝１の底部の半導体
素子がマウントされるべき素子領域６，上記溝１以外の
上記シリコン基板１００表面上のワイヤ５がボンディン
グされるべきワイヤボンド領域４，及び上記溝１の側面
において上記溝１の底面に対してなす傾斜角の最も小さ
い斜面である最緩斜面１０を含む領域に形成された電極
３と、該電極３の表面の上記素子領域６にマウントされ
た半導体素子８と、該電極３の表面の上記ワイヤボンド
領域４にボンディングされたワイヤ５とを備えたもので
ある。このように、電極３において溝１内の素子領域６
と溝１外のワイヤボンド領域４の間で溝１の斜面に形成
される部分が、傾斜の最も緩やかな上記最緩斜面１０
（この場合は４５°傾斜面１０）上に形成されたものと
なっているため、この電極３を形成する際に、全面に電
極金属膜を被着させた後、電極３を形成すべき領域にレ
ジストマスクを形成して電極金属膜をエッチングすると
き、この斜面１０でのレジストの被覆状態を良好なもの
とすることができ、図１３(d) に示したような、斜面上
端での金属膜の露出を防止することができ、このためこ
の金属膜の露出による電極３の断線を防止することがで
きる。
【００４２】構成２．この発明の実施の形態２における
半導体装置（請求項６）は、図９に示されているよう
に、上記の構成１の半導体装置（請求項５）において、
上記電極３を、上記溝１の底部の素子領域６と、上記溝
１以外の上記シリコン基板１００表面上のワイヤボンド
領域４と、上記最緩斜面１０を含む二つ以上の上記斜面
１０，１１，１２とを含む領域に形成するようにしたも
のである。電極３を構成する金属膜を基板面に被着させ
る際に、真空蒸着法等の異方性の強い堆積法を用いる
と、溝１の斜面上に形成される電極金属膜の厚さは、溝
１の底面や溝１以外の上記シリコン基板１００の表面上
に形成される金属膜の厚さより薄くなり、このためこの
斜面上の電極金属膜において流すことができる最大の電
流量，すなわち電流耐量は他の領域に形成されている金
属膜と比較して小さくなるが、上記のようにこの電極３
が斜面１０のみではなく斜面１１，１２にも形成される
ようにして、溝の斜面における電極全体の幅が大きくな
るようにしているため、電極３全体としての電流耐量の
低下を防止することができる。
半導体装置（請求項６）は、図９に示されているよう
に、上記の構成１の半導体装置（請求項５）において、
上記電極３を、上記溝１の底部の素子領域６と、上記溝
１以外の上記シリコン基板１００表面上のワイヤボンド
領域４と、上記最緩斜面１０を含む二つ以上の上記斜面
１０，１１，１２とを含む領域に形成するようにしたも
のである。電極３を構成する金属膜を基板面に被着させ
る際に、真空蒸着法等の異方性の強い堆積法を用いる
と、溝１の斜面上に形成される電極金属膜の厚さは、溝
１の底面や溝１以外の上記シリコン基板１００の表面上
に形成される金属膜の厚さより薄くなり、このためこの
斜面上の電極金属膜において流すことができる最大の電
流量，すなわち電流耐量は他の領域に形成されている金
属膜と比較して小さくなるが、上記のようにこの電極３
が斜面１０のみではなく斜面１１，１２にも形成される
ようにして、溝の斜面における電極全体の幅が大きくな
るようにしているため、電極３全体としての電流耐量の
低下を防止することができる。
【００４３】構成３．この発明の実施の形態２における
半導体装置（請求項７）は、図７，９に示されているよ
うに、上記の構成１または２の半導体装置（請求項５ま
たは６）において、上記溝の底部に高さ５〜２０μｍの
凸部が設けられ、上記素子領域を該凸部上の領域とした
ものである。このため、電極３上にマウントされる半導
体素子８の位置を、上記凸部２が設けられていない場合
より、上記溝１の底面に対して高い位置とすることがで
き、上記半導体素子８が半導体発光素子である場合、こ
の素子８からの出射光の溝１の底面での乱反射を防止す
ることができる。
半導体装置（請求項７）は、図７，９に示されているよ
うに、上記の構成１または２の半導体装置（請求項５ま
たは６）において、上記溝の底部に高さ５〜２０μｍの
凸部が設けられ、上記素子領域を該凸部上の領域とした
ものである。このため、電極３上にマウントされる半導
体素子８の位置を、上記凸部２が設けられていない場合
より、上記溝１の底面に対して高い位置とすることがで
き、上記半導体素子８が半導体発光素子である場合、こ
の素子８からの出射光の溝１の底面での乱反射を防止す
ることができる。
【００４４】構成４．この発明の実施の形態２における
半導体装置（請求項８）は、図１０に示されているよう
に、上記の構成１の半導体装置（請求項５）において、
上記溝１の側面の上記最緩斜面１０に接して、上記溝１
の底部に高さ５〜２０μｍの凸部２を設け、上記電極３
を、該凸部２上の素子領域６と、該凸部２に隣接する上
記最緩斜面１０と、上記溝１以外の上記シリコン基板１
００表面上の該最緩斜面１０に隣接するワイヤボンド領
域４とを含む領域に形成するようにしたものである。こ
れにより、上記凸部２とこれに隣接する上記最緩斜面１
０との間には、上記凸部２の側面である斜面（図１２
(b) に示した斜面７１）が存在せず、また凸部２形成の
ためのエッチングにおいて電極３が形成される最緩斜面
１０はレジスト２２で被覆されるため、溝斜面をエッチ
ングした際に現れ易い図１３(b),(c) に示した斜面上端
のオーバーハング２５ができることもない。このため、
この部分に形成される電極３において、上記の凸部２の
斜面及び溝斜面上端のオーバーハングに起因する断線の
発生を防止することができる。
半導体装置（請求項８）は、図１０に示されているよう
に、上記の構成１の半導体装置（請求項５）において、
上記溝１の側面の上記最緩斜面１０に接して、上記溝１
の底部に高さ５〜２０μｍの凸部２を設け、上記電極３
を、該凸部２上の素子領域６と、該凸部２に隣接する上
記最緩斜面１０と、上記溝１以外の上記シリコン基板１
００表面上の該最緩斜面１０に隣接するワイヤボンド領
域４とを含む領域に形成するようにしたものである。こ
れにより、上記凸部２とこれに隣接する上記最緩斜面１
０との間には、上記凸部２の側面である斜面（図１２
(b) に示した斜面７１）が存在せず、また凸部２形成の
ためのエッチングにおいて電極３が形成される最緩斜面
１０はレジスト２２で被覆されるため、溝斜面をエッチ
ングした際に現れ易い図１３(b),(c) に示した斜面上端
のオーバーハング２５ができることもない。このため、
この部分に形成される電極３において、上記の凸部２の
斜面及び溝斜面上端のオーバーハングに起因する断線の
発生を防止することができる。
【００４５】構成５．この発明の実施の形態２における
半導体装置の製造方法（請求項１３）は、図８，７に示
されているように、（１００）面に対し約９°のオフア
ングルを有するシリコン基板１００表面に異方性エッチ
ングによりその側面が複数の斜面１０，１１，１２から
なる深さ２０〜１５０μｍの溝１を形成する工程と、上
記溝１の底部の半導体素子がマウントされるべき素子領
域６，上記溝１以外の上記シリコン基板１００表面上の
ワイヤがボンディングされるべきワイヤボンド領域４，
及び上記溝１の側面の上記溝１の底面に対してなす傾斜
角の最も小さい斜面である最緩斜面１０を含む領域に電
極３を形成する工程と、該電極３の表面の上記素子領域
６に半導体素子８をマウントする工程と、該電極３の表
面の上記ワイヤボンド領域４にワイヤ５をボンディング
する工程とを含むものである。このように、電極３にお
いて溝１内の素子領域６と溝１外のワイヤボンド領域４
の間で溝１の斜面に形成される部分が、傾斜の最も緩や
かな上記最緩斜面１０（この場合は４５°傾斜面１０）
上に形成されたものとなっているため、この電極３を形
成する際に、全面に電極金属膜３を被着させた後、電極
３を形成する領域にレジストマスク２１を形成して電極
金属膜３をエッチングするとき、この斜面１０でのレジ
スト２１の被覆状態が良好となり、図１３(d) に示した
ような、斜面上端での金属膜の露出を防止することがで
き、このためこの金属膜の露出による電極３の断線を防
止することができる。
半導体装置の製造方法（請求項１３）は、図８，７に示
されているように、（１００）面に対し約９°のオフア
ングルを有するシリコン基板１００表面に異方性エッチ
ングによりその側面が複数の斜面１０，１１，１２から
なる深さ２０〜１５０μｍの溝１を形成する工程と、上
記溝１の底部の半導体素子がマウントされるべき素子領
域６，上記溝１以外の上記シリコン基板１００表面上の
ワイヤがボンディングされるべきワイヤボンド領域４，
及び上記溝１の側面の上記溝１の底面に対してなす傾斜
角の最も小さい斜面である最緩斜面１０を含む領域に電
極３を形成する工程と、該電極３の表面の上記素子領域
６に半導体素子８をマウントする工程と、該電極３の表
面の上記ワイヤボンド領域４にワイヤ５をボンディング
する工程とを含むものである。このように、電極３にお
いて溝１内の素子領域６と溝１外のワイヤボンド領域４
の間で溝１の斜面に形成される部分が、傾斜の最も緩や
かな上記最緩斜面１０（この場合は４５°傾斜面１０）
上に形成されたものとなっているため、この電極３を形
成する際に、全面に電極金属膜３を被着させた後、電極
３を形成する領域にレジストマスク２１を形成して電極
金属膜３をエッチングするとき、この斜面１０でのレジ
スト２１の被覆状態が良好となり、図１３(d) に示した
ような、斜面上端での金属膜の露出を防止することがで
き、このためこの金属膜の露出による電極３の断線を防
止することができる。
【００４６】構成６．この発明の実施の形態２における
半導体装置の製造方法（請求項１４）は、図９に示され
ているように、上記の構成５の半導体装置の製造方法
（請求項１３）において、上記電極３を形成する工程
を、上記溝１の底部の素子領域６と、上記溝１以外の上
記シリコン基板表面上のワイヤボンド領域４と、上記最
緩斜面１０を含む二つ以上の上記斜面１０，１１，１２
とを含む領域に上記電極３を形成するものとしたもので
ある。上記電極３を構成する金属膜を基板面に被着させ
る際に、真空蒸着法等の異方性の強い堆積法を用いる
と、溝１の斜面上に形成される電極金属膜の厚さは、溝
１の底面や溝１以外の上記シリコン基板１００の表面上
に形成される金属膜の厚さより薄くなり、このためこの
斜面領域の電極金属膜において流すことができる最大の
電流量，すなわち電流耐量は他の領域に形成されている
金属膜と比較して小さくなるが、上記のようにこの電極
３が斜面１０のみではなく斜面１１，１２にも形成され
るようにして、溝の斜面における電極全体の幅が大きく
なるようにしているため、電極３全体としての電流耐量
の低下を防止することができる。
半導体装置の製造方法（請求項１４）は、図９に示され
ているように、上記の構成５の半導体装置の製造方法
（請求項１３）において、上記電極３を形成する工程
を、上記溝１の底部の素子領域６と、上記溝１以外の上
記シリコン基板表面上のワイヤボンド領域４と、上記最
緩斜面１０を含む二つ以上の上記斜面１０，１１，１２
とを含む領域に上記電極３を形成するものとしたもので
ある。上記電極３を構成する金属膜を基板面に被着させ
る際に、真空蒸着法等の異方性の強い堆積法を用いる
と、溝１の斜面上に形成される電極金属膜の厚さは、溝
１の底面や溝１以外の上記シリコン基板１００の表面上
に形成される金属膜の厚さより薄くなり、このためこの
斜面領域の電極金属膜において流すことができる最大の
電流量，すなわち電流耐量は他の領域に形成されている
金属膜と比較して小さくなるが、上記のようにこの電極
３が斜面１０のみではなく斜面１１，１２にも形成され
るようにして、溝の斜面における電極全体の幅が大きく
なるようにしているため、電極３全体としての電流耐量
の低下を防止することができる。
【００４７】構成７．この発明の実施の形態２における
半導体装置の製造方法（請求項１５）は、図７，８，９
に示されているように、上記の構成５または６の半導体
装置の製造方法（請求項１３または１４）において、上
記溝１を形成する工程の後、上記電極３を形成する工程
の前に、上記シリコン基板１００の上記溝１以外の領
域，及び上記溝１の底面の上記素子領域６を含む領域に
マスクを形成して上記シリコン基板１００をエッチング
し、上記溝１の底面に形成されたマスクの直下に高さ５
〜２０μｍの凸部２を形成する工程を含むものである。
このため、電極３上にマウントされる半導体素子８の位
置を、上記凸部２が設けられていない場合より、上記溝
１の底面に対して高い位置とすることができ、上記半導
体素子８が半導体発光素子である場合、この素子８から
の出射光の溝１の底面での乱反射を防止することができ
る。
半導体装置の製造方法（請求項１５）は、図７，８，９
に示されているように、上記の構成５または６の半導体
装置の製造方法（請求項１３または１４）において、上
記溝１を形成する工程の後、上記電極３を形成する工程
の前に、上記シリコン基板１００の上記溝１以外の領
域，及び上記溝１の底面の上記素子領域６を含む領域に
マスクを形成して上記シリコン基板１００をエッチング
し、上記溝１の底面に形成されたマスクの直下に高さ５
〜２０μｍの凸部２を形成する工程を含むものである。
このため、電極３上にマウントされる半導体素子８の位
置を、上記凸部２が設けられていない場合より、上記溝
１の底面に対して高い位置とすることができ、上記半導
体素子８が半導体発光素子である場合、この素子８から
の出射光の溝１の底面での乱反射を防止することができ
る。
【００４８】構成８．この発明の実施の形態２における
半導体装置の製造方法（請求項１６）は、図１０，１１
に示されているように、上記の構成５の半導体装置の製
造方法（請求項１３）において、上記溝１を形成する工
程の後、上記電極３を形成する工程の前に、上記シリコ
ン基板１００の上記溝１以外の領域，上記最緩斜面１
０，及び該最緩斜面１０に接する上記溝１の底面の上記
素子領域６を含む領域にマスク２２を形成して上記シリ
コン基板１００をエッチングし、上記溝１の底面に形成
されたマスクの直下に高さ５〜２０μｍの凸部２を上記
最緩斜面１０に接して形成する工程を含み、上記電極３
を形成する工程を、上記凸部２上の素子領域６と、該凸
部２に隣接する上記最緩斜面１０と、上記溝１以外の上
記シリコン基板１００の表面上の該最緩斜面１０に隣接
するワイヤボンド領域４とを含む領域に電極３を形成す
るものとしたものである。これにより、上記凸部２とこ
れに隣接する上記最緩斜面１０との間には、上記凸部２
の側面である斜面（図１１(b) に示した斜面７１）が存
在せず、また凸部２形成のためのエッチングにおいては
電極３が形成される最緩斜面１０もレジスト２２で被覆
されているため、このエッチング工程において溝斜面を
エッチングした際に現れ易い図１３(b),(c) に示した斜
面上端のオーバーハング２５ができることもない。この
ため、この部分に形成される電極３において、上記の凸
部２の斜面及び溝斜面上端のオーバーハングに起因する
断線の発生を防止することができる。
半導体装置の製造方法（請求項１６）は、図１０，１１
に示されているように、上記の構成５の半導体装置の製
造方法（請求項１３）において、上記溝１を形成する工
程の後、上記電極３を形成する工程の前に、上記シリコ
ン基板１００の上記溝１以外の領域，上記最緩斜面１
０，及び該最緩斜面１０に接する上記溝１の底面の上記
素子領域６を含む領域にマスク２２を形成して上記シリ
コン基板１００をエッチングし、上記溝１の底面に形成
されたマスクの直下に高さ５〜２０μｍの凸部２を上記
最緩斜面１０に接して形成する工程を含み、上記電極３
を形成する工程を、上記凸部２上の素子領域６と、該凸
部２に隣接する上記最緩斜面１０と、上記溝１以外の上
記シリコン基板１００の表面上の該最緩斜面１０に隣接
するワイヤボンド領域４とを含む領域に電極３を形成す
るものとしたものである。これにより、上記凸部２とこ
れに隣接する上記最緩斜面１０との間には、上記凸部２
の側面である斜面（図１１(b) に示した斜面７１）が存
在せず、また凸部２形成のためのエッチングにおいては
電極３が形成される最緩斜面１０もレジスト２２で被覆
されているため、このエッチング工程において溝斜面を
エッチングした際に現れ易い図１３(b),(c) に示した斜
面上端のオーバーハング２５ができることもない。この
ため、この部分に形成される電極３において、上記の凸
部２の斜面及び溝斜面上端のオーバーハングに起因する
断線の発生を防止することができる。
【００４９】実施例４．この発明の実施の形態２におけ
る一実施例による半導体装置について説明する。図７
(a) は本実施例４による半導体装置の上面図、図７(b)
は図７(a) のＥ−Ｅ’における断面図、図７(c) は図７
(a) のＦ−Ｆ’における断面図である。なお、図１〜６
と同一部分には同一符号を付して、その詳しい説明は省
略する。本実施例４による半導体装置は、深さ４０μｍ
の溝１内に高さ１０μｍの凸部を設け、この凸部上のレ
ーザダイオードマウント領域（素子領域）６，及び溝１
の外の基板表面のワイヤボンド領域４を含む領域に、図
７(a) に示すように電極３を形成し、さらにこの電極３
上において、上記レーザダイオードマウント領域６にレ
ーザダイオード８をマウントし、ワイヤボンド領域４に
ワイヤ５をボンディングしたものであり、さらにこのワ
イヤボンド領域４とレーザダイオードマウント領域６と
の間の電極３の溝１の斜面上に形成されている部分が、
斜面の内で最も傾斜角の小さい（傾斜の緩い）４５°傾
斜面１０上に形成されているものである。なお、レーザ
ダイオード８から出射されたレーザ光が、４５°傾斜面
１０によって反射されてシリコン基板１００の表面に垂
直な方向に放射される点、及びレーザダイオード８を凸
部２上に形成することにより、レーザダイオード８から
の出射光の溝１底面での乱反射を防止している点は上記
実施例２，３と同様である。
る一実施例による半導体装置について説明する。図７
(a) は本実施例４による半導体装置の上面図、図７(b)
は図７(a) のＥ−Ｅ’における断面図、図７(c) は図７
(a) のＦ−Ｆ’における断面図である。なお、図１〜６
と同一部分には同一符号を付して、その詳しい説明は省
略する。本実施例４による半導体装置は、深さ４０μｍ
の溝１内に高さ１０μｍの凸部を設け、この凸部上のレ
ーザダイオードマウント領域（素子領域）６，及び溝１
の外の基板表面のワイヤボンド領域４を含む領域に、図
７(a) に示すように電極３を形成し、さらにこの電極３
上において、上記レーザダイオードマウント領域６にレ
ーザダイオード８をマウントし、ワイヤボンド領域４に
ワイヤ５をボンディングしたものであり、さらにこのワ
イヤボンド領域４とレーザダイオードマウント領域６と
の間の電極３の溝１の斜面上に形成されている部分が、
斜面の内で最も傾斜角の小さい（傾斜の緩い）４５°傾
斜面１０上に形成されているものである。なお、レーザ
ダイオード８から出射されたレーザ光が、４５°傾斜面
１０によって反射されてシリコン基板１００の表面に垂
直な方向に放射される点、及びレーザダイオード８を凸
部２上に形成することにより、レーザダイオード８から
の出射光の溝１底面での乱反射を防止している点は上記
実施例２，３と同様である。
【００５０】本実施例４による半導体装置の製造方法
は、溝１を形成する工程，及び溝１の底部に凸部２を形
成する工程に関しては、上記実施例１〜３で説明した製
造方法と同じである。電極３の形成工程は、溝１の底部
にのみ電極を形成している上記実施例１〜３とは異な
り、上記溝１及び上記凸部２の形成後、全面にＴｉ／Ａ
ｕ（厚さ１００／２００ｎｍ）電極金属膜３を被着さ
せ、図８に示すように、溝１の外のワイヤボンド領域
４，及び最も傾斜角の小さい４５°傾斜面１０を含む電
極を形成すべき領域にレジスト２１を形成し、このレジ
スト２１をマスクとして電極金属膜３をエッチングする
ことにより図７に示した電極３を形成するものである。
このレジスト２１としては、多層レジストまたは高粘度
レジスト等を用いることができる。ただし、図８は図７
(a) のＥ−Ｅ’断面と同じ面での断面図である。
は、溝１を形成する工程，及び溝１の底部に凸部２を形
成する工程に関しては、上記実施例１〜３で説明した製
造方法と同じである。電極３の形成工程は、溝１の底部
にのみ電極を形成している上記実施例１〜３とは異な
り、上記溝１及び上記凸部２の形成後、全面にＴｉ／Ａ
ｕ（厚さ１００／２００ｎｍ）電極金属膜３を被着さ
せ、図８に示すように、溝１の外のワイヤボンド領域
４，及び最も傾斜角の小さい４５°傾斜面１０を含む電
極を形成すべき領域にレジスト２１を形成し、このレジ
スト２１をマスクとして電極金属膜３をエッチングする
ことにより図７に示した電極３を形成するものである。
このレジスト２１としては、多層レジストまたは高粘度
レジスト等を用いることができる。ただし、図８は図７
(a) のＥ−Ｅ’断面と同じ面での断面図である。
【００５１】本実施例４においては、溝１内の素子領域
６と溝１外のワイヤボンド領域４の間で溝１の斜面に形
成される電極３の部分が、傾斜の最も緩やかな４５°傾
斜面１０上に形成されたものとなっているため、この電
極３を形成するために、全面に電極金属膜を被着させた
後、電極３を形成すべき領域にレジストマスク２１を形
成して電極金属膜をエッチングするとき、この斜面１０
でのレジスト２１の被覆状態が良好となり、図１３(d)
に示したような溝斜面上端での金属膜の露出を防止する
ことができ、このためこの金属膜の露出による電極３の
断線を防止することができる。
６と溝１外のワイヤボンド領域４の間で溝１の斜面に形
成される電極３の部分が、傾斜の最も緩やかな４５°傾
斜面１０上に形成されたものとなっているため、この電
極３を形成するために、全面に電極金属膜を被着させた
後、電極３を形成すべき領域にレジストマスク２１を形
成して電極金属膜をエッチングするとき、この斜面１０
でのレジスト２１の被覆状態が良好となり、図１３(d)
に示したような溝斜面上端での金属膜の露出を防止する
ことができ、このためこの金属膜の露出による電極３の
断線を防止することができる。
【００５２】実施例５．この発明の実施の形態２におけ
る他の実施例による半導体装置について説明する。図９
は本実施例５による半導体装置の上面図である。なお、
図１〜８と同一部分には同一符号を付して、その詳しい
説明は省略する。本実施例５による半導体装置は、溝１
内に凸部２を設け、この凸部２上のレーザダイオードマ
ウント領域６と溝１の外のワイヤボンド領域４とを含む
領域に電極３を形成している点に関しては上記実施例４
と同じであるが、上記レーザダイオードマウント領域６
と上記ワイヤボンド領域４との間の溝斜面に形成されて
いる電極３の部分が、４５°傾斜面１０上のみではな
く、この斜面より傾斜角の大きい他の斜面１１（傾斜角
６３°）上，斜面１２（傾斜角５４°）上にも形成され
ている点が上記実施例４とは異なる。なお、レーザダイ
オード８から出射されたレーザ光が、４５°傾斜面１０
によって反射されてシリコン基板１００の表面に垂直な
方向に放射される点、及びレーザダイオード８を凸部２
上に形成することにより、レーザダイオード８からの出
射光の溝１底面での乱反射を防止している点は上記実施
例２，３と同様である。
る他の実施例による半導体装置について説明する。図９
は本実施例５による半導体装置の上面図である。なお、
図１〜８と同一部分には同一符号を付して、その詳しい
説明は省略する。本実施例５による半導体装置は、溝１
内に凸部２を設け、この凸部２上のレーザダイオードマ
ウント領域６と溝１の外のワイヤボンド領域４とを含む
領域に電極３を形成している点に関しては上記実施例４
と同じであるが、上記レーザダイオードマウント領域６
と上記ワイヤボンド領域４との間の溝斜面に形成されて
いる電極３の部分が、４５°傾斜面１０上のみではな
く、この斜面より傾斜角の大きい他の斜面１１（傾斜角
６３°）上，斜面１２（傾斜角５４°）上にも形成され
ている点が上記実施例４とは異なる。なお、レーザダイ
オード８から出射されたレーザ光が、４５°傾斜面１０
によって反射されてシリコン基板１００の表面に垂直な
方向に放射される点、及びレーザダイオード８を凸部２
上に形成することにより、レーザダイオード８からの出
射光の溝１底面での乱反射を防止している点は上記実施
例２，３と同様である。
【００５３】本実施例５による半導体装置の製造方法
は、溝１及び凸部２の形成の後に電極金属膜３を全面に
被着させ、この上にレジストマスクを形成する際に、上
記レーザダイオードマウント領域６と上記ワイヤボンド
領域４との間の溝斜面において、４５°傾斜面１０上の
みではなく、この斜面より傾斜角の大きい他の斜面１
１，１２上の電極を形成すべき領域にも図８に示したレ
ジスト２１を形成するようにした点を除いては、上記実
施例４で説明した製造方法と同じである。
は、溝１及び凸部２の形成の後に電極金属膜３を全面に
被着させ、この上にレジストマスクを形成する際に、上
記レーザダイオードマウント領域６と上記ワイヤボンド
領域４との間の溝斜面において、４５°傾斜面１０上の
みではなく、この斜面より傾斜角の大きい他の斜面１
１，１２上の電極を形成すべき領域にも図８に示したレ
ジスト２１を形成するようにした点を除いては、上記実
施例４で説明した製造方法と同じである。
【００５４】電極３を構成する金属膜を基板面に被着さ
せる際に、真空蒸着法等の異方性の強い堆積法を用いる
と、溝１の斜面上に形成される電極金属膜の厚さは、溝
１の底面や溝１以外の上記シリコン基板１００の表面上
に形成される金属膜の厚さより薄くなり、このためこの
斜面上の電極金属膜において流すことができる最大の電
流量，すなわち電流耐量は他の領域に形成されている金
属膜と比較して小さくなる。
せる際に、真空蒸着法等の異方性の強い堆積法を用いる
と、溝１の斜面上に形成される電極金属膜の厚さは、溝
１の底面や溝１以外の上記シリコン基板１００の表面上
に形成される金属膜の厚さより薄くなり、このためこの
斜面上の電極金属膜において流すことができる最大の電
流量，すなわち電流耐量は他の領域に形成されている金
属膜と比較して小さくなる。
【００５５】本実施例５においては、上記のように電極
３が斜面１０のみではなく斜面１１，１２にも形成され
るようにして、溝の斜面における電極全体の幅が大きく
なるようにしているため、電極３全体として電流耐量の
低下を防止することができる。
３が斜面１０のみではなく斜面１１，１２にも形成され
るようにして、溝の斜面における電極全体の幅が大きく
なるようにしているため、電極３全体として電流耐量の
低下を防止することができる。
【００５６】実施例６．この発明の実施の形態２におけ
る他の実施例による半導体装置について説明する。図１
０(a) は本実施例４による半導体装置の上面図、図１０
(b) は図１０(a)のＧ−Ｇ’における断面図、図１０(c)
は図１０(a) のＨ−Ｈ’における断面図である。な
お、図１〜９と同一部分には同一符号を付して、その詳
しい説明は省略する。本実施例６による半導体装置は、
溝１内に凸部２を設け、この凸部２上のレーザダイオー
ドマウント領域６と溝１の外のワイヤボンド領域４とを
含む領域に電極３を形成している点に関しては上記実施
例４，５と同じであるが、上記レーザダイオードマウン
ト領域６と上記ワイヤボンド領域４との間の溝斜面に形
成されている電極３が、４５°傾斜面１０上に形成さ
れ、かつこの４５°傾斜面１０の電極３が形成された領
域に凸部２が接している点で異なっている。なお、レー
ザダイオード８から出射されたレーザ光が、４５°傾斜
面１０によって反射されてシリコン基板１００の表面に
垂直な方向に放射される点、及びレーザダイオード８を
凸部２上に形成することにより、レーザダイオード８か
らの出射光の溝１底面での乱反射を防止している点は上
記実施例４，５と同様である。
る他の実施例による半導体装置について説明する。図１
０(a) は本実施例４による半導体装置の上面図、図１０
(b) は図１０(a)のＧ−Ｇ’における断面図、図１０(c)
は図１０(a) のＨ−Ｈ’における断面図である。な
お、図１〜９と同一部分には同一符号を付して、その詳
しい説明は省略する。本実施例６による半導体装置は、
溝１内に凸部２を設け、この凸部２上のレーザダイオー
ドマウント領域６と溝１の外のワイヤボンド領域４とを
含む領域に電極３を形成している点に関しては上記実施
例４，５と同じであるが、上記レーザダイオードマウン
ト領域６と上記ワイヤボンド領域４との間の溝斜面に形
成されている電極３が、４５°傾斜面１０上に形成さ
れ、かつこの４５°傾斜面１０の電極３が形成された領
域に凸部２が接している点で異なっている。なお、レー
ザダイオード８から出射されたレーザ光が、４５°傾斜
面１０によって反射されてシリコン基板１００の表面に
垂直な方向に放射される点、及びレーザダイオード８を
凸部２上に形成することにより、レーザダイオード８か
らの出射光の溝１底面での乱反射を防止している点は上
記実施例４，５と同様である。
【００５７】次に、本実施例６による半導体装置の製造
方法について説明する。図１１は、この半導体装置の製
造方法を示す、図１０(a) のＧ−Ｇ’断面と同じ面にお
ける断面図である。まず、上記実施例１と同様に溝１を
形成する。この後、図１１(a) に示すように、溝１以外
のシリコン基板１００の表面，溝１底面の凸部２を形成
すべき領域，及び上記の電極３を形成すべき４５°傾斜
面１０を被覆するようにレジスト２２を形成する。この
際、上記凸部を形成すべき領域と上記の電極３を形成す
べき４５°傾斜面１０との間，及びこの４５°傾斜面１
０とシリコン基板１００表面の間ではレジスト２２は連
続するように形成する。さらに、図１１(b) に示すよう
に、このレジスト２２をマスクとしてシリコン基板１０
０をエッチングして、凸部２の上面が４５°傾斜面１０
と接するように凸部２を形成する。次に上記実施例４で
説明した方法と同様の方法により、電極３の形成，レー
ザダイオード８のマウント，ワイヤ５のボンディングを
行って、図１０に示した半導体装置が完成する。
方法について説明する。図１１は、この半導体装置の製
造方法を示す、図１０(a) のＧ−Ｇ’断面と同じ面にお
ける断面図である。まず、上記実施例１と同様に溝１を
形成する。この後、図１１(a) に示すように、溝１以外
のシリコン基板１００の表面，溝１底面の凸部２を形成
すべき領域，及び上記の電極３を形成すべき４５°傾斜
面１０を被覆するようにレジスト２２を形成する。この
際、上記凸部を形成すべき領域と上記の電極３を形成す
べき４５°傾斜面１０との間，及びこの４５°傾斜面１
０とシリコン基板１００表面の間ではレジスト２２は連
続するように形成する。さらに、図１１(b) に示すよう
に、このレジスト２２をマスクとしてシリコン基板１０
０をエッチングして、凸部２の上面が４５°傾斜面１０
と接するように凸部２を形成する。次に上記実施例４で
説明した方法と同様の方法により、電極３の形成，レー
ザダイオード８のマウント，ワイヤ５のボンディングを
行って、図１０に示した半導体装置が完成する。
【００５８】本実施例６においては、上記のように凸部
２の上面は電極３が形成される４５°傾斜面１０と接す
るように形成されるため、この４５°傾斜面と凸部２の
間には凸部２の側面（斜面）が現れず、また電極３が形
成される４５°傾斜面１０もレジスト２２で被覆されて
いるため、凸部２形成のためのエッチングにより溝斜面
をエッチングした際に現れ易い図１３(b),(c) に示した
斜面上端のオーバーハング２５ができることもない。こ
のため、レーザダイオードマウント領域６とワイヤボン
ド領域４との間で、電極３が上記のような凸部２の側面
（斜面）上，または斜面上端のオーバーハング上に形成
されることに起因する断線の発生を防止することができ
る。
２の上面は電極３が形成される４５°傾斜面１０と接す
るように形成されるため、この４５°傾斜面と凸部２の
間には凸部２の側面（斜面）が現れず、また電極３が形
成される４５°傾斜面１０もレジスト２２で被覆されて
いるため、凸部２形成のためのエッチングにより溝斜面
をエッチングした際に現れ易い図１３(b),(c) に示した
斜面上端のオーバーハング２５ができることもない。こ
のため、レーザダイオードマウント領域６とワイヤボン
ド領域４との間で、電極３が上記のような凸部２の側面
（斜面）上，または斜面上端のオーバーハング上に形成
されることに起因する断線の発生を防止することができ
る。
【図１】 この発明の実施例１による半導体装置を示す
上面図(a) ，図１(a) のＡ−Ａ’における断面図(b) ，
図１(a) のＢ−Ｂ’における断面図(c) である。
上面図(a) ，図１(a) のＡ−Ａ’における断面図(b) ，
図１(a) のＢ−Ｂ’における断面図(c) である。
【図２】 この発明の実施例１による半導体装置を示す
斜視図である。
斜視図である。
【図３】 この発明の実施例１による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図４】 この発明の実施例２による半導体装置を示す
上面図(a) ，図４(a) のＣ−Ｃ’における断面図(b) で
ある。
上面図(a) ，図４(a) のＣ−Ｃ’における断面図(b) で
ある。
【図５】 この発明の実施例２による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図６】 この発明の実施例３による半導体装置を示す
上面図(a) ，図６(a) のＤ−Ｄ’における断面図(b) で
ある。
上面図(a) ，図６(a) のＤ−Ｄ’における断面図(b) で
ある。
【図７】 この発明の実施例４による半導体装置を示す
上面図(a) ，図７(a) のＥ−Ｅ’における断面図(b) ，
図７(a) のＦ−Ｆ’における断面図(c) である。
上面図(a) ，図７(a) のＥ−Ｅ’における断面図(b) ，
図７(a) のＦ−Ｆ’における断面図(c) である。
【図８】 この発明の実施例４による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図９】 この発明の実施例５による半導体装置を示す
上面図である。
上面図である。
【図１０】 この発明の実施例６による半導体装置を示
す上面図(a) ，図６(a) のＧ−Ｇ’における断面図(b)
，図６(a) のＨ−Ｈ’における断面図０(c)である。
す上面図(a) ，図６(a) のＧ−Ｇ’における断面図(b)
，図６(a) のＨ−Ｈ’における断面図０(c)である。
【図１１】 この発明の実施例６による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１２】 従来の半導体装置を示す上面図(a) ，図１
２(a) のＩ−Ｉ’における断面図(b) である。
２(a) のＩ−Ｉ’における断面図(b) である。
【図１３】 従来の半導体装置の製造方法を示す断面図
である。
である。
１ 溝、２ 凸部、３ 電極、４ ワイヤボンド領域、
５ Ａｕワイヤ、６レーザダイオードマウント領域（素
子領域）、８ レーザダイオード、１０ 溝斜面（４５
°傾斜面）、１１，１２ 溝斜面、２０，２１，２２
レジスト、２６ 断線、２７ 電極金属膜の露出、７１
凸部の斜面、８１ レーザ光、１００ Ｓｉ基板、１
０１ （１００）面に対して約９°のオフアングルを有
する基板表面。
５ Ａｕワイヤ、６レーザダイオードマウント領域（素
子領域）、８ レーザダイオード、１０ 溝斜面（４５
°傾斜面）、１１，１２ 溝斜面、２０，２１，２２
レジスト、２６ 断線、２７ 電極金属膜の露出、７１
凸部の斜面、８１ レーザ光、１００ Ｓｉ基板、１
０１ （１００）面に対して約９°のオフアングルを有
する基板表面。
Claims (16)
- 【請求項１】 その表面に異方性エッチングにより形成
された深さ２０〜１５０μｍの溝を有するシリコン基板
と、 上記溝の底部において、半導体素子がマウントされるべ
き素子領域とワイヤがボンディングされるべきワイヤボ
ンド領域とを含む領域に形成された電極と、 該電極の表面の上記素子領域にマウントされた半導体素
子と、 該電極の表面の上記ワイヤボンド領域にボンディングさ
れたワイヤとを備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記溝の底部に高さ５〜２０μｍの凸部が設けられ、 上記電極は、該凸部上にのみ形成されていることを特徴
とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 上記溝の底部に高さ５〜２０μｍの凸部が設けられ、 上記電極は、上記凸部を含む上記溝の底部に形成され、
上記凸部上の上記電極が形成された領域の一部を上記素
子領域とし、上記凸部以外の領域の電極が形成された領
域を上記ワイヤボンド領域としたことを特徴とする半導
体装置。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置において、 上記シリコン基板の表面は、（１００）面に対し約９°
のオフアングルを有する面であり、 上記シリコン基板の表面に形成された上記溝の側面は複
数の斜面からなり、これらの斜面の内少なくとも一つの
斜面が上記溝の底面に対して４５°の傾斜角をなす４５
°傾斜面となっており、 上記半導体素子は、半導体発光素子であり、 該素子は、該素子から出射される光の主たる出射方向が
上記溝の底面に平行な方向となりかつ該出射光が上記４
５°傾斜面により上記シリコン基板の表面に垂直な方向
に反射されるような位置にマウントされていることを特
徴とする半導体装置。 - 【請求項５】 （１００）面に対し約９°のオフアング
ルを有する表面に異方性エッチングにより形成されたそ
の側面が複数の斜面からなる深さ２０〜１５０μｍの溝
を有するシリコン基板と、 上記溝の底部の半導体素子がマウントされるべき素子領
域，上記溝以外の上記シリコン基板表面上のワイヤがボ
ンディングされるべきワイヤボンド領域，及び上記溝の
側面において上記溝の底面に対してなす傾斜角の最も小
さい斜面である最緩斜面を含む領域に形成された電極
と、 該電極の表面の上記素子領域にマウントされた半導体素
子と、 該電極の表面の上記ワイヤボンド領域にボンディングさ
れたワイヤとを備えたことを特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 上記電極は、上記溝の底部の素子領域と、上記溝以外の
上記シリコン基板表面上のワイヤボンド領域と、上記最
緩斜面を含む二つ以上の上記斜面とを含む領域に形成さ
れたことを特徴とする半導体装置。 - 【請求項７】 請求項５または６に記載の半導体装置に
おいて、 上記溝の底部に高さ５〜２０μｍの凸部が設けられ、 上記素子領域は、該凸部上の領域であることを特徴とす
る半導体装置。 - 【請求項８】 請求項５に記載の半導体装置において、 上記溝の側面の上記最緩斜面に接して、上記溝の底部に
高さ５〜２０μｍの凸部が設けられ、 上記電極は、該凸部上の素子領域と、該凸部に隣接する
上記最緩斜面と、上記溝以外の上記シリコン基板表面上
の該最緩斜面に隣接するワイヤボンド領域とを含む領域
に形成されたことを特徴とする半導体装置。 - 【請求項９】 シリコン基板の表面に異方性エッチング
により深さ２０〜１５０μｍの溝を形成する工程と、 上記溝の底部において、半導体素子がマウントされるべ
き素子領域とワイヤがボンディングされるべきワイヤボ
ンド領域とを含む領域に電極を形成する工程と、 該電極の表面の上記素子領域に半導体素子をマウントす
る工程と、 該電極の表面の上記ワイヤボンド領域にワイヤをボンデ
ィングする工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項１０】 請求項９に記載の半導体装置の製造方
法において、 上記溝を形成する工程の後、上記電極を形成する工程の
前に、上記シリコン基板の上記溝以外の領域，及び上記
溝の底面の所定の領域にマスクを形成して上記シリコン
基板をエッチングし、上記溝の底面に形成されたマスク
の直下に高さ５〜２０μｍの凸部を形成する工程を含
み、 上記電極を形成する工程は、上記凸部上に上記電極を形
成するものであることを特徴とする半導体装置の製造方
法。 - 【請求項１１】 請求項９に記載の半導体装置の製造方
法において、 上記溝を形成する工程の後、上記電極を形成する工程の
前に、上記シリコン基板の上記溝以外の領域，及び上記
溝の底面の上記素子領域を含む領域にマスクを形成して
上記シリコン基板をエッチングし、上記溝の底部に高さ
５〜２０μｍの凸部を形成する工程を含み、 上記電極を形成する工程は、上記凸部上の上記素子領
域，及び上記凸部以外の上記溝底部の上記ワイヤボンド
領域を含む領域に上記電極を形成するものであることを
特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項９ないし１１のいずれかに記載
の半導体装置の製造方法において、 上記シリコン基板の表面に溝を形成する工程は、上記溝
をその側面が複数の斜面からなり、これらの斜面の内少
なくとも一つの斜面が上記溝の底面に対して４５°の傾
斜角をなす４５°傾斜面となるように、（１００）面に
対し約９°のオフアングルを有する面であるシリコン基
板の表面をエッチングするものであり、 上記半導体素子をマウントする工程は、半導体発光素子
を該素子から出射される光の主たる出射方向が上記溝の
底面に平行な方向となりかつ該出射光が上記４５°傾斜
面により上記シリコン基板の表面に垂直な方向に反射さ
れるような位置にマウントするものであることを特徴と
する半導体装置の製造方法。 - 【請求項１３】 （１００）面に対し約９°のオフアン
グルを有するシリコン基板表面に異方性エッチングによ
りその側面が複数の斜面からなる深さ２０〜１５０μｍ
の溝を形成する工程と、 上記溝の底部の半導体素子がマウントされるべき素子領
域，上記溝以外の上記シリコン基板表面上のワイヤがボ
ンディングされるべきワイヤボンド領域，及び上記溝の
側面の上記溝の底面に対してなす傾斜角の最も小さい斜
面である最緩斜面を含む領域に電極を形成する工程と、 該電極の表面の上記素子領域に半導体素子をマウントす
る工程と、 該電極の表面の上記ワイヤボンド領域にワイヤをボンデ
ィングする工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項１４】 請求項１３に記載の半導体装置の製造
方法において、 上記電極を形成する工程は、上記溝の底部の素子領域
と、上記溝以外の上記シリコン基板表面上のワイヤボン
ド領域と、上記最緩斜面を含む二つ以上の上記斜面とを
含む領域に上記電極を形成するものであることを特徴と
する半導体装置の製造方法。 - 【請求項１５】 請求項１３または１４に記載の半導体
装置の製造方法において、 上記溝を形成する工程の後、上記電極を形成する工程の
前に、上記シリコン基板の上記溝以外の領域，及び上記
溝の底面の上記素子領域を含む領域にマスクを形成して
上記シリコン基板をエッチングし、上記溝の底面に形成
されたマスクの直下に高さ５〜２０μｍの凸部を形成す
る工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１３に記載の半導体装置の製造
方法において、 上記溝を形成する工程の後、上記電極を形成する工程の
前に、上記シリコン基板の上記溝以外の領域，上記最緩
斜面，及び該最緩斜面に接する上記溝の底面の上記素子
領域を含む領域にマスクを形成して上記シリコン基板を
エッチングし、上記溝の底面に形成されたマスクの直下
に高さ５〜２０μｍの凸部を上記最緩斜面に接して形成
する工程を含み、 上記電極を形成する工程は、上記凸部上の素子領域と、
該凸部に隣接する上記最緩斜面と、上記溝以外の上記シ
リコン基板の表面上の該最緩斜面に隣接するワイヤボン
ド領域とを含む領域に電極を形成するものであることを
特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1408096A JPH09213831A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置，及びその製造方法 |
| US08/694,625 US5744857A (en) | 1996-01-30 | 1996-08-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1408096A JPH09213831A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置，及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213831A true JPH09213831A (ja) | 1997-08-15 |
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ID=11851137
Family Applications (1)
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|---|---|---|---|
| JP1408096A Pending JPH09213831A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置，及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPH09213831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6379996B1 (en) | 1998-04-17 | 2002-04-30 | Nec Corporation | Package for semiconductor chip having thin recess portion and thick plane portion |
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Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3556450B2 (ja) * | 1997-12-02 | 2004-08-18 | 富士通株式会社 | 半導体装置 |
| US6169294B1 (en) * | 1998-09-08 | 2001-01-02 | Epistar Co. | Inverted light emitting diode |
| US6810057B1 (en) * | 1999-11-25 | 2004-10-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and optical pickup device |
| EP1146571A1 (de) * | 2000-04-14 | 2001-10-17 | Infineon Technologies AG | Lichtemittierendes Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US6949771B2 (en) * | 2001-04-25 | 2005-09-27 | Agilent Technologies, Inc. | Light source |
| KR100387242B1 (ko) * | 2001-05-26 | 2003-06-12 | 삼성전기주식회사 | 반도체 발광소자의 제조방법 |
| US20040199906A1 (en) * | 2003-04-01 | 2004-10-07 | Mcknight Russell F. | Systems and methods for saving files having different media types |
| CN100421268C (zh) * | 2004-02-23 | 2008-09-24 | 斯坦雷电气株式会社 | Led及其制造方法 |
| CN101369616B (zh) * | 2007-08-14 | 2010-10-20 | 泰谷光电科技股份有限公司 | 发光二极管组件及其制造方法 |
| US8734661B2 (en) | 2007-10-15 | 2014-05-27 | Ebara Corporation | Flattening method and flattening apparatus |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270555A (en) * | 1989-05-18 | 1993-12-14 | Murata Manufacturing Co., Ltd. | Pyroelectric IR-sensor with a molded inter connection device substrate having a low thermal conductivity coefficient |
| US5119174A (en) * | 1990-10-26 | 1992-06-02 | Chen Der Jong | Light emitting diode display with PCB base |
| JP3008571B2 (ja) * | 1991-07-26 | 2000-02-14 | 住友電気工業株式会社 | 受光装置 |
| JPH0563309A (ja) * | 1991-09-04 | 1993-03-12 | Fuji Electric Co Ltd | 半導体レーザ装置 |
| JP3210383B2 (ja) * | 1992-01-22 | 2001-09-17 | 株式会社東芝 | ヘテロ接合バイポーラトランジスタ |
| US5268310A (en) * | 1992-11-25 | 1993-12-07 | M/A-Com, Inc. | Method for making a mesa type PIN diode |
| US5545893A (en) * | 1994-12-23 | 1996-08-13 | Motorola, Inc. | Optocoupler package and method for making |
-
1996
- 1996-01-30 JP JP1408096A patent/JPH09213831A/ja active Pending
- 1996-08-09 US US08/694,625 patent/US5744857A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6379996B1 (en) | 1998-04-17 | 2002-04-30 | Nec Corporation | Package for semiconductor chip having thin recess portion and thick plane portion |
| JP2014075459A (ja) * | 2012-10-04 | 2014-04-24 | Nano Material Kenkyusho:Kk | 半導体デバイス |
Also Published As
| Publication number | Publication date |
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| US5744857A (en) | 1998-04-28 |
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