JPH0359740A - メモリ障害検出方式 - Google Patents
メモリ障害検出方式Info
- Publication number
- JPH0359740A JPH0359740A JP1194289A JP19428989A JPH0359740A JP H0359740 A JPH0359740 A JP H0359740A JP 1194289 A JP1194289 A JP 1194289A JP 19428989 A JP19428989 A JP 19428989A JP H0359740 A JPH0359740 A JP H0359740A
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- memory
- data
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- circuit
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 70
- 238000001514 detection method Methods 0.000 title claims description 18
- 230000000737 periodic effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＣＰＵとメモリとを備えたシステムのメモリ
の障害を検出するメモリ障害検出方式に関するものであ
る。
の障害を検出するメモリ障害検出方式に関するものであ
る。
［従来の技術］
従来のメモリ障害検出方式を説明するブロック図を第３
図に示す。同図において、１はＣＰＵ、２はＣＰＵバス
、３はＣＰＵバス２に接続されるメモリ、４はメモリ３
に書き込まれるデータからパリティビットを生成するパ
リティジェネレータ、５はパリティジェネレータ４にお
いて生成されるパリティビットを保持するバリテ、イビ
ット保持メモリ、６はメモリ３およびパリティビット保
持メモリ５からそれぞれ読み出したデータをチエツクす
るパリティチエッカ、７はパリティチエッカ６から出力
されるデータからエラーを検出するエラー検出回路、８
はエラー検出回路７からのエラー出力を表示するエラー
表示Ｆ／Ｆ回路である。
図に示す。同図において、１はＣＰＵ、２はＣＰＵバス
、３はＣＰＵバス２に接続されるメモリ、４はメモリ３
に書き込まれるデータからパリティビットを生成するパ
リティジェネレータ、５はパリティジェネレータ４にお
いて生成されるパリティビットを保持するバリテ、イビ
ット保持メモリ、６はメモリ３およびパリティビット保
持メモリ５からそれぞれ読み出したデータをチエツクす
るパリティチエッカ、７はパリティチエッカ６から出力
されるデータからエラーを検出するエラー検出回路、８
はエラー検出回路７からのエラー出力を表示するエラー
表示Ｆ／Ｆ回路である。
そして、このように構成されたシステムにおいて、メモ
リ障害を検出するときは次のようにしてメモリ障害の検
出を行っている。すなわち、ＣＰＵ１がメモリ３に対し
てデータを書き込むとき、この書き込みデータがパリテ
ィジェネレータ４に送出される。そして、パリティジェ
ネレータ４では、この書き込みデータからパリティビッ
トを生成してパリティビット保持メモリ５に送出して保
持させる。
リ障害を検出するときは次のようにしてメモリ障害の検
出を行っている。すなわち、ＣＰＵ１がメモリ３に対し
てデータを書き込むとき、この書き込みデータがパリテ
ィジェネレータ４に送出される。そして、パリティジェ
ネレータ４では、この書き込みデータからパリティビッ
トを生成してパリティビット保持メモリ５に送出して保
持させる。
次に、ＣＰＵＩがメモリ３に対して上記で書き込んだデ
ータを読み出すとき、この読み出されたデータがパリテ
ィチエッカ６に送出されると同時に、保持されているパ
リティビットがパリティビット保持メモリ５から読み出
されてパリティチエッカ６に送出される。そして、パリ
ティチエッカ６ではこの保持された書き込みデータのパ
リティビットと読みだしデータのパリティビットとをエ
ラー検出回路７に送出する。このエラー検出回路７はこ
の双方のパリティビットを比較照合し、エラーを検出し
たときはエラー信号をエラー表示Ｆ／Ｆ回路に送出して
エラー表示をさせる。
ータを読み出すとき、この読み出されたデータがパリテ
ィチエッカ６に送出されると同時に、保持されているパ
リティビットがパリティビット保持メモリ５から読み出
されてパリティチエッカ６に送出される。そして、パリ
ティチエッカ６ではこの保持された書き込みデータのパ
リティビットと読みだしデータのパリティビットとをエ
ラー検出回路７に送出する。このエラー検出回路７はこ
の双方のパリティビットを比較照合し、エラーを検出し
たときはエラー信号をエラー表示Ｆ／Ｆ回路に送出して
エラー表示をさせる。
なお、メモリ３への書き込みデータとメモリ３からの読
みだしデータとを比較して、この読みだしデータの中の
障害ビットが偶数個であれば、このときにはエラー検出
を行うことができない。
みだしデータとを比較して、この読みだしデータの中の
障害ビットが偶数個であれば、このときにはエラー検出
を行うことができない。
［発明が解決しようとする課Ｈ］
上述した従来のメモリ障害検出方式は、メモリ障害を検
出するために、パリティジェネレータ４．パリティビッ
ト保持メモリ５．パリティチエッカ６、エラー検出回路
７等の付加回路が必要となり、しかもメモリ３のメモリ
容量が増大するにつれてパリティビット保持メモリ５の
容量も増大し、コストアップを招くという問題があった
。また、メモリ３への書き込みデータとメモリ３からの
読みだしデータとを比較して、この読みだしデータの中
から偶数個のビットが障害となったときには、この障害
ビットのエラーが検出できないという問題もあった。
出するために、パリティジェネレータ４．パリティビッ
ト保持メモリ５．パリティチエッカ６、エラー検出回路
７等の付加回路が必要となり、しかもメモリ３のメモリ
容量が増大するにつれてパリティビット保持メモリ５の
容量も増大し、コストアップを招くという問題があった
。また、メモリ３への書き込みデータとメモリ３からの
読みだしデータとを比較して、この読みだしデータの中
から偶数個のビットが障害となったときには、この障害
ビットのエラーが検出できないという問題もあった。
［課題を解決するための手段］
このような課題を解決するために本発明のメモリ障害検
出方式は、ＣＰＵに対して周期的な割り込み信号を発生
するタイマ回路と、メモリの障害時にエラー表示を行う
エラー表示Ｆ／Ｆ回路とを備えたものである。
出方式は、ＣＰＵに対して周期的な割り込み信号を発生
するタイマ回路と、メモリの障害時にエラー表示を行う
エラー表示Ｆ／Ｆ回路とを備えたものである。
［作用］
割り込み信号が到来すると、メモリのアドレスが更新さ
れ、このアドレスに全ビットがセットされたデータを記
憶した後このデータを読み出して照合するとともに、次
にこの同じアドレスに全ビットがリセットされたデータ
を記憶した後このデータを読み出して照合する。この照
合の結果、メモリ障害が検出されれば、エラー表示Ｆ／
Ｆ回路にエラー表示を行う。
れ、このアドレスに全ビットがセットされたデータを記
憶した後このデータを読み出して照合するとともに、次
にこの同じアドレスに全ビットがリセットされたデータ
を記憶した後このデータを読み出して照合する。この照
合の結果、メモリ障害が検出されれば、エラー表示Ｆ／
Ｆ回路にエラー表示を行う。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明のメモリ障害検出方式の一実例を示すブ
ロック図である。同図において、第３図の従来のメモリ
障害方式のブロック図と同等部分は同一符号を付してそ
の説明を省略する。第１図において、９はＣＰＵＩに対
して周期的に割り込み信号を発生させるタイマである。
ロック図である。同図において、第３図の従来のメモリ
障害方式のブロック図と同等部分は同一符号を付してそ
の説明を省略する。第１図において、９はＣＰＵＩに対
して周期的に割り込み信号を発生させるタイマである。
そして、このタイマ９の周期は１６ｍ５に設定されてい
る。また、ＣＰＵバス２は１６ビツトアドレスバスと１
６ビツトデータバスにより構成されている。
る。また、ＣＰＵバス２は１６ビツトアドレスバスと１
６ビツトデータバスにより構成されている。
そして、このメモリ３の障害検出は、タイマ９がＣＰＵ
Ｉに対して周期的な割り込み信号を発生させることによ
り、ＣＰＵＩがこの割り込み信号を受信して実行する割
り込み処理の中で行われ、この処理の結果エラーが検出
されれば、エラー表示Ｆ／Ｆ回路８にエラー表示情報を
送出してエラー表示させるものとなっている。
Ｉに対して周期的な割り込み信号を発生させることによ
り、ＣＰＵＩがこの割り込み信号を受信して実行する割
り込み処理の中で行われ、この処理の結果エラーが検出
されれば、エラー表示Ｆ／Ｆ回路８にエラー表示情報を
送出してエラー表示させるものとなっている。
次に、第２図はこのメモリ障害検出方式の動作を説明す
るフローチャートである。このフローチャートに基づい
てメモリ障害検出方式の詳細な動作を説明する。
るフローチャートである。このフローチャートに基づい
てメモリ障害検出方式の詳細な動作を説明する。
ＣＰＵＩがタイマ９から割り込み信号を受は付けると、
割り込み処理が実行されステップ１００で予め「Ｏ」ク
リアされていたＣＰＵＩ内部のアドレスカウンタで示さ
れるメモリ３のデータを読み出して、ステップ１０１で
この読み出したデータをＣＰＵＩ内部の他のレジスタに
退避する。このデータは通常の処理で使用するために退
避するものである。次に、ステップ１０２において上記
と同じ値のアドレスカウンタで示されるメモリ３のアド
レスに１６ビツトデータＦＦＦＦＨ（１６進でＦＦＦＦ
というデータ〉を書き込む。そして、ステップ１０３で
令書き込んだメモリ３の同じアドレスのデータを読み出
す。
割り込み処理が実行されステップ１００で予め「Ｏ」ク
リアされていたＣＰＵＩ内部のアドレスカウンタで示さ
れるメモリ３のデータを読み出して、ステップ１０１で
この読み出したデータをＣＰＵＩ内部の他のレジスタに
退避する。このデータは通常の処理で使用するために退
避するものである。次に、ステップ１０２において上記
と同じ値のアドレスカウンタで示されるメモリ３のアド
レスに１６ビツトデータＦＦＦＦＨ（１６進でＦＦＦＦ
というデータ〉を書き込む。そして、ステップ１０３で
令書き込んだメモリ３の同じアドレスのデータを読み出
す。
ステップ１０４でこの読みだしデータ（リードデータ〉
が書き込みデータ（ライトデータ）、すなわちＦＦＦＦ
Ｈと一致するか否かを判断する。そして、これが「Ｙ」
のとき、すなわち書き込んだデータと一致すれば、次に
ステップ１０５で上記と同じ値のアドレスカウンタで示
されるメモリ３のアドレスに１６ビツトデータ０ＯＯＯ
Ｈ（１６進でｏｏｏｏというデータ）を書き込む。そし
て、ステップ１０６で令書き込んだメモリ３の同じアド
レスのデータを読み出す。
が書き込みデータ（ライトデータ）、すなわちＦＦＦＦ
Ｈと一致するか否かを判断する。そして、これが「Ｙ」
のとき、すなわち書き込んだデータと一致すれば、次に
ステップ１０５で上記と同じ値のアドレスカウンタで示
されるメモリ３のアドレスに１６ビツトデータ０ＯＯＯ
Ｈ（１６進でｏｏｏｏというデータ）を書き込む。そし
て、ステップ１０６で令書き込んだメモリ３の同じアド
レスのデータを読み出す。
ステップ１０７でこの読みだしデータが書き込みデータ
、すなわち０ＯＯＯＨと一致するか否かを判断する。そ
して、これが「Ｙ」のとき、すなわち書き込んだデータ
と一致すればステップ１０８で他のレジスタに退避して
いたデータをアドレスカウンタで示されるメモリ３のア
ドレスに書き込んで、ステップ１０９でアドレスカウン
タを２番地だけカウントアツプし割り込み処理から復帰
する。このようにこの割り込み処理のなかでは、アドレ
スが０番地と１番地のメモリ３の障害が検出され、次の
１６ＩＩＩｓ後の割り込み処理においては、アドレスが
３番地と４番地のメモリ３の障害検出が行われる。
、すなわち０ＯＯＯＨと一致するか否かを判断する。そ
して、これが「Ｙ」のとき、すなわち書き込んだデータ
と一致すればステップ１０８で他のレジスタに退避して
いたデータをアドレスカウンタで示されるメモリ３のア
ドレスに書き込んで、ステップ１０９でアドレスカウン
タを２番地だけカウントアツプし割り込み処理から復帰
する。このようにこの割り込み処理のなかでは、アドレ
スが０番地と１番地のメモリ３の障害が検出され、次の
１６ＩＩＩｓ後の割り込み処理においては、アドレスが
３番地と４番地のメモリ３の障害検出が行われる。
また、ステップ１０４で「Ｎ」、すなわち読みだしデー
タがＦＦＦＦＨではないときはステップ１１０でエラー
表示Ｆ／Ｆ回路８にエラー表示情報をセットし割り込み
処理から復帰し、ステップ１０７で「Ｎ」、すなわち読
みだしデータが０ＯＯＯＨではないときはステップ１１
０でエラー表示Ｆ／Ｆ回路８にエラー表示情報をセット
し割り込み処理から復帰する。
タがＦＦＦＦＨではないときはステップ１１０でエラー
表示Ｆ／Ｆ回路８にエラー表示情報をセットし割り込み
処理から復帰し、ステップ１０７で「Ｎ」、すなわち読
みだしデータが０ＯＯＯＨではないときはステップ１１
０でエラー表示Ｆ／Ｆ回路８にエラー表示情報をセット
し割り込み処理から復帰する。
上記したように本実施例の場合、このメモリ３の障害検
出はＣＰＵＩが実行する通常の処理の合間を縫って、す
なわち通常処理以外のタイマ割り込み処理で１６ｍ５毎
に２番地づつメモリ障害を検出している。そして、メモ
リ３は６４にバイトのＲＡＭであるので、これを−通り
チエツクするためには、３２０００回の割り込み処理が
必要となる。すなわち、メモリ３の全エリアの障害検出
を行うには、１６ｗ５Ｘ３２０００＝５１２Ｓ、つまり
５１２秒の時間を要することになる。
出はＣＰＵＩが実行する通常の処理の合間を縫って、す
なわち通常処理以外のタイマ割り込み処理で１６ｍ５毎
に２番地づつメモリ障害を検出している。そして、メモ
リ３は６４にバイトのＲＡＭであるので、これを−通り
チエツクするためには、３２０００回の割り込み処理が
必要となる。すなわち、メモリ３の全エリアの障害検出
を行うには、１６ｗ５Ｘ３２０００＝５１２Ｓ、つまり
５１２秒の時間を要することになる。
また、メモリ３に読み書きする１６ビツトデータを全ビ
ットがセットされるデータＦＦＦＦＨと全ビットがリセ
ットされるデータ００００Ｈという二通りのデータに基
づいてチエツクを行っているので、すべてのデータのビ
ットの組み合わせがチエツクでき、完璧なメモリチエツ
クが行える。
ットがセットされるデータＦＦＦＦＨと全ビットがリセ
ットされるデータ００００Ｈという二通りのデータに基
づいてチエツクを行っているので、すべてのデータのビ
ットの組み合わせがチエツクでき、完璧なメモリチエツ
クが行える。
［発明の効果］
以上説明したように本発明のメモリ障害方式は、周期的
な割り込み信号を発生するタイマ回路と、メモリの障害
時にエラー表示を行うエラー表示Ｆ／Ｆ回路とを備え、
割り込み信号が到来すると、メモリのアドレスが更新さ
れ、このアドレスに全ビットがセットされたデータを記
憶した後このデータを読み出して照合するとともに、次
にこの同じアドレスに全ビットがリセットされたデータ
を記憶した後このデータを読み出して照合し、この照合
の結果メモリ障害が検出されるとエラー表示Ｆ／Ｆ回路
にエラー表示を行うように構成したので、メモリ障害検
出に伴う付加回路が削減でき、コストダウンが可能にな
るとともに、全てのメモリの全てのビットの障害検出が
でき、完全なメモリチエツクが行えるという効果が得ら
れる。
な割り込み信号を発生するタイマ回路と、メモリの障害
時にエラー表示を行うエラー表示Ｆ／Ｆ回路とを備え、
割り込み信号が到来すると、メモリのアドレスが更新さ
れ、このアドレスに全ビットがセットされたデータを記
憶した後このデータを読み出して照合するとともに、次
にこの同じアドレスに全ビットがリセットされたデータ
を記憶した後このデータを読み出して照合し、この照合
の結果メモリ障害が検出されるとエラー表示Ｆ／Ｆ回路
にエラー表示を行うように構成したので、メモリ障害検
出に伴う付加回路が削減でき、コストダウンが可能にな
るとともに、全てのメモリの全てのビットの障害検出が
でき、完全なメモリチエツクが行えるという効果が得ら
れる。
第１図は本発明のメモリ障害方式の一実施例を示すブロ
ック図、第２図はその動作説明に供するフローチャート
、第３図は従来のメモリ障害方式を説明するブロック図
である。 工・・ ・・ＣＰＵ、２・ ・・ ・ＣＰＵバス、３・
・・・メモリ、８・・・・エラー表示１７１回路、９・
・・・タイマ。
ック図、第２図はその動作説明に供するフローチャート
、第３図は従来のメモリ障害方式を説明するブロック図
である。 工・・ ・・ＣＰＵ、２・ ・・ ・ＣＰＵバス、３・
・・・メモリ、８・・・・エラー表示１７１回路、９・
・・・タイマ。
Claims (1)
- 【特許請求の範囲】 ＣＰＵとメモリとを備えたシステムのメモリ障害を検出
するメモリ障害検出方式において、前記ＣＰＵに対して
周期的な割り込み信号を発生するタイマ回路と、 前記メモリの障害時にエラー表示を行うエ ラー表示Ｆ／Ｆ回路と を備え、前記割り込み信号の到来毎に更新される前記メ
モリのアドレスに全ビットがセットされたデータを記憶
した後に読み出して照合するとともに、前記アドレスに
全ビットがリセットされたデータを記憶した後に読み出
して照合するようにしたことを特徴とするメモリ障害検
出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194289A JPH0359740A (ja) | 1989-07-28 | 1989-07-28 | メモリ障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194289A JPH0359740A (ja) | 1989-07-28 | 1989-07-28 | メモリ障害検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0359740A true JPH0359740A (ja) | 1991-03-14 |
Family
ID=16322122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194289A Pending JPH0359740A (ja) | 1989-07-28 | 1989-07-28 | メモリ障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0359740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194840A (ja) * | 2006-01-18 | 2007-08-02 | Toshiba Corp | リモートコントロール装置、および受像システム |
-
1989
- 1989-07-28 JP JP1194289A patent/JPH0359740A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194840A (ja) * | 2006-01-18 | 2007-08-02 | Toshiba Corp | リモートコントロール装置、および受像システム |
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