JPH09237245A - Ｉ／ｏコントローラ - Google Patents
Ｉ／ｏコントローラInfo
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- JPH09237245A JPH09237245A JP8071395A JP7139596A JPH09237245A JP H09237245 A JPH09237245 A JP H09237245A JP 8071395 A JP8071395 A JP 8071395A JP 7139596 A JP7139596 A JP 7139596A JP H09237245 A JPH09237245 A JP H09237245A
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- circuit
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- controller
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Abstract
(57)【要約】
【課題】本発明は、ＤＭＡＣ及びＰＩＣ等のコントロー
ラ、又はそのいずれかを搭載したＩ／Ｏコントローラに
於いて、論理極性の異なる複数種のデバイスを対象に全
てのチャネルに全てのデバイスを回路接続できるＩ／Ｏ
コントローラを提供することを課題とする。 【解決手段】Ｉ／Ｏコントローラ内のＩＲＱの信号入力
路に論理極性制御回路（ＣＡ）１１を設けて、ＰＩＣ相
当の割込み機能回路（ＣＢ）１２の入力側で論理の極性
を合わせることができる構成としている。このような機
能回路をもつことで、ＩＲＱの入力極性全てのチャネル
に信号をアサインすることが可能になる。
ラ、又はそのいずれかを搭載したＩ／Ｏコントローラに
於いて、論理極性の異なる複数種のデバイスを対象に全
てのチャネルに全てのデバイスを回路接続できるＩ／Ｏ
コントローラを提供することを課題とする。 【解決手段】Ｉ／Ｏコントローラ内のＩＲＱの信号入力
路に論理極性制御回路（ＣＡ）１１を設けて、ＰＩＣ相
当の割込み機能回路（ＣＢ）１２の入力側で論理の極性
を合わせることができる構成としている。このような機
能回路をもつことで、ＩＲＱの入力極性全てのチャネル
に信号をアサインすることが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、単一チップ内に少
なくとも割込み機能回路又はＤＭＡ（Direct Memory Ac
cess）機能回路を設けたＩ／Ｏコントローラに関する。
なくとも割込み機能回路又はＤＭＡ（Direct Memory Ac
cess）機能回路を設けたＩ／Ｏコントローラに関する。
【０００２】
【従来の技術】パーソナルコンピュータ等の情報処理機
器に於いては、割込み機能回路としてＰＩＣ（Programm
able Interrupt Controller ）、ＤＭＡ（Direct Memor
y Access）機能回路としてＤＭＡＣ（Direct Memory Ac
cess Controller ）を単一チップ内に組込んだＩ／Ｏコ
ントローラが広く用いられている。
器に於いては、割込み機能回路としてＰＩＣ（Programm
able Interrupt Controller ）、ＤＭＡ（Direct Memor
y Access）機能回路としてＤＭＡＣ（Direct Memory Ac
cess Controller ）を単一チップ内に組込んだＩ／Ｏコ
ントローラが広く用いられている。
【０００３】従来、この種Ｉ／Ｏコントローラに於い
て、ＤＭＡ機能回路に関しては、ＤＲＱ（ＤＭＡ Reque
st）信号、及びＤＡＣＫ（ＤＭＡAcknowledg）信号が、
又、割込み機能回路に関してはＩＲＱ（Interrupt Requ
est ）信号が、各々Ｉ／Ｏコントローラ内にある内部コ
ア、ＤＭＡＣ、ＰＩＣ等に回路接続されている。
て、ＤＭＡ機能回路に関しては、ＤＲＱ（ＤＭＡ Reque
st）信号、及びＤＡＣＫ（ＤＭＡAcknowledg）信号が、
又、割込み機能回路に関してはＩＲＱ（Interrupt Requ
est ）信号が、各々Ｉ／Ｏコントローラ内にある内部コ
ア、ＤＭＡＣ、ＰＩＣ等に回路接続されている。
【０００４】即ち、ＤＭＡ機能回路に関しては、ＤＭＡ
Ｃに各チャネルのＤＲＱ信号が入力され、ＤＭＡＣより
各チャネルのＤＡＣＫ信号が出力される。又、割込み機
能回路に関しては、ＰＩＣに各チャネルのＩＲＱが入力
される。
Ｃに各チャネルのＤＲＱ信号が入力され、ＤＭＡＣより
各チャネルのＤＡＣＫ信号が出力される。又、割込み機
能回路に関しては、ＰＩＣに各チャネルのＩＲＱが入力
される。
【０００５】上記したようなＤＭＡＣ及びＰＩＣを搭載
したＩ／Ｏコントローラの内部概略構成を図７に示す。
したＩ／Ｏコントローラの内部概略構成を図７に示す。
【０００６】このような機能回路をもつＩ／Ｏコントロ
ーラは、コントローラのコア部（コントロール回路）が
ＤＭＡＣとＰＩＣを制御する。
ーラは、コントローラのコア部（コントロール回路）が
ＤＭＡＣとＰＩＣを制御する。
【０００７】上記図７に於いて、各チャネルのＩＲＱ信
号、及びＤＲＱ信号を出力するデバイスは、全てアクテ
ィブ“Ｈ”（＝high）の信号を出力ものであるとする。
号、及びＤＲＱ信号を出力するデバイスは、全てアクテ
ィブ“Ｈ”（＝high）の信号を出力ものであるとする。
【０００８】このとき、ＰＩＣ機能回路ＣＧは、ＩＲＱ
入力を“Ｈ”レベルで信号検出するモードを採っている
とすると、ＰＩＣ機能回路ＣＧのＩＲＱ入力チャネル
は、全て“Ｈ”レベルでしか受け付けられないことにな
る。
入力を“Ｈ”レベルで信号検出するモードを採っている
とすると、ＰＩＣ機能回路ＣＧのＩＲＱ入力チャネル
は、全て“Ｈ”レベルでしか受け付けられないことにな
る。
【０００９】一方、ＤＭＡＣ機能回路ＣＨも、ＤＲＱを
“Ｈ”レベルで信号検出する極性反転モードを採ってい
るとすると、ＤＭＡＣ機能回路ＣＨのＤＲＱ入力チャネ
ルは、全て“Ｈ”レベルでしか受け付けられないことに
なる。
“Ｈ”レベルで信号検出する極性反転モードを採ってい
るとすると、ＤＭＡＣ機能回路ＣＨのＤＲＱ入力チャネ
ルは、全て“Ｈ”レベルでしか受け付けられないことに
なる。
【００１０】また、出力信号のＤＡＣＫも極性反転でき
るものの、その際は全チャネルの出力が同時に変化して
しまう。
るものの、その際は全チャネルの出力が同時に変化して
しまう。
【００１１】この際、ＩＲＱ、ＤＲＱの各信号を出力す
るデバイスが、通常論理と反転した信号（ここではアク
ティブ“Ｌ”（＝low ））を出力する構成であるとき、
従来では、そのデバイスの信号極性に合わせて各コント
ローラ（ＤＭＡＣ、ＰＩＣ）内の入力極性のモード変更
を行なうと、各コントローラとも、全ての入力チャネル
がその変更したモードの入力極性となってしまうことか
ら、上記デバイスと異なる通常論理構成（ここではアク
ティブ“Ｈ”）のデバイスを残る他のチャネルに接続す
ることができない。
るデバイスが、通常論理と反転した信号（ここではアク
ティブ“Ｌ”（＝low ））を出力する構成であるとき、
従来では、そのデバイスの信号極性に合わせて各コント
ローラ（ＤＭＡＣ、ＰＩＣ）内の入力極性のモード変更
を行なうと、各コントローラとも、全ての入力チャネル
がその変更したモードの入力極性となってしまうことか
ら、上記デバイスと異なる通常論理構成（ここではアク
ティブ“Ｈ”）のデバイスを残る他のチャネルに接続す
ることができない。
【００１２】また、ＤＭＡＣの出力信号（ＤＡＣＫ）も
極性反転の変更が可能であるが、全出力チャネルがその
変更した論理構成の出力信号になってしまう。
極性反転の変更が可能であるが、全出力チャネルがその
変更した論理構成の出力信号になってしまう。
【００１３】つまり、従来の構成では、ＩＲＱ、ＤＲＱ
の各入力について、全チャネルがアクティブになる極性
を同じにしなければならない。
の各入力について、全チャネルがアクティブになる極性
を同じにしなければならない。
【００１４】また、ＤＡＣＫの出力についても、全チャ
ネルのアクティブになる極性が同じになってしまう。
ネルのアクティブになる極性が同じになってしまう。
【００１５】以下、ＤＭＡＣ（コントローラＡと称す）
のＤＲＱ、ＤＡＣＫを例に従来の問題点を説明する。こ
こでは、上記コントローラＡが、４チャネルのＤＲＱ入
力（ｎ＝４）構成であるものとする。
のＤＲＱ、ＤＡＣＫを例に従来の問題点を説明する。こ
こでは、上記コントローラＡが、４チャネルのＤＲＱ入
力（ｎ＝４）構成であるものとする。
【００１６】コントローラＡのチャネル１には、あるデ
バイス１からのＤＲＱ信号で、通常のアクティブ“Ｈ”
の信号が入力されている。
バイス１からのＤＲＱ信号で、通常のアクティブ“Ｈ”
の信号が入力されている。
【００１７】しかし、コントローラＡのチャネル２に
は、デバイス２からのＤＲＱ信号が入力されているもの
の、通常とは逆のアクティブ“Ｌ”の信号であったとす
る。
は、デバイス２からのＤＲＱ信号が入力されているもの
の、通常とは逆のアクティブ“Ｌ”の信号であったとす
る。
【００１８】このとき、コントローラＡは、入力極性の
モードの変更を行なうが、アクティブ極性が異なる２本
のＤＲＱ信号のため、チャネルが空いているものの、入
力極性のモードにあったレベルのＤＲＱ信号しか認識す
ることができない。
モードの変更を行なうが、アクティブ極性が異なる２本
のＤＲＱ信号のため、チャネルが空いているものの、入
力極性のモードにあったレベルのＤＲＱ信号しか認識す
ることができない。
【００１９】また、ＤＭＡＣから出力される信号のＤＡ
ＣＫについては、アクティブ極性の異なるＤＡＣＫを要
求するデバイスがそれぞれ存在するとき、全てのデバイ
スにＤＡＣＫを割り当てることができない。
ＣＫについては、アクティブ極性の異なるＤＡＣＫを要
求するデバイスがそれぞれ存在するとき、全てのデバイ
スにＤＡＣＫを割り当てることができない。
【００２０】同じことがＩＲＱに於ける割り込みコント
ローラにも言える。
ローラにも言える。
【００２１】このように従来の回路構成に於いては、ア
クティブ極性の異なった信号がコントローラに入力され
たとき、入力チャネルが空いていたとしても、コントロ
ーラに設定された極性のみの信号しか認識できないとい
う問題があった。又、アクティブ極性の異なる出力信号
を要求するデバイスがそれぞれに存在するとき、全ての
デバイスに出力信号を割り当てることができないという
問題があった。
クティブ極性の異なった信号がコントローラに入力され
たとき、入力チャネルが空いていたとしても、コントロ
ーラに設定された極性のみの信号しか認識できないとい
う問題があった。又、アクティブ極性の異なる出力信号
を要求するデバイスがそれぞれに存在するとき、全ての
デバイスに出力信号を割り当てることができないという
問題があった。
【００２２】
【発明が解決しようとする課題】上述したようにＤＭＡ
Ｃ及びＰＩＣのコントローラを搭載した従来の回路構成
によるＩ／Ｏコントローラは、アクティブ極性の異なっ
た信号がコントローラに入力されたとき、入力チャネル
が空いていたとしても、コントローラに設定された極性
のみの信号しか認識できないという問題があった。又、
アクティブ極性の異なる出力信号を要求するデバイスが
それぞれに存在するとき、全てのデバイスに出力信号を
割り当てることができないという問題があった。
Ｃ及びＰＩＣのコントローラを搭載した従来の回路構成
によるＩ／Ｏコントローラは、アクティブ極性の異なっ
た信号がコントローラに入力されたとき、入力チャネル
が空いていたとしても、コントローラに設定された極性
のみの信号しか認識できないという問題があった。又、
アクティブ極性の異なる出力信号を要求するデバイスが
それぞれに存在するとき、全てのデバイスに出力信号を
割り当てることができないという問題があった。
【００２３】本発明は上記実情に鑑みなされたもので、
ＤＭＡＣ及びＰＩＣ等のコントローラ、又はそのいずれ
かを搭載したＩ／Ｏコントローラに於いて、論理極性の
異なる複数種のデバイスを対象に全てのチャネルに全て
のデバイスを回路接続できるＩ／Ｏコントローラを提供
することを目的とする。
ＤＭＡＣ及びＰＩＣ等のコントローラ、又はそのいずれ
かを搭載したＩ／Ｏコントローラに於いて、論理極性の
異なる複数種のデバイスを対象に全てのチャネルに全て
のデバイスを回路接続できるＩ／Ｏコントローラを提供
することを目的とする。
【００２４】
【課題を解決するための手段】本発明は、Ｉ／Ｏコント
ローラ内の、ＩＲＱ、ＤＲＱの信号入力路、ＤＡＣＫの
信号出力路の全てに信号極性反転機能を設けて、各コン
トローラ（ＤＭＡＣ、ＰＩＣ等）の入力側で論理の極性
を合わせることができる構成としている。又、コントロ
ーラ（ＤＭＡＣ）の出力側で論理の極性をチャネル毎に
個別に反転させる制御を行なうことができる構成として
いる。このような機能をもつことで、ＩＲＱ、ＤＲＱの
入力極性全てのチャネルに信号をアサインすることが可
能になる。又、異なる極性のＤＡＣＫを受け付けるデバ
イスそれぞれにＤＡＣＫをアサインすることが可能にな
る。又、外付け回路を必要とせずに、上記各信号の論理
の極性を合わせることができるので、回路実装構造を簡
素化でき、更に、外付け部品の実装スペースの確保が困
難な場合であっても本発明の機能を容易に組み込むこと
ができる。
ローラ内の、ＩＲＱ、ＤＲＱの信号入力路、ＤＡＣＫの
信号出力路の全てに信号極性反転機能を設けて、各コン
トローラ（ＤＭＡＣ、ＰＩＣ等）の入力側で論理の極性
を合わせることができる構成としている。又、コントロ
ーラ（ＤＭＡＣ）の出力側で論理の極性をチャネル毎に
個別に反転させる制御を行なうことができる構成として
いる。このような機能をもつことで、ＩＲＱ、ＤＲＱの
入力極性全てのチャネルに信号をアサインすることが可
能になる。又、異なる極性のＤＡＣＫを受け付けるデバ
イスそれぞれにＤＡＣＫをアサインすることが可能にな
る。又、外付け回路を必要とせずに、上記各信号の論理
の極性を合わせることができるので、回路実装構造を簡
素化でき、更に、外付け部品の実装スペースの確保が困
難な場合であっても本発明の機能を容易に組み込むこと
ができる。
【００２５】
【発明の実施の形態】以下図面を参照して本発明の実施
形態を説明する。
形態を説明する。
【００２６】図１は本発明の実施形態に於けるＩ／Ｏコ
ントローラ内のＰＩＣに相当する割込み機能回路とその
周辺の回路構成を示すブロック図であり、図２は図１に
於ける論理極性制御回路（ＣＡ）１１の論理構成を示す
ブロック図である。尚、ここでは１チャネルのみの回路
構成を示している。
ントローラ内のＰＩＣに相当する割込み機能回路とその
周辺の回路構成を示すブロック図であり、図２は図１に
於ける論理極性制御回路（ＣＡ）１１の論理構成を示す
ブロック図である。尚、ここでは１チャネルのみの回路
構成を示している。
【００２７】図１に於いて、１１はＩ／Ｏデバイスから
の割り込み信号となるＩＲＱを信号路ＳＡを介し入力信
号として受ける論理極性制御回路（ＣＡ）であり、内部
に上記入力信号の論理極性を選択的に切換える論理極性
切換回路（ＳＥＬ）１３をもつ。
の割り込み信号となるＩＲＱを信号路ＳＡを介し入力信
号として受ける論理極性制御回路（ＣＡ）であり、内部
に上記入力信号の論理極性を選択的に切換える論理極性
切換回路（ＳＥＬ）１３をもつ。
【００２８】１２は論理極性制御回路（ＣＡ）１１より
出力されたＩＲＱ信号を信号路ＳＢを介して受けるＰＩ
Ｃ相当の割込み機能回路（ＣＢ）である。
出力されたＩＲＱ信号を信号路ＳＢを介して受けるＰＩ
Ｃ相当の割込み機能回路（ＣＢ）である。
【００２９】１３は論理極性制御回路（ＣＡ）１２に設
けられた論理極性切換回路（ＳＥＬ）であり、外部の制
御信号を受ける図示しないレジスタの出力信号（極性切
換制御信号）ａに従い、入力信号（ＩＲＱ）をスルーモ
ードで出力し、又は極性反転して信号路ＳＢに出力す
る。
けられた論理極性切換回路（ＳＥＬ）であり、外部の制
御信号を受ける図示しないレジスタの出力信号（極性切
換制御信号）ａに従い、入力信号（ＩＲＱ）をスルーモ
ードで出力し、又は極性反転して信号路ＳＢに出力す
る。
【００３０】図２は上記論理極性切換回路（ＳＥＬ）１
３の機能及び論理構成を示す図であり、ここでは、レジ
スタより出力される極性切換制御信号ａが“０”のと
き、入力信号（ＩＲＱ）をスルーモードでそのまま（非
反転）出力し、極性切換制御信号ａが“１”のとき、入
力信号（ＩＲＱ）を極性反転して出力する。
３の機能及び論理構成を示す図であり、ここでは、レジ
スタより出力される極性切換制御信号ａが“０”のと
き、入力信号（ＩＲＱ）をスルーモードでそのまま（非
反転）出力し、極性切換制御信号ａが“１”のとき、入
力信号（ＩＲＱ）を極性反転して出力する。
【００３１】ここでは、ハイ・アクティブを通常論理と
したとき、レジスタの出力信号ａが“０”であるとき、
ＩＲＱはハイ・アクティブ（ノーマル）となり、レジス
タの出力信号ａが“１”であるとき、ＩＲＱはロー・ア
クティブ（反転オプション）となる。
したとき、レジスタの出力信号ａが“０”であるとき、
ＩＲＱはハイ・アクティブ（ノーマル）となり、レジス
タの出力信号ａが“１”であるとき、ＩＲＱはロー・ア
クティブ（反転オプション）となる。
【００３２】このような論理反転機能を各チャネル毎に
設けることにより、ＩＲＱを出力するデバイスの論理極
性に関係なく、全てのデバイスを全てのチャネルに回路
接続できる。
設けることにより、ＩＲＱを出力するデバイスの論理極
性に関係なく、全てのデバイスを全てのチャネルに回路
接続できる。
【００３３】図３は本発明の実施形態に於けるＩ／Ｏコ
ントローラ内のＤＭＡＣに相当するＤＭＡ機能回路とそ
の周辺の回路構成を示すブロック図であり、図４は図３
に於ける論理極性制御回路（ＣＣ）２１の論理構成を示
すブロック図である。尚、ここでは１チャネルのみの回
路構成を示している。
ントローラ内のＤＭＡＣに相当するＤＭＡ機能回路とそ
の周辺の回路構成を示すブロック図であり、図４は図３
に於ける論理極性制御回路（ＣＣ）２１の論理構成を示
すブロック図である。尚、ここでは１チャネルのみの回
路構成を示している。
【００３４】図３に於いて、２１はＩ／Ｏデバイスから
のＤＲＱを信号路ＳＡを介し入力信号として受ける論理
極性制御回路（ＣＣ）であり、内部に上記入力信号の論
理極性を選択的に切換える論理極性切換回路（ＳＥＬ）
２３をもつ。
のＤＲＱを信号路ＳＡを介し入力信号として受ける論理
極性制御回路（ＣＣ）であり、内部に上記入力信号の論
理極性を選択的に切換える論理極性切換回路（ＳＥＬ）
２３をもつ。
【００３５】２２は論理極性制御回路（ＣＣ）２１より
出力されたＤＲＱ信号を信号路ＳＢを介して受けるＤＭ
ＡＣ相当のＤＭＡ機能回路（ＣＤ）である。
出力されたＤＲＱ信号を信号路ＳＢを介して受けるＤＭ
ＡＣ相当のＤＭＡ機能回路（ＣＤ）である。
【００３６】２３は論理極性制御回路（ＣＣ）２２に設
けられた論理極性切換回路（ＳＥＬ）であり、外部の制
御信号を受ける図示しないレジスタの出力信号（極性切
換制御信号）ａに従い、入力信号（ＤＲＱ）をスルーモ
ードで出力し、又は極性反転して信号路ＳＢに出力す
る。
けられた論理極性切換回路（ＳＥＬ）であり、外部の制
御信号を受ける図示しないレジスタの出力信号（極性切
換制御信号）ａに従い、入力信号（ＤＲＱ）をスルーモ
ードで出力し、又は極性反転して信号路ＳＢに出力す
る。
【００３７】図４は上記論理極性切換回路（ＳＥＬ）２
３の機能及び論理構成を示す図であり、ここでは、レジ
スタより出力される極性切換制御信号ａが“０”のと
き、入力信号（ＤＲＱ）をスルーモードでそのまま（非
反転）出力し、極性切換制御信号ａが“１”のとき、入
力信号（ＤＲＱ）を極性反転して出力する。
３の機能及び論理構成を示す図であり、ここでは、レジ
スタより出力される極性切換制御信号ａが“０”のと
き、入力信号（ＤＲＱ）をスルーモードでそのまま（非
反転）出力し、極性切換制御信号ａが“１”のとき、入
力信号（ＤＲＱ）を極性反転して出力する。
【００３８】ここでは、ハイ・アクティブを通常論理と
したとき、レジスタの出力信号ａが“０”であるとき、
ＤＲＱはハイ・アクティブ（ノーマル）となり、レジス
タの出力信号ａが“１”であるとき、ＤＲＱはロー・ア
クティブ（反転オプション）となる。
したとき、レジスタの出力信号ａが“０”であるとき、
ＤＲＱはハイ・アクティブ（ノーマル）となり、レジス
タの出力信号ａが“１”であるとき、ＤＲＱはロー・ア
クティブ（反転オプション）となる。
【００３９】このような論理反転機能を各チャネル毎に
設けることにより、ＤＲＱを出力するデバイスの論理極
性に関係なく、全てのデバイスを全てのチャネルに回路
接続できる。
設けることにより、ＤＲＱを出力するデバイスの論理極
性に関係なく、全てのデバイスを全てのチャネルに回路
接続できる。
【００４０】図５は本発明の実施形態に於けるＩ／Ｏコ
ントローラ内のＤＭＡＣに相当するＤＭＡ機能回路とそ
の周辺の回路構成を示すブロック図であり、図６は図５
に於ける論理極性制御回路（ＣＦ）３２の論理構成を示
すブロック図である。尚、ここでは１チャネルのみの回
路構成を示している。
ントローラ内のＤＭＡＣに相当するＤＭＡ機能回路とそ
の周辺の回路構成を示すブロック図であり、図６は図５
に於ける論理極性制御回路（ＣＦ）３２の論理構成を示
すブロック図である。尚、ここでは１チャネルのみの回
路構成を示している。
【００４１】図５に於いて、３１はＤＭＡＣ相当のＤＭ
Ａ機能回路（ＣＥ）であり、出力信号としてＤＡＣＫを
出力する。
Ａ機能回路（ＣＥ）であり、出力信号としてＤＡＣＫを
出力する。
【００４２】３２はＤＭＡ機能回路（ＣＥ）３１からの
ＤＲＱを信号路ＳＣを介し入力信号として受ける論理極
性制御回路（ＣＦ）であり、内部に上記入力信号の論理
極性を選択的に切換える論理極性切換回路（ＳＥＬ）３
３をもつ。
ＤＲＱを信号路ＳＣを介し入力信号として受ける論理極
性制御回路（ＣＦ）であり、内部に上記入力信号の論理
極性を選択的に切換える論理極性切換回路（ＳＥＬ）３
３をもつ。
【００４３】図６は上記論理極性切換回路（ＳＥＬ）３
３の機能及び論理構成を示す図であり、ここでは、レジ
スタより出力される極性切換制御信号ｂが“０”のと
き、入力信号（ＤＡＣＫ）をスルーモードでそのまま
（非反転）出力し、極性切換制御信号ｂが“１”のと
き、入力信号（ＤＡＣＫ）を極性反転して出力する。
３の機能及び論理構成を示す図であり、ここでは、レジ
スタより出力される極性切換制御信号ｂが“０”のと
き、入力信号（ＤＡＣＫ）をスルーモードでそのまま
（非反転）出力し、極性切換制御信号ｂが“１”のと
き、入力信号（ＤＡＣＫ）を極性反転して出力する。
【００４４】この実施形態では、ハイ・アクティブを通
常論理としたとき、レジスタの出力信号ｂが“０”であ
るとき、ＤＡＣＫはハイ・アクティブ（ノーマル）とな
り、レジスタの出力信号ｂが“１”であるとき、ＤＡＣ
Ｋはロー・アクティブ（反転オプション）となる。
常論理としたとき、レジスタの出力信号ｂが“０”であ
るとき、ＤＡＣＫはハイ・アクティブ（ノーマル）とな
り、レジスタの出力信号ｂが“１”であるとき、ＤＡＣ
Ｋはロー・アクティブ（反転オプション）となる。
【００４５】このような論理反転機能を各チャネル毎に
設けることにより、異なる極性のＤＡＣＫを受け付ける
デバイスそれぞれにＤＡＣＫをアサインすることができ
る。尚、本発明は、ＩＲＱ、ＤＲＱ、ＤＡＣＫの各極性
反転制御回路を単一のＩ／Ｏコントローラ内に設けた構
成が機能的には最も好ましいが、これに限ることはな
く、ＩＲＱ、ＤＲＱ、ＤＡＣＫの各極性反転制御回路の
うちの少なくともいずれか１種の極性反転制御回路を設
けた構成であってもよい。又、論理極性切換回路（ＳＥ
Ｌ）１３，２３，３３の論理構成も上記した実施形態に
限るものではなく、要は信号の極性反転を選択的に行な
うことのできる構成であればよい。
設けることにより、異なる極性のＤＡＣＫを受け付ける
デバイスそれぞれにＤＡＣＫをアサインすることができ
る。尚、本発明は、ＩＲＱ、ＤＲＱ、ＤＡＣＫの各極性
反転制御回路を単一のＩ／Ｏコントローラ内に設けた構
成が機能的には最も好ましいが、これに限ることはな
く、ＩＲＱ、ＤＲＱ、ＤＡＣＫの各極性反転制御回路の
うちの少なくともいずれか１種の極性反転制御回路を設
けた構成であってもよい。又、論理極性切換回路（ＳＥ
Ｌ）１３，２３，３３の論理構成も上記した実施形態に
限るものではなく、要は信号の極性反転を選択的に行な
うことのできる構成であればよい。
【００４６】
【発明の効果】以上詳記したように本発明によれば、Ｉ
／Ｏコントローラ内の、ＩＲＱ、ＤＲＱの信号入力路、
ＤＡＣＫの信号出力路にそれぞれ信号極性反転機能を設
けて、各コントローラ（ＤＭＡＣ、ＰＩＣ等）の入力側
で論理の極性を合わせることができる構成としたことに
より、複数チャネルのＤＲＱの入力信号端のうち、ある
チャネルのＤＲＱの入力信号端に異なる極性の信号が入
力されてもＤＭＡＣ相当の回路が全チャネルにアサイン
することができ、全ての信号の制御が可能になる。又、
ＤＡＣＫの出力信号も極性の反転が可能になるので、Ｄ
ＡＣＫの極性反転機能を必要とするデバイスか存在して
もその制御が可能になる。又、外付け回路を必要とせず
に、上記各信号の論理の極性を合わせることができるの
で、回路実装構造を簡素化でき、更に、外付け部品の実
装スペースの確保が困難な場合であっても本発明の機能
を容易に組み込むことができる。
／Ｏコントローラ内の、ＩＲＱ、ＤＲＱの信号入力路、
ＤＡＣＫの信号出力路にそれぞれ信号極性反転機能を設
けて、各コントローラ（ＤＭＡＣ、ＰＩＣ等）の入力側
で論理の極性を合わせることができる構成としたことに
より、複数チャネルのＤＲＱの入力信号端のうち、ある
チャネルのＤＲＱの入力信号端に異なる極性の信号が入
力されてもＤＭＡＣ相当の回路が全チャネルにアサイン
することができ、全ての信号の制御が可能になる。又、
ＤＡＣＫの出力信号も極性の反転が可能になるので、Ｄ
ＡＣＫの極性反転機能を必要とするデバイスか存在して
もその制御が可能になる。又、外付け回路を必要とせず
に、上記各信号の論理の極性を合わせることができるの
で、回路実装構造を簡素化でき、更に、外付け部品の実
装スペースの確保が困難な場合であっても本発明の機能
を容易に組み込むことができる。
【図１】本発明の実施形態に於けるＩ／Ｏコントローラ
内のＰＩＣに相当する割込み機能回路とその周辺の回路
構成を示すブロック図。
内のＰＩＣに相当する割込み機能回路とその周辺の回路
構成を示すブロック図。
【図２】図１に於ける論理極性切換回路（ＳＥＬ）１３
の論理構成を示す図。
の論理構成を示す図。
【図３】本発明の実施形態に於けるＩ／Ｏコントローラ
内のＤＭＡＣに相当するＤＭＡ機能回路とその周辺の回
路構成を示すブロック図。
内のＤＭＡＣに相当するＤＭＡ機能回路とその周辺の回
路構成を示すブロック図。
【図４】図３に於ける論理極性制御回路（ＣＣ）２１の
論理構成を示す図。
論理構成を示す図。
【図５】本発明の実施形態に於けるＩ／Ｏコントローラ
内のＤＭＡＣに相当するＤＭＡ機能回路とその周辺の回
路構成を示すブロック図。
内のＤＭＡＣに相当するＤＭＡ機能回路とその周辺の回
路構成を示すブロック図。
【図６】図５に於ける論理極性制御回路（ＣＦ）３２の
論理構成を示す図。
論理構成を示す図。
【図７】ＤＭＡＣ及びＰＩＣを搭載した従来のＩ／Ｏコ
ントローラの内部概略構成を図。
ントローラの内部概略構成を図。
１１…論理極性制御回路（ＣＡ） １２…ＰＩＣ相当の割込み機能回路（ＣＢ） １３…論理極性切換回路（ＳＥＬ） ２１…論理極性制御回路（ＣＣ） ２２…論理極性制御回路（ＣＣ） ２３…論理極性切換回路（ＳＥＬ） ３１…ＤＭＡ機能回路（ＣＥ） ３２…論理極性制御回路（ＣＦ） ３３…論理極性切換回路（ＳＥＬ）
Claims (2)
- 【請求項１】 単品構造のＩ／Ｏコントローラであっ
て、 割込み機能をもつ回路と、 前記回路に接続された複数チャネルのＩＲＱ信号路と、 前記複数チャネルのＩＲＱ信号路各々に介在された信号
極性反転回路と、 前記信号極性反転回路をチャネル毎に指定して、その極
性反転機能を制御する制御手段とを具備し、 外部の制御信号により任意のチャネルを指定して、その
ＩＲＱ信号を極性反転できることを特徴としたＩ／Ｏコ
ントローラ。 - 【請求項２】 単品構造のＩ／Ｏコントローラであっ
て、 ＤＭＡ機能をもつ回路と、 前記回路に接続された複数チャネルのＤＲＱ信号路及び
ＤＡＣＫ信号路と、 少なくとも前記ＤＲＱ信号路又はＤＡＣＫ信号路のそれ
ぞれに介在された信号極性反転回路と、 前記信号極性反転回路をチャネル毎に指定して、その極
性反転機能を制御する制御手段とを具備し、 外部の制御信号により任意のチャネルを指定して、その
ＤＲＱ信号及びＤＡＣＫ信号を極性反転できることを特
徴としたＩ／Ｏコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071395A JPH09237245A (ja) | 1996-03-02 | 1996-03-02 | Ｉ／ｏコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071395A JPH09237245A (ja) | 1996-03-02 | 1996-03-02 | Ｉ／ｏコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237245A true JPH09237245A (ja) | 1997-09-09 |
Family
ID=13459294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8071395A Pending JPH09237245A (ja) | 1996-03-02 | 1996-03-02 | Ｉ／ｏコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8698956B2 (en) | 2007-11-30 | 2014-04-15 | Sony Corporation | Transmitting device, receiving device, and method for transmitting operational information in receiving device |
-
1996
- 1996-03-02 JP JP8071395A patent/JPH09237245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8698956B2 (en) | 2007-11-30 | 2014-04-15 | Sony Corporation | Transmitting device, receiving device, and method for transmitting operational information in receiving device |
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