JPH09260515A

JPH09260515A - 不揮発性半導体記憶装置及びその製造方法

Info

Publication number: JPH09260515A
Application number: JP8090060A
Authority: JP
Inventors: Hiroshi Kondo; 宏近藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】容量カップリング比を減少させることなく、
コントロールゲート電極とソース領域、及びコントロー
ルゲート電極とドレイン領域との重なり面積を大きくと
る。【解決手段】仮のコントロールゲート電極３５をマス
クとして基板に不純物を注入してソース領域６及びドレ
イン領域７を自己整合的に形成し、その後、仮のコント
ロールゲート電極３５のチャネル長方向の幅を同じ導電
材料で拡張し、その幅でフローティングゲート電極３を
自己整合的に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電気的に書込み及び
消去が可能なＥＥＰＲＯＭや一括消去型のフラッシュＥ
ＥＰＲＯＭに適用される、フローティングゲートを備え
た不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】電気的に書込み及び消去が可能な不揮発
性半導体記憶装置の典型的な例は、図４（Ａ）に示され
るものである。半導体基板１上に第１の絶縁膜２を隔て
て形成された第１層目のポリシリコン層にてなるフロー
ティングゲート電極３が形成され、その上部に第２の絶
縁膜４を隔てて２層目のポリシリコン層にてなるコント
ロールゲート電極５が形成されている。半導体基板領域
内には、フローティングゲート電極３と部分的に重なり
をもってソース領域６とドレイン領域７が形成されてい
る。

【０００３】この記憶装置の書込み動作は、ドレイン領
域７の端部で生じたホットエレクトロンをフローティン
グゲート電極３に注入することによって行なわれる。消
去動作は、ソース領域６との重なり領域においてフロー
ティングゲート電極３からソース領域６に電荷を引き抜
くことによって行なわれる。

【０００４】ところが、フローティングゲート電極３の
端部では電界が集中する傾向があり、その部分の形状の
ばらつきによって、消去後のフローティングゲート電極
３内の電荷量のばらつきが生じさせたり、電荷集中によ
りその周辺の絶縁膜２を劣化させ、書込み消去動作の繰
返し回数を制限させるといった不都合が生じることがよ
く知られている。

【０００５】この問題を解決するために、ソース領域
６、ドレイン領域７とフローティングゲート電極３の重
なり領域の面積を大きくとることにより、ばらつきの効
果を抑制することが広く知られている。その一般的な実
現方法としては、ソース領域６からのフローティングゲ
ート電極３下部への引き延ばし拡散が用いられている。
ただし、その方法では、重なり領域を大きくとることが
できない。

【０００６】そこで、ソース領域６からフローティング
ゲート電極３下部への引き延ばしを大きくする方法とし
て、図４（Ｂ）に示されるように、チャネル長方向の幅
がフローティングゲート電極３よりも狭いコントロール
ゲート電極５を第２層目のポリシリコン層により形成
し、そのコントロールゲート電極５をマスクとしてフロ
ーティングゲート電極用の第１層目のポリシリコン層を
通して自己整合的に不純物イオンを注入してソース領域
６及びドレイン領域７を形成した後、コントロールゲー
ト電極５の側面にレジストの取り残しによってサイドウ
ォールスペーサ５９を形成して、このサイドウォールス
ペーサ５９を含むコントロールゲート電極５領域をマス
クとして、第１層目のポリシリコン層を自己整合的にパ
ターン化してフローティングゲート電極３を形成する方
法が提案されている（特公平２−３９８２号公報参
照）。

【０００７】

【発明が解決しようとする課題】提案された図４（Ｂ）
による方法では、フローティングゲート電極３とソース
領域６、ドレイン領域７との重なり領域の面積を大きく
とることができるものの、フローティングゲート電極３
とコントロールゲート電極５の重なる面積がサイドウォ
ールスペーサ５９の幅の分だけ小さくなり、その結果、
いわゆる容量カップリング比が小さくなる。このことか
ら、書込み動作及び消去動作において、コントロールゲ
ート電極５とソース電極端子５６またはコントロールゲ
ート電極５とドレイン電極端子５７間、あるいはコント
ロールゲート電極端子５５と基板電極端子５１に印加す
べき電圧を余分に高くしなければならないという欠点が
生じる。

【０００８】本発明はこのような問題点を解決し、容量
カップリング比を減少させることなく、自己整合的にソ
ース領域６とドレイン領域７を形成して、コントロール
ゲート電極５とソース領域６、又はコントロールゲート
電極５とドレイン領域７との重なり面積を大きくとるこ
とのできる不揮発性半導体記憶装置とその製造方法を提
供することを目的とするものである。

【０００９】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置でも、ソース領域とドレイン領域はフローティ
ングゲート電極の下部まで存在してフローティングゲー
ト電極と部分的な重なりをもっている。しかし、本発明
では、フローティングゲート電極とコントロールゲート
電極はチャネル長方向の幅が等しく、かつ、コントロー
ルゲート電極はチャネル長方向の断面形状において側部
領域の厚さが中央部の厚さよりも薄くなっている。

【００１０】本発明の製造方法は、以下の工程（Ａ）か
ら（Ｉ）を含んでいる。（Ａ）第１導電型半導体基板上に第１の絶縁膜を形成す
る工程、（Ｂ）第１の絶縁膜上に第１の電極層を形成す
る工程、（Ｃ）第１の電極層をチャネル幅方向に分離す
る溝を形成する工程、（Ｄ）第１の電極層上に第２の絶
縁膜を形成する工程、（Ｅ）第２の絶縁膜上に第２の電
極層を形成する工程、（Ｆ）第２の電極層をパターン化
してチャネル長に対応する幅をもつ仮のコントロールゲ
ート電極を形成する工程、（Ｇ）前記仮のコントロール
ゲート電極をマスクとして、前記基板に第２導電型の不
純物イオンを注入してソース領域とドレイン領域を形成
する工程、（Ｈ）前記仮のコントロールゲート電極上か
ら第３の電極層を積層する工程、（Ｉ）共通のマスクを
用いて第３の電極層、第２の電極層、第２の絶縁膜及び
第１の電極層をパターン化してコントロールゲート電極
とフローティングゲート電極を形成する工程。

【００１１】

【実施例】図１（Ａ）は一実施例を概略的に表わしたも
のである。半導体基板１のソース領域６とドレイン領域
７に挟まれたチャネル領域上に第１の絶縁膜２を介して
フローティングゲート電極３が形成されている。フロー
ティングゲート電極３上に第２の絶縁膜４を介してコン
トロールゲート電極５がチャネル幅方向に延びて形成さ
れている。フローティングゲート電極３とコントロール
ゲート電極５はチャネル長方向の幅が等しく設定されて
いる。ソース領域６とドレイン領域７はフローティング
ゲート電極３の下部まで存在して、フローティングゲー
ト電極３と部分的な重なりをもっている。コントロール
ゲート電極５はチャネル長方向の断面形状において側部
領域の厚さが中央部の厚さよりも薄くなっている。９は
層間絶縁膜のシリコン酸化膜、１０はアルミニウム配線
である。

【００１２】この実施例の書込み動作、消去動作及び読
取り動作を図１（Ｂ）の回路図に基づいて説明する。デ
コーダ回路によって選択された記憶トランジスタＱｉｊ
のワード線６１が選択状態になったとき、ワード線６１
を通じて高電圧回路からコントロールゲート電極５に例
えば１２.５Ｖが供給され、電圧が安定になった時点で
ビット線６２がアクティブになって高電圧回路から供給
された、例えば１０Ｖをピーク値とするパルス電圧がド
レイン電極７に印加される。このとき、ドレイン端で発
生したホットエレクトロンが相対的に正電位になってい
るフローティングゲート電極３へ注入され、書込み動作
が完了する。

【００１３】読出し動作は、フローティングゲート電極
３に充電された負の電荷によってしきい値電圧が高くな
る現象を利用する。ソース線６３及びビット線６２を通
してソース電極６とドレイン電極７との間に例えば５Ｖ
の電圧を印加しておいて、コントロールゲート電極５に
基準となる電圧値を印加する。このとき、ビット線６２
にながれる電流をセンスアンプによって検出し、ドレイ
ン電極７とソース電極６の間が導通状態になれば非書込
み状態、非導通状態になれば書込み状態であることを検
知する。

【００１４】消去動作は、ビット線６２を通じてドレイ
ン電極７を開放し、コントロールゲート電極５をワード
線６１を通じて接地し、ソース電極６に例えば１５Ｖの
正の電圧をソース線６３を通じて印加し、フローティン
グゲート電極３とソース領域６の重なり領域の酸化膜
（第１絶縁膜２）を通過するファウラーノルドハイムト
ンネルによって、フローティングゲート電極３から電子
をソース領域６に引き抜くことによって実現される。

【００１５】図１の実施例の製造方法を図２と図３に基
づいて説明する。なお、エッチング時に必要となるマス
ク用のレジスト層の形成及び除去は既知のものとして部
分的に説明を省いている。また、同時に形成される周辺
のＭＩＳ型トランジスタのプロセスについては説明を省
略している。この実施例では、請求項２における第１導
電型はＮ型、第２導電型はＰ型の場合について説明する
が、その逆の導電型の場合にも同様に適用することがで
きる。

【００１６】（ａ）半導体基板のシリコン基板１１上に
バッファ酸化膜１２を形成した後、イオン打込みにより
ボロンを例えば３０ＫｅＶのエネルギー、１×１０¹³／
ｃｍ³の濃度になるように注入し、熱処理を経てＰウエ
ル領域１３を形成する。

【００１７】（ｂ）バッファ酸化膜１２を除去した後、
Ｐウエル領域１３上面に熱酸化によりシリコン酸化膜１
４を成長させ、その上面にシリコン窒化膜１５を形成す
る。シリコン窒化膜１５及びシリコン酸化膜１４を部分
的に除去したＰウエル領域１３に対し、例えば濃度が５
×１０¹³／ｃｍ³程度となるボロンの打込みによりＰ型
のチャネルストッパ領域１６を形成し、引き続いて熱酸
化によりフィールド酸化膜１７を形成する。

【００１８】（ｃ）シリコン酸化膜１４及びシリコン窒
化膜１５を除去した後、熱酸化によりシリコン酸化膜を
成長させてプリゲート酸化膜１８を形成し、そのプリゲ
ート酸化膜１８上面から例えば３０ＫｅＶのエネルギー
で、５×１０¹¹／ｃｍ³程度の濃度となるようにボロン
を注入して、チャネル領域に不純物を導入する、いわゆ
るチャネルドープを行なう。

【００１９】（ｄ）プリゲート酸化膜１８を除去した
後、シリコン基板１１上面を熱酸化することにより、第
１の絶縁膜としての、いわゆるゲート酸化膜１９を例え
ば９ｎｍ成長させる。その上部全面に第１ポリシリコン
層２３を例えば０.２μｍ堆積した後、ポリシリコン層
２３にリンをイオン打込みにより例えば３０ＫｅＶのエ
ネルギーで５×１０¹⁵／ｃｍ³程度の濃度になるように
注入し、ポリシリコン層２３に低抵抗のＮ伝導型を付与
する。ポリシリコン層２３上面に、熱酸化によりシリコ
ン酸化膜２４を成長させ、その上部にＣＶＤ法によりシ
リコン窒化膜２６を堆積し、さらにその上面にシリコン
酸化膜２７を形成することにより、拡大図に示す三層構
造からなる第２絶縁膜４を形成する。そして、その上面
に例えば０.１μｍ程度の厚さの第２ポリシリコン層２
５を堆積する。

【００２０】（ｅ）第２ポリシリコン層２５上面にレジ
スト層を積層して例えばチャネル長方向の幅が０.５μ
ｍで、チャネル幅方向（紙面垂直方向）に帯状に伸びた
マスク２８を形成し、それをマスクとして第２ポリシリ
コン層２５のみをエッチングによってパターン化するこ
とにより、仮のコントロールゲート電極３５を形成す
る。仮のコントロール電極３５とその上のレジスト２８
をマスクとして、第１ポリシリコン層２３を貫通するエ
ネルギー、例えば１５０ＫｅＶ前後でのイオン打込みに
よって自己整合的に基板に砒素を注入し、熱処理を経て
Ｎ型導電型のソース領域６及びドレイン領域７を形成す
る。

【００２１】（ｆ）仮のコントロールゲート電極３５上
面のレジスト２８を除去した後、全面にポリシリコン層
３０を例えば０.１μｍの厚さに堆積し、引き続きポリ
シリコン層３０の上面からＣＶＤ法によりリンを堆積
し、熱処理を経てポリシリコン層３０に対し、低抵抗の
Ｎ型伝導性を付与する。

【００２２】（ｇ）ポリシリコン層３０上に、チャネル
長方向の幅が仮のコントロールゲート電極３５の幅より
０.２〜０.４μｍ程度広いレジストマスク３９を形成
し、それをマスクとしてポリシリコン層３０、第２絶縁
膜４及び第１ポリシリコン層２３をパターンニングする
ことにより、コントロールゲート電極５及びフローティ
ングゲート電極３を同時に形成する。

【００２３】（ｈ）フローティングゲート電極３、第２
の絶縁膜４、コントロールゲート電極５を覆うシリコン
酸化膜９を堆積した後、コントロールゲート電極５上
面、ソース領域６上面、ドレイン領域７上面のシリコン
酸化膜の一部領域を除去してコンタクトホールを形成し
た後、アルミニウム膜を全面に堆積し、そのアルミニウ
ム膜にパターンニングを施すことにより、図１（Ａ）に
示す配線１０を形成する。

【００２４】

【発明の効果】本発明で同一の半導体基板上にこの不揮
発性半導体記憶装置と同時に形成される周辺のＭＩＳ型
トランジスタに対し、熱履歴による擾乱が存在するとす
れば、コントロールゲート電極５の形成に伴なう熱処理
プロセスが主原因であるか、本発明では既知の不揮発性
半導体記憶装置製造のプロセスに対し、新たな熱処理プ
ロセスが加わることはなく、既知のプロセス条件、例え
ばドーピング後の熱拡散処理を大幅に変更する必要はな
い。本発明による不揮発性半導体記憶装置では、仮のコ
ントロールゲート電極をマスクとして基板に不純物を注
入してソース領域及びドレイン領域を自己整合的に形成
し、その後、仮のコントロールゲート電極のチャネル長
方向の幅を同じ導電材料で拡張し、その幅でフローティ
ングゲート電極を自己整合的に形成する。その結果、次
のような効果を達成することができる。（１）フローティングゲート電極とソース領域、及びフ
ローティングゲート電極とドレイン領域の重なり面積を
確保できるため、フローティングゲート電極の形状のば
らつきがもたらす消去後の電荷のばらつきが軽減され、
酸化膜劣化による書込み、消去の繰返し回数の制限から
も開放される。（２）フローティングゲート電極とコントロールゲート
電極が重なる面積をほぼ１００％確保して容量カップリ
ング比を最大に確保できるようになるため、書込み、消
去時に必要なコントロールゲート電極の電圧を余分に高
く設定する必要がなくなる。

【図面の簡単な説明】

【図１】一実施例を示す図であり、（Ａ）は素子の主要
部を示す断面図、（Ｂ）は動作を説明するための回路図
である。

【図２】一実施例の製造方法の前半部を示す工程断面図
である。

【図３】同実施例の製造方法の後半部を示す工程断面図
である。

【図４】（Ａ),(Ｂ）はそれぞれ従来の素子構造を示す
概略断面図である。

【符号の説明】

１半導体基板２第１絶縁膜３フローティングゲート電極４第２絶縁膜５コントロールゲート電極６ソース領域７ドレイン領域１０配線

Claims

【特許請求の範囲】

【請求項１】半導体基板のソース領域とドレイン領域
に挟まれたチャネル領域上に第１の絶縁膜を介してフロ
ーティングゲート電極が形成され、そのフローティング
ゲート電極上に第２の絶縁膜を介してコントロールゲー
ト電極がチャネル幅方向に延びて形成されている不揮発
性半導体記憶装置において、フローティングゲート電極とコントロールゲート電極は
チャネル長方向の幅が等しく、ソース領域とドレイン領域はフローティングゲート電極
の下部まで存在してフローティングゲート電極と部分的
な重なりをもっており、かつ、コントロールゲート電極はチャネル長方向の断面
形状において側部領域の厚さが中央部の厚さよりも薄い
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】以下の工程（Ａ）から（Ｉ）を含む不揮
発性半導体記憶装置の製造方法。（Ａ）第１導電型半導体基板上に第１の絶縁膜を形成す
る工程、（Ｂ）第１の絶縁膜上に第１の電極層を形成す
る工程、（Ｃ）第１の電極層をチャネル幅方向に分離す
る溝を形成する工程、（Ｄ）第１の電極層上に第２の絶
縁膜を形成する工程、（Ｅ）第２の絶縁膜上に第２の電
極層を形成する工程、（Ｆ）第２の電極層をパターン化
してチャネル長に対応する幅をもつ仮のコントロールゲ
ート電極を形成する工程、（Ｇ）前記仮のコントロール
ゲート電極をマスクとして、前記基板に第２導電型の不
純物イオンを注入してソース領域とドレイン領域を形成
する工程、（Ｈ）前記仮のコントロールゲート電極上か
ら第３の電極層を積層する工程、（Ｉ）共通のマスクを
用いて第３の電極層、第２の電極層、第２の絶縁膜及び
第１の電極層をパターン化してコントロールゲート電極
とフローティングゲート電極を形成する工程。