JPH0926895A - Ｅｅｐｒｏｍのエミュレーション回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＲＡＭ等の既存のエミュレーションメモリ
を使用して、プログラム動作によるＥＥＰＲＯＭへの書
き込み動作のエミュレーションを可能とするＥＥＰＲＯ
Ｍのエミュレーション回路を提供することである。 【解決手段】 アドレスバス及びデータバス上の信号の
モニタリングを行い、ＥＥＰＲＯＭ領域への書き込み時
に順次設定される第１ライトサイクル、第２ライトサイ
クル、及び第３ライトサイクルのうち、前記第１ライト
サイクルを検出するバス検出回路と、前記バス検出回路
の検出結果に基づき、前記第２及び前記第３ライトサイ
クルを検出すると共に、前記メモリマッピング制御回路
から前記エミュレーションメモリへ出力される前記各第
１、第２及び第３ライトサイクル時の書き込み信号に対
し、前記エミュレーションメモリの書き込みサイクルに
対応したマスク制御を行う書き込み信号制御回路とを設
けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラム動作に
よる書き換え可能なＥＥＰＲＯＭを内蔵したマイクロコ
ンピュータ等を搭載するシステムにおいて、前記ＥＥＰ
ＲＯＭへの書き換え処理プログラムルーチンをデバック
する場合などに利用されるＥＥＰＲＯＭのエミュレーシ
ョン回路に関する。

【０００２】

【従来の技術】エミュレーション装置（エミュレータ）
を使用し、マイコン（ＭＰＵ）内のメモリ領域に対する
書き込み処理等をデバックする技術は、従来より一般的
に知られている。このエミュレーション装置は、その内
部のメモリでデバック対象のメモリを代用できるため、
マイコン開発ツールとして重要なものとなっている。

【０００３】従来、一般的なエミュレーション装置とし
ては、例えば図３に示すように、評価用マイコン（図示
省略）の動作制御及びメモリマッピング制御を行うエバ
チップ１０１と、エミュレーションメモリ１０２Ａを内
蔵したエミュレーションコントローラ１０２とを備えた
ものが知られている。

【０００４】ここで、エミュレーションメモリ１０２Ａ
は、上記評価用マイコンがアクセスするメモリ資源をエ
ミュレートする場合に使用されるメモリであり、スタテ
ィックＲＡＭ（以下、単にＳＲＡＭという）で構成され
ている。

【０００５】エバチップ１０１とエミュレーションメモ
リ１０２Ａは、双方のＡＢＵＳ端子に接続されたアドレ
スバス１０３、及び双方のＤＢＵＳ端子に接続されたデ
ータバス１０４を介して接続されると共に、信号線１０
５，１０６を介して接続されている。

【０００６】信号線１０５は、エバチップ１０１に設け
られた書き込み信号出力用のＤＢＷＲバー端子とエミュ
レーションメモリ１０２ＡのＷＥバー端子とを接続する
信号線であり、信号線１０６は、エバチップ１０１に設
けられたメモリ読出し信号出力用のＤＢＲＤバー端子と
エミュレーションメモリ１０２ＡのＯＥバー端子とを接
続する信号線である。

【０００７】この種のエミュレーション装置では、上述
したようにエミュレーション用のメモリ（エミュレーシ
ョンメモリ１０２Ａ）としてＳＲＡＭが用意されてお
り、エミュレーション対象のメモリとしてＳＲＡＭと同
等の書き込み／読出しサイクルを持つメモリ領域のエミ
ュレーションが可能である。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
エミュレーション装置では、プログラム動作による書き
換え可能なＥＥＰＲＯＭ領域のエミュレーションを行っ
た場合に、エミュレーションメモリ１０２Ａを構成する
ＳＲＡＭとＥＥＰＲＯＭとの書き込みサイクルの違いに
より、書き込み後のエミュレーションメモリ１０２Ａの
内容が期待するデータ内容とならず、書き込み動作のエ
ミュレーションが行えないという問題があった。

【０００９】以下、この点を図４を参照しつつ具体的に
説明する。なお、図４は、プログラム動作によるＥＥＰ
ＲＯＭの書き込み及びベリファイ読出し時のシーケンス
を示すタイミングチャートである。

【００１０】このＥＥＰＲＯＭの書き込み時及びベリフ
ァイ読出し時には、図４に示すように、プログラムセッ
トアップコマンドライトサイクル（以下、第１ライトサ
イクルという）、アドレス／データライトサイクル（以
下、第２ライトサイクルという）、ウェイトサイクル
（プログラム期間）、プログラムベリファイコマンドラ
イトサイクル（以下、第３ライトサイクルという）、リ
カバリーサイクル、及びプログラムベリファイリードサ
イクルの、一連の各サイクルが順次実行される。そのう
ち、ＥＥＰＲＯＭの書き込み動作は、前記第１、第２及
び第３ライトサイクルの３つの書き込みサイクルにより
行われる。ＥＥＰＲＯＭは、第１ライトサイクルの実行
により、初めてプログラムモード（プログラム動作によ
る書き込み可能な状態）となり、メモリセルへのデータ
書き込みが可能となる。この各ライトサイクルは、次の
ような処理条件により定義される。

【００１１】すなわち、第１ライトサイクルでは、第２
ライトサイクル以外のコマンドデータの書き込み待ち状
態において、アドレスバス１０３上のアドレスデータＡ
１がＥＥＰＲＯＭ領域内（例：１００００Ｈ〜１ＦＦＦ
ＦＨ）であり、書き込み信号Ｗ１によってデータバス１
０４上の規定値であるセットアップコマンドデータ
（例：４０Ｈ）Ｄ１の書き込み動作が行われた場合、Ｅ
ＥＰＲＯＭは、プログラムモード（プログラム動作によ
る書き込み可能状態）となり、第２ライトサイクルでの
データ書き込み動作を待つ。この時、メモリセルへの書
き込みデータの書き込みは行われない。

【００１２】第２ライトサイクルでは、上記第１ライト
サイクル終了後、データ書き込み先アドレスであるアド
レスバス１０３上のアドレスデータＡ２がＥＥＰＲＯＭ
領域（例：１００００Ｈ〜１ＦＦＦＦＨ）であり、その
時、データバス１０４上の書き込みデータＤ２が書き込
み信号Ｗ２によって書き込み先メモリアドレスに書き込
まれる。

【００１３】第３ライトサイクルでは、上記第２ライト
サイクル終了後、アドレスバス１０３上のアドレスデー
タＡ３がＥＥＰＲＯＭ領域内（例：１００００Ｈ〜１Ｆ
ＦＦＦＨ）であり、書き込み信号Ｗ３によってデータバ
ス１０４上の規定値であるベリファイコマンドデータ
（例：Ｃ０Ｈ）Ｄ３の書き込み動作が行われた場合、Ｅ
ＥＰＲＯＭはベリファイ可能モードとなる。このとき、
メモリへの書き込みデータの書き込みは行わない。

【００１４】また、このベリファイコマンドデータ
（例：Ｃ０Ｈ）の書き込み動作後のプログラムベリファ
イリードサイクルにおいてのみ、読出し動作によるベリ
ファイデータ読出しが可能となり、前記ベリファイコマ
ンドデータの代わりに、セットアップコマンドデータ
（例：４０Ｈ）の書き込みが行われた場合は、第３ライ
トサイクルは第１ライトサイクルとなる。

【００１５】ＳＲＡＭにおける書き込みサイクルがアド
レス／データライトサイクルのみであるのに対し、ＥＥ
ＰＲＯＭの書き込みサイクルが、上述したように、上記
第１、第２及び第３ライトサイクルの３段階に分けら
れ、ＳＲＡＭの書き込みサイクルには設けられていない
第１及び第３ライトサイクルの２つのコマンドライトサ
イクルがメモリの書き換え動作に加わる。このＳＲＡＭ
とＥＥＰＲＯＭの書き込みサイクルの違いが、書き込み
後のエミュレーションメモリ１０２Ａの内容が期待する
データ内容とならない原因となり、従来のエミュレーシ
ョン装置によるＥＥＰＲＯＭ領域の書き込み動作エミュ
レーションの障害になっている。

【００１６】また、ＣＥバー端子（チップイネーブル用
端子）及びＯＥバー端子が“Ｈ”レベルから“Ｌ”レベ
ルとなって、書き込んだプログラム内容がそのままデー
タバスに出力される前記プログラムベリファイリードサ
イクルにおいて、上述の書き込みサイクルの違いによ
り、ベリファイデータ読出しアドレスＡ４がデータ書き
込みアドレスＡ２と一致しない状況が生ずると、読出し
データＤ４と書き込みデータＤ２とが一致しなくなる。

【００１７】これらのことにより、従来のエミュレーシ
ョン装置を使用しては、マイコンに内蔵されたＥＥＰＲ
ＯＭ領域への書き込み制御用プログラムルーチンをリア
ルタイムにデバックすることが困難となる。

【００１８】この点を解決するものとしては、デバッグ
専用プログラムルーチンを用意することが考えられる。
すなわち、従来のエミュレーション装置を使用したエミ
ュレーションを行う場合に、書き込み制御用プログラム
ルーチンの一部のＥＥＰＲＯＭ専用の特殊処理部分をＮ
ＯＰ化したデバッグ専用プログラムルーチンを用意すれ
ば、上記デバックは可能となる。しかし、この手法で
は、デバッグ専用プログラムルーチンを正規の制御ルー
チンに反映した時点で、プログラムルーチンの書き換え
によるバグ（プログラムの欠陥）が発生する可能性が大
きくなる。

【００１９】結局、このバグの発生を防ぎつつ従来装置
で上記エミュレーションを行うには、実際のＥＥＰＲＯ
Ｍをエミュレーションメモリとして新たに用意する必要
が生ずる。ＥＥＰＲＯＭは書き換え回数が有限であるた
め、実際のＥＥＰＲＯＭをエミュレーションメモリとし
て使用した場合は、書き換え可能回数を越えると交換が
必要となり、コスト面及びメンテナンス面から問題とな
っていた。

【００２０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、既存のエミュ
レーションメモリを使用して、プログラム動作によるＥ
ＥＰＲＯＭへの書き込み動作のエミュレーションを可能
とするＥＥＰＲＯＭのエミュレーション回路を提供する
ことである。またその他の目的は、既存のエミュレーシ
ョンメモリを使用して、プログラム動作によるＥＥＰＲ
ＯＭのベリファイ動作のエミュレーションを可能とする
ＥＥＰＲＯＭのエミュレーション回路を提供することで
ある。さらにその他の目的は、プログラムバグの発生を
防ぎつつ、既存のエミュレーションメモリを使用して、
プログラム動作によるＥＥＰＲＯＭの書き込み動作及び
ベリファイ動作のエミュレーションを可能とするＥＥＰ
ＲＯＭのエミュレーション回路を提供することである。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、外部装置のＥＥＰＲＯＭ領域
に対するエミュレーション用メモリと、該エミュレーシ
ョンメモリにアドレスバス及びデータバスを介して接続
され、エミュレートされる前記ＥＥＰＲＯＭ領域を前記
エミュレーションメモリに設定するメモリマッピング制
御回路とを備えたＥＥＰＲＯＭのエミュレーション回路
において、前記アドレスバス及び前記データバス上の信
号のモニタリングを行い、前記ＥＥＰＲＯＭ領域への書
き込み時に順次設定されるプログラムセットアップコマ
ンドライト期間である第１ライトサイクル、アドレス／
データライト期間である第２ライトサイクル、及びプロ
グラムベリファイコマンドライト期間である第３ライト
サイクルのうち、前記第１ライトサイクルを検出するバ
ス検出回路と、前記バス検出回路の検出結果に基づき、
前記第２及び第３ライトサイクルを検出すると共に、前
記メモリマッピング制御回路から前記エミュレーション
メモリへ出力される前記各第１、第２及び第３ライトサ
イクル時の書き込み信号に対し、前記エミュレーション
メモリの書き込みサイクルに対応したマスク制御を行う
書き込み信号制御回路とを設けたことにある。

【００２２】上述の如き構成の第１の発明によれば、書
き込み信号制御回路は、バス検出回路の検出結果に基づ
き、第２及び第３ライトサイクルを検出すると共に、各
第１、第２及び第３ライトサイクル時の書き込み信号に
対し、エミュレーションメモリの書き込みサイクルに対
応したマスク制御を行うので、ＥＥＰＲＯＭへの書き込
み信号が既存のエミュレーションメモリへの書き込み信
号に変換される。

【００２３】第２の発明の特徴は、上記第１の発明にお
いて、前記第２ライトサイクル時の前記データバス上の
書き込みデータを保持する保持手段を有し、前記第３ラ
イトサイクル後のベリファイリードサイクル時に、前記
メモリマッピング制御回路から前記エミュレーションメ
モリへ出力される読出し信号をマスクし、且つ前記保持
手段に保持した書き込みデータを前記データバス上に出
力するデータ出力回路を設けたことにある。

【００２４】上述の如き構成の第２の発明によれば、デ
ータ出力回路は、第２ライトサイクル時のデータバス上
の書き込みデータを保持手段に保持し、第３ライトサイ
クル後のベリファイリードサイクル時に、読出し信号を
マスクし且つ前記保持手段に保持した書き込みデータを
データバス上に出力するので、ＥＥＰＲＯＭのベリファ
イリードサイクル時には、エミュレーションメモリから
のデータ出力が禁止され、その代わりに第２ライトサイ
クル時に保持した書き込みデータがデータ出力されて、
このデータ出力がＥＥＰＲＯＭのベリファイデータ出力
とされる。

【００２５】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明を実施したＥＥＰ
ＲＯＭのエミュレーション回路の要部構成を示すブロッ
ク図である。

【００２６】このエミュレーション回路は、ＥＥＰＲＯ
Ｍ内蔵マイコン（図示省略）のプログラム動作によって
実行されるＥＥＰＲＯＭ領域へのデータ書き込み処理の
エミュレーションを行うものであり、評価対象となるマ
イコンの動作制御及びメモリマッピング制御を行うエバ
チップ１と、ＳＲＡＭからなるエミュレーションメモリ
２Ａを内蔵したエミュレーションコントローラ２と、こ
れらの間に接続された本発明の特徴を成す中間回路３と
を備えている。

【００２７】エバチップ１には、アドレスバス４に接続
されるＡＢＵＳ端子、データバス５に接続されるＤＢＵ
Ｓ端子、書き込み信号Ｓ１出力用のＤＢＷＲバー端子、
及びメモリ読出し信号Ｓ２出力用のＤＢＲＤバー端子が
設けられている。

【００２８】また、エミュレーションメモリ２Ａには、
アドレスバス４に接続されるＡＢＵＳ端子、データバス
５に接続されるＤＢＵＳ端子、書き込み信号Ｓ５入力用
のＷＥバー端子、及びメモリ読出し信号Ｓ７入力用のＯ
Ｅバー端子の他、図示しないチップイネーブル入力用の
ＣＥバー端子が設けられている。

【００２９】中間回路３は、ＡＢＵＳ検出回路３Ａ、Ｄ
ＢＵＳ検出回路３Ｂ、書き込み信号制御回路３Ｃ、及び
書き込みデータラッチ／ベリファイデータ出力回路（デ
ータ出力回路）３Ｄで構成されている。ここで、ＡＢＵ
Ｓ検出回路３Ａ及びＤＢＵＳ検出回路３Ｂは、バス検出
回路を構成し、それぞれアドレスバス４及びデータバス
５の信号のモニタリングを行う機能を有する。書き込み
信号制御回路３Ｃは、評価用マイコンのＥＥＰＲＯＭ領
域への３つの書き込みサイクルのうち、第１ライトサイ
クルの検出を行い、次の第２ライトサイクルの書き込み
信号を許可、第３ライトサイクルの書き込み信号をマス
クすることで、ＥＥＰＲＯＭへの書き込み信号をＳＲＡ
Ｍからなるエミュレーションメモリ２Ａへの書き込み信
号に変換する機能を有する。

【００３０】また、データ出力回路３Ｄは、ラッチ回路
３Ｄ’を備え、第２ライトサイクル時のデータバス５上
の書き込みデータを前記ラッチ回路３Ｄ’に保持し、第
３ライトサイクル後のプログラムベリファイリードサイ
クルの読出し信号をマスクしてエミュレーションメモリ
２Ａからのデータ出力を禁止する代わりに、前記ラッチ
回路３Ｄ’に保持した書き込みデータをデータバス５に
出力することで、ＥＥＰＲＯＭのベリファイデータ出力
とする機能を有している。

【００３１】上記中間回路３における各構成回路３Ａ〜
３Ｄの機能をより具体的に説明すると、ＡＢＵＳ検出回
路３Ａは、エバチップ１のＡＢＵＳ端子からアドレスバ
ス４へ出力されるアドレス値が、メモリマップ上のＥＥ
ＰＲＯＭ領域（例：１００００Ｈ〜１ＦＦＦＦＨ）であ
るかを比較判定し、一致＝“Ｈ”レベル、不一致＝
“Ｌ”レベルの出力Ｓ３を出力する。例えば、ＥＥＰＲ
ＯＭ領域が１００００Ｈ〜１ＦＦＦＦＨであった場合
は、アドレスバス４の上位８ビットが０１Ｈであるかを
比較判定する。

【００３２】ＤＢＵＳ検出回路３Ｂは、エバチップ１の
ＤＢＵＳ端子からデータバス５へ出力されるデータ値
が、規定されたＥＥＰＲＯＭ書き込み時の第１ライトサ
イクルのコマンドデータ（例：４０Ｈ）であるかを比較
判定し、一致＝“Ｈ”レベル、不一致＝“Ｌ”レベルの
出力Ｓ４を出力する。例えば、第１ライトサイクルのコ
マンドデータが４０Ｈであった場合、データバス５の下
位８ビットが４０Ｈであるかを比較判定する。

【００３３】書き込み信号制御回路３Ｃは、ＡＢＵＳ検
出回路３Ａの出力Ｓ３が不一致＝“Ｌ”レベルの場合
は、ＥＥＰＲＯＭ領域以外のメモリアクセスとなるた
め、書き込み信号Ｓ１に対するマスク制御は行わず、エ
バチップ１のＤＢＷＲバー端子から出力される書き込み
信号Ｓ１をそのまま書き込み信号Ｓ５としてエミュレー
ションメモリ２ＡのＷＥバー端子へ出力する。これに対
し、ＡＢＵＳ検出回路３Ａの出力Ｓ３が一致＝“Ｈ”レ
ベルの場合は、ＥＥＰＲＯＭ領域のメモリアクセスとな
るため、書き込み信号Ｓ１をマスクして、書き込み信号
Ｓ５＝“Ｈ”レベル（書き込み不可状態）としてこれを
保持する。また、第２ライトサイクル後のライトサイク
ルが第１ライトサイクル以外であった場合、第３ライト
サイクルと判定し、その書き込み信号Ｓ１の立上がりエ
ッジ検出により、データ出力回路３Ｄに入力されるエバ
チップ１からの読出し信号Ｓ２のマスク制御用出力Ｓ６
＝“Ｈ”レベル（読出し不可）として、次の読出し信号
Ｓ２の立上がりエッジ検出でのクリア＝“Ｌ”レベル
（読出し許可）までこれを保持する。

【００３４】データ出力回路３Ｄは、ＡＢＵＳ検出回路
３Ａの出力Ｓ３が一致＝“Ｈ”レベルの場合、書き込み
信号制御回路３Ｃから出力される書き込み信号Ｓ５の立
上がりエッジ検出によりデータバス５上の書き込みデー
タのラッチ（保持）を行う。また、ＡＢＵＳ検出回路３
Ａの出力Ｓ３が一致＝“Ｈ”レベルの場合、且つ読出し
信号マスク制御用出力Ｓ６＝“Ｈ”レベルの場合に、プ
ログラムベリファイリードサイクルの読出し信号Ｓ２を
マスクし読出し信号Ｓ７としてエミュレーションメモリ
２ＡのＯＥバー端子へ出力し、エミュレーションメモリ
２Ａからのデータ出力を禁止する代わりに、このときの
読出し信号Ｓ２により、保持していた書き込みデータを
データバス５へ出力する。

【００３５】次に、本実施形態の動作を図２のタイミン
グチャートを参照しつつ説明する。なお、図２中に示さ
れたデータのうち上述の図４のデータと共通するものは
同一の符号が付されている。

【００３６】まず、第１ライトサイクルにおいて、ＡＢ
ＵＳ検出回路３Ａの出力Ｓ３が一致＝“Ｈ”レベルとな
るＥＥＰＲＯＭ領域へのメモリアクセス時には、書き込
み信号Ｓ１をマスクして、書き込み信号Ｓ５＝“Ｈ”レ
ベル（書き込み不可状態）としてこれを保持する（図２
のＷ１）。

【００３７】第２ライトサイクル以外のコマンドデータ
待ち状態において、ＡＢＵＳ検出回路３Ａ及びＤＢＵＳ
検出回路３Ｂの出力Ｓ３，Ｓ４が、共に一致＝“Ｈ”レ
ベルである場合、書き込み信号Ｓ１の立上がりエッジ検
出により、これをＥＥＰＲＯＭ領域書き込み時の第１ラ
イトサイクル終了であるとして、次に入力される第２ラ
イトサイクルの書込み信号Ｓ１のマスクを解除するため
に、書き込み信号Ｓ１をスルーして書き込み信号Ｓ５と
する（図２のＷ２）。

【００３８】続いて、第２ライトサイクル中にエミュレ
ーションメモリ２Ａに入力される書き込み信号Ｓ５（Ｗ
２）により、書き込みデータＤ２がエミュレーションメ
モリ２Ａに書き込まれ、同時にデータ出力回路３Ｄのラ
ッチ回路３Ｄ’により該書き込みデータＤ２を保持す
る。なお、この場合、第１ライトサイクルと第２ライト
サイクルでのアドレスは同じである必要がある。

【００３９】このとき、書き込み信号Ｓ１の立上がりエ
ッジ検出により、これをＥＥＰＲＯＭ領域書き換え時の
第２ライトサイクル終了であるとして、次の第３ライト
サイクルの書き込み信号Ｓ１をマスクするために、書き
込み信号Ｓ５＝“Ｈ”レベル（書き込み不可状態）とす
る（図２のＷ３）。

【００４０】その後に、次に書き込み信号Ｓ１が入力さ
れる第３ライトサイクルでは、第２サイクルの終了時に
書き込み信号制御回路３Ｃにより、書き込み信号Ｓ５＝
“Ｈ”レベル（Ｗ３）で書き込み信号Ｓ１がマスクされ
ているため、エミュレーション２Ａのベリファイコマン
ドデータの書き込みは起らない。同時に、書き込み信号
Ｓ１の立上がりエッジ検出により、書き込み信号制御回
路３Ｄより出力される読出し信号マスク制御用出力Ｓ６
＝“Ｈ”レベル（読出し禁止）とする。

【００４１】データ出力回路３Ｄは、書き込み信号制御
回路３Ｃより出力される読出し信号マスク制御用出力Ｓ
６＝“Ｈ”レベルとなることで、第３ライトサイクル終
了後のＥＥＰＲＯＭ領域の読出し信号Ｓ２をマスクして
（図２のＥ１）エミュレーションメモリ２Ａからのデー
タ読出しを禁止する。その代わりに、保持していた書き
込みデータＤ２をベリファイデータＤ４としてデータバ
ス５に出力する。このとき同時に、書き込み信号制御回
路３Ｃは、ＥＥＰＲＯＭ領域の読出し信号Ｓ２の立上が
りエッジ検出により読出し信号マスク制御用出力Ｓ６＝
“Ｌ”レベルにクリアする。

【００４２】以上の動作手順により、本実施形態では、
実際のＥＥＰＲＯＭをエミュレーションメモリとして用
意しなくとも、またデバック専用のプログラムルーチン
を用いなくとも、ＥＥＰＲＯＭへの書き込み動作エミュ
レーションを行うことができる。

【００４３】また、書き込みデータがエミュレーション
メモリに保持されているため、デバッガ上で書き込みデ
ータ領域をダウンロードして保存しておくことで、通常
ＲＯＭとしてエミュレーションする場合に、保存データ
をアップロードすれば書き込んだそのままのデータでプ
ログラム実行及びデバッグが可能となる。

【００４４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、バス検出回路の検出結果に基づき、第２及び
前記第３ライトサイクルを検出すると共に、該第１、第
２及び第３ライトサイクル時の書き込み信号に対し、前
記エミュレーションメモリの書き込みサイクルに対応し
たマスク制御を行うようにしたので、ＥＥＰＲＯＭへの
書き込み信号を既存のエミュレーションメモリへの書き
込み信号に変換することができ、既存のエミュレーショ
ンメモリを使用して、プログラム動作によるＥＥＰＲＯ
Ｍへの書き込み動作のエミュレーションが可能となる。
これにより、実際のＥＥＰＲＯＭをエミュレーションメ
モリとして用意しなくても済み、エミュレーション回路
におけるメモリ資源のコストダウン及びメンテナンスフ
リーが実現可能となる。さらに、デバック専用のプログ
ラムルーチンを用意することなく、正規のプログラムル
ーチンのままリアルタイムデバッグが可能となるため、
プログラムバグの発生を防ぐことができる。

【００４５】第２の発明によれば、第３ライトサイクル
後のベリファイリードサイクル時に読出し信号をマスク
し、且つ保持手段に保持した書き込みデータをデータバ
ス上に出力するようにしたので、第１の発明の回路にお
いて、既存のエミュレーションメモリを使用して、プロ
グラム動作によるＥＥＰＲＯＭのベリファイ動作のエミ
ュレーションが可能となる。

【００４６】第３の発明によれば、各第１、第２及び第
３ライトサイクル時の書き込み信号に対するマスク制御
として、第１ライトサイクルの書き込み信号にはマスク
を行い、第２ライトサイクルの書き込み信号にはそのマ
スクを解除し、第３ライトサイクルの書き込み信号には
再びマスクを行うようにしたので、第１または第２の発
明の回路において、ＳＲＡＭからなる既存のエミュレー
ションメモリを使用して、ＥＥＰＲＯＭへの書き込み動
作のエミュレーションを障害なく的確に行うことが可能
となる。

【図面の簡単な説明】

【図１】本発明を実施したＥＥＰＲＯＭのエミュレーシ
ョン回路の要部構成を示すブロック図である。

【図２】実施形態の動作を示すタイミングチャートであ
る。

【図３】従来のエミュレーション装置の要部構成を示す
ブロック図である。

【図４】従来のＥＥＰＲＯＭの書き込み及びベリファイ
読出し時のシーケンスを示すタイミングチャートであ
る。

【符号の説明】

１ エバチップ ２ エミュレーションコントローラ ２Ａ エミュレーションメモリ ３Ａ ＡＢＵＳ検出回路 ３Ｂ ＤＢＵＳ検出回路 ３Ｃ 書き込み信号制御回路 ３Ｄ 書き込みデータラッチ／ベリファイデータ出力回
路 ３Ｄ’ ラッチ回路 ４ アドレスバス ５ データバス Ｓ１，Ｓ５ 書き込み信号 Ｓ２，Ｓ７ メモリ読出し信号 Ｓ６ 読出し信号マスク制御用出力

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部装置のＥＥＰＲＯＭ領域に対するエ
   ミュレーション用メモリと、該エミュレーションメモリ
   にアドレスバス及びデータバスを介して接続され、エミ
   ュレートされる前記ＥＥＰＲＯＭ領域を前記エミュレー
   ションメモリに設定するメモリマッピング制御回路とを
   備えたＥＥＰＲＯＭのエミュレーション回路において、 前記アドレスバス及び前記データバス上の信号のモニタ
   リングを行い、前記ＥＥＰＲＯＭ領域への書き込み時に
   順次設定されるプログラムセットアップコマンドライト
   期間である第１ライトサイクル、アドレス／データライ
   ト期間である第２ライトサイクル、及びプログラムベリ
   ファイコマンドライト期間である第３ライトサイクルの
   うち、前記第１ライトサイクルを検出するバス検出回路
   と、 前記バス検出回路の検出結果に基づき、前記第２及び第
   ３ライトサイクルを検出すると共に、前記メモリマッピ
   ング制御回路から前記エミュレーションメモリへ出力さ
   れる前記各第１、第２及び第３ライトサイクル時の書き
   込み信号に対し、前記エミュレーションメモリの書き込
   みサイクルに対応したマスク制御を行う書き込み信号制
   御回路とを設けたことを特徴とするＥＥＰＲＯＭのエミ
   ュレーション回路。
2. 【請求項２】 前記第２ライトサイクル時の前記データ
   バス上の書き込みデータを保持する保持手段を有し、前
   記第３ライトサイクル後のベリファイリードサイクル時
   に、前記メモリマッピング制御回路から前記エミュレー
   ションメモリへ出力される読出し信号をマスクし、且つ
   前記保持手段に保持した書き込みデータを前記データバ
   ス上に出力するデータ出力回路を設けたことを特徴とす
   る請求項１記載のＥＥＰＲＯＭのエミュレーション回
   路。