JPH09283623A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09283623A JPH09283623A JP9552296A JP9552296A JPH09283623A JP H09283623 A JPH09283623 A JP H09283623A JP 9552296 A JP9552296 A JP 9552296A JP 9552296 A JP9552296 A JP 9552296A JP H09283623 A JPH09283623 A JP H09283623A
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- JP
- Japan
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- plug
- insulating film
- wiring
- interlayer insulating
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Abstract
(57)【要約】
【課題】 Ｖia部における電気抵抗を減少させ、半導体
装置の動作の信頼性を向上させる。 【解決手段】 基板上の第２層間絶縁膜３に形成されて
いるＶia孔に埋設されたＷ−プラグ６と、該Ｗ−プラグ
６に電気的に接続され、且つ第２層間絶縁膜３上に積層
形成された配線５とを備えた半導体装置において、前記
Ｗ−プラグ６を第２層間絶縁膜３の上面より突出させ、
該Ｗ−プラグ６の突出部を前記配線５に接触させる。
装置の動作の信頼性を向上させる。 【解決手段】 基板上の第２層間絶縁膜３に形成されて
いるＶia孔に埋設されたＷ−プラグ６と、該Ｗ−プラグ
６に電気的に接続され、且つ第２層間絶縁膜３上に積層
形成された配線５とを備えた半導体装置において、前記
Ｗ−プラグ６を第２層間絶縁膜３の上面より突出させ、
該Ｗ−プラグ６の突出部を前記配線５に接触させる。
Description
【０００１】
【発明の属する技術分野】本発明は、信頼性の高い積層
配線が形成された半導体装置及びその製造方法に関す
る。
配線が形成された半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】従来、半導体装置では、層間絶縁膜を介
して異なる層に形成された２つの積層配線間の電気的接
続が、該絶縁膜に穿設されたＶia孔に形成した電極を通
して行われており、そのＶia部の電極はＡｌ系合金のス
パッタリングで形成されていた。
して異なる層に形成された２つの積層配線間の電気的接
続が、該絶縁膜に穿設されたＶia孔に形成した電極を通
して行われており、そのＶia部の電極はＡｌ系合金のス
パッタリングで形成されていた。
【０００３】ところが、半導体の高集積化が進み、Ｖia
孔の径が微小化するに伴い、スパッタリングだけではＶ
ia孔の側壁に対する電極材料のカバレッジを確保するこ
とができなくなってきた。
孔の径が微小化するに伴い、スパッタリングだけではＶ
ia孔の側壁に対する電極材料のカバレッジを確保するこ
とができなくなってきた。
【０００４】そこで、ＣＶＤ（化学的気相成長）法によ
りＶia孔の内部にタングスタンＷを埋め込んでプラグを
形成し、該プラグを介してＡｌ系合金からなる配線と接
触させることにより、Ｖia部でのＡｌ系合金のカバレッ
ジを改善することが行われている。
りＶia孔の内部にタングスタンＷを埋め込んでプラグを
形成し、該プラグを介してＡｌ系合金からなる配線と接
触させることにより、Ｖia部でのＡｌ系合金のカバレッ
ジを改善することが行われている。
【０００５】図７には、このようなプラグを介して配線
間を電気的に接続した半導体装置の一部断面を模式的に
示した。即ち、半導体基板（図示せず）上の第１層間絶
縁膜１上に形成されたＡｌ系合金等からなる第１配線２
と、該第１配線２上に形成された第２層間絶縁膜３と、
該絶縁膜３の上に密着層であるチタンＴｉと、その上の
窒化チタンＴｉＮの２層からなるＴｉＮ／Ｔｉ膜４を介
して積層されたＡｌ合金からなる第２配線５とが形成さ
れており、上記第１配線２と第２配線５とが、その間の
第２層間絶縁膜３に穿設して形成されたＶia孔に埋設さ
れたＷ−プラグ６を介して電気的に接続されている。
間を電気的に接続した半導体装置の一部断面を模式的に
示した。即ち、半導体基板（図示せず）上の第１層間絶
縁膜１上に形成されたＡｌ系合金等からなる第１配線２
と、該第１配線２上に形成された第２層間絶縁膜３と、
該絶縁膜３の上に密着層であるチタンＴｉと、その上の
窒化チタンＴｉＮの２層からなるＴｉＮ／Ｔｉ膜４を介
して積層されたＡｌ合金からなる第２配線５とが形成さ
れており、上記第１配線２と第２配線５とが、その間の
第２層間絶縁膜３に穿設して形成されたＶia孔に埋設さ
れたＷ−プラグ６を介して電気的に接続されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ようにＶia孔に埋設したプラグを介して積層配線間を電
気的に接続する場合でも、更に配線の微細化が進むにつ
れて一段とＶia孔の径が縮小されていくため、Ｖia部で
の電流密度が大きく厳しいものになってくるが、このよ
うに電流密度が大きくなると、いわゆるＥＭ（エレクト
ロマイグレーション）により、Ｖia部では、図８に示す
ようにＡｌ原子が持出されて減少していくためにボイド
５Ａが生じ、これによりＶia抵抗が高くなり、半導体装
置の動作不良の原因になるという問題がある。
ようにＶia孔に埋設したプラグを介して積層配線間を電
気的に接続する場合でも、更に配線の微細化が進むにつ
れて一段とＶia孔の径が縮小されていくため、Ｖia部で
の電流密度が大きく厳しいものになってくるが、このよ
うに電流密度が大きくなると、いわゆるＥＭ（エレクト
ロマイグレーション）により、Ｖia部では、図８に示す
ようにＡｌ原子が持出されて減少していくためにボイド
５Ａが生じ、これによりＶia抵抗が高くなり、半導体装
置の動作不良の原因になるという問題がある。
【０００７】本発明は、前記従来の問題点を解決するべ
くなされたもので、Ｖia部における電気抵抗を減少させ
ることができるため、動作の信頼性を向上することがで
きる半導体装置及びその製造方法を提供することを課題
とする。
くなされたもので、Ｖia部における電気抵抗を減少させ
ることができるため、動作の信頼性を向上することがで
きる半導体装置及びその製造方法を提供することを課題
とする。
【０００８】
【課題を解決するための手段】本発明は、基板上の絶縁
膜に形成されているＶia孔に埋設されたプラグと、該プ
ラグに電気的に接続され、且つ、絶縁膜上に積層形成さ
れた配線とを備えた半導体装置において、前記プラグが
絶縁膜上面より突出して形成されていると共に、該プラ
グの突出部が前記配線に接触した構造とすることによ
り、前記課題を解決したものである。
膜に形成されているＶia孔に埋設されたプラグと、該プ
ラグに電気的に接続され、且つ、絶縁膜上に積層形成さ
れた配線とを備えた半導体装置において、前記プラグが
絶縁膜上面より突出して形成されていると共に、該プラ
グの突出部が前記配線に接触した構造とすることによ
り、前記課題を解決したものである。
【０００９】即ち、Ｖia孔に埋設されたプラグを絶縁膜
上面より突出させることにより、該プラグと絶縁膜上の
配線との接触面積を増大させることができるため、Ｖia
部における電気抵抗を減少させることができ、ひいては
ＥＭ耐性を向上できるため、半導体装置の信頼性を向上
できる。
上面より突出させることにより、該プラグと絶縁膜上の
配線との接触面積を増大させることができるため、Ｖia
部における電気抵抗を減少させることができ、ひいては
ＥＭ耐性を向上できるため、半導体装置の信頼性を向上
できる。
【００１０】本発明は、又、基板上の絶縁膜に形成され
ているＶia孔に埋設されたプラグと、該プラグに電気的
に接続され、且つ、絶縁膜上に積層形成された配線とを
備えた半導体装置の製造方法において、基板上の絶縁膜
にＶia孔を形成する工程と、該絶縁膜にプラグ材料金属
を堆積してプラグ形成用金属膜を形成すると共に、前記
Ｖia孔に埋め込む工程と、該Ｖia孔に埋め込まれた金属
の上端面が絶縁膜上面に略一致するまで、前記プラグ形
成用金属膜をエッチバックして同Ｖia孔に埋設されたプ
ラグを形成する工程と、絶縁膜をエッチングしてプラグ
を該絶縁膜上面より突出させる工程と、該プラグの突出
部と接触する配線を絶縁膜上に積層形成する工程とを有
することにより、前記半導体装置と確実に製造すること
ができるようにしたものである。
ているＶia孔に埋設されたプラグと、該プラグに電気的
に接続され、且つ、絶縁膜上に積層形成された配線とを
備えた半導体装置の製造方法において、基板上の絶縁膜
にＶia孔を形成する工程と、該絶縁膜にプラグ材料金属
を堆積してプラグ形成用金属膜を形成すると共に、前記
Ｖia孔に埋め込む工程と、該Ｖia孔に埋め込まれた金属
の上端面が絶縁膜上面に略一致するまで、前記プラグ形
成用金属膜をエッチバックして同Ｖia孔に埋設されたプ
ラグを形成する工程と、絶縁膜をエッチングしてプラグ
を該絶縁膜上面より突出させる工程と、該プラグの突出
部と接触する配線を絶縁膜上に積層形成する工程とを有
することにより、前記半導体装置と確実に製造すること
ができるようにしたものである。
【００１１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１２】図１〜図４は、本発明にかかる第１実施形
態である半導体装置の製造方法の特徴を説明するため
に、その工程の一部を模式的に示した部分断面図であ
る。
態である半導体装置の製造方法の特徴を説明するため
に、その工程の一部を模式的に示した部分断面図であ
る。
【００１３】前記図７の場合と同様に、半導体基板上に
第１層間絶縁膜１、第１配線２及び第２層間絶縁膜３を
常法に従って順次積層形成した後、該第２層間絶縁膜３
上に被着形成したレジスト膜にフォトリソグラフィによ
りＶia孔に相当する部分を開口したレジストパターン７
を形成し、該レジストパターン７をマスクとしてＲＩＥ
（反応性イオンエッチング）により、第２層間絶縁膜３
を第１配線２が露出するまでエッチングしてＶia孔８を
穿設する。図１は、このＶia孔８を形成した状態を示し
ている。
第１層間絶縁膜１、第１配線２及び第２層間絶縁膜３を
常法に従って順次積層形成した後、該第２層間絶縁膜３
上に被着形成したレジスト膜にフォトリソグラフィによ
りＶia孔に相当する部分を開口したレジストパターン７
を形成し、該レジストパターン７をマスクとしてＲＩＥ
（反応性イオンエッチング）により、第２層間絶縁膜３
を第１配線２が露出するまでエッチングしてＶia孔８を
穿設する。図１は、このＶia孔８を形成した状態を示し
ている。
【００１４】次いで、上記図１に示した状態からレジス
トパターン７を除去した後、全体に密着層であるＴｉＮ
／Ｔｉ膜４を、下からＴｉ３０ｎｍ、その上にＴｉＮ１
００ｎｍを順にスパッタリングにより形成する。次い
で、ＴｉＮ／Ｔｉ膜４の全体にＣＶＤ法により７００ｎ
ｍのタングステンＷを堆積させ、Ｖia孔８をも該タング
ステンＷで埋め込む。
トパターン７を除去した後、全体に密着層であるＴｉＮ
／Ｔｉ膜４を、下からＴｉ３０ｎｍ、その上にＴｉＮ１
００ｎｍを順にスパッタリングにより形成する。次い
で、ＴｉＮ／Ｔｉ膜４の全体にＣＶＤ法により７００ｎ
ｍのタングステンＷを堆積させ、Ｖia孔８をも該タング
ステンＷで埋め込む。
【００１５】その後、タングステンＷ及びＴｉＮ／Ｔｉ
膜４を順にエッチバックし、Ｖia孔８に埋め込まれたＷ
の上端が実質上第２層間絶縁膜３の上面に一致させるこ
とにより、Ｗ−プラグを形成する。図２は、このＷ−プ
ラグ６を形成した状態を示し、この段階で第２層間絶縁
膜３の上面は露出されている。
膜４を順にエッチバックし、Ｖia孔８に埋め込まれたＷ
の上端が実質上第２層間絶縁膜３の上面に一致させるこ
とにより、Ｗ−プラグを形成する。図２は、このＷ−プ
ラグ６を形成した状態を示し、この段階で第２層間絶縁
膜３の上面は露出されている。
【００１６】次いで、上記第２層間絶縁膜３全体をＣＨ
Ｆ3 ／ＣＦ4 系ガスで、例えば２００〜４０００Åの厚
さ分をエッチバックして除去する。このエッチング条件
では、シリコン酸化膜からなる第２層間絶縁膜３に対す
るＷ−プラグ６のエッチングの選択比が１／５０以下と
小さいため、ほぼ第２層間絶縁膜３のみをエッチングす
ることができるので、Ｗ−プラグ６が第２層間絶縁膜３
の上面より突出した図３の状態にすることができる。
Ｆ3 ／ＣＦ4 系ガスで、例えば２００〜４０００Åの厚
さ分をエッチバックして除去する。このエッチング条件
では、シリコン酸化膜からなる第２層間絶縁膜３に対す
るＷ−プラグ６のエッチングの選択比が１／５０以下と
小さいため、ほぼ第２層間絶縁膜３のみをエッチングす
ることができるので、Ｗ−プラグ６が第２層間絶縁膜３
の上面より突出した図３の状態にすることができる。
【００１７】その後、常法に従ってＡｌ系合金配線を第
２層間絶縁膜３上に積層して第２配線５を形成すること
により、図４に示すように、Ｖia部での第１配線２との
電気的接続を行う。
２層間絶縁膜３上に積層して第２配線５を形成すること
により、図４に示すように、Ｖia部での第１配線２との
電気的接続を行う。
【００１８】以上のように、この実施の形態によれば、
Ｗ−プラグ６と第２配線５の接触を従来のようにＷ−プ
ラグ６の上端面だけでなく、突出部の外周面とでも行う
ことが可能となる。
Ｗ−プラグ６と第２配線５の接触を従来のようにＷ−プ
ラグ６の上端面だけでなく、突出部の外周面とでも行う
ことが可能となる。
【００１９】従って、Ｖia部におけるＷ−プラグ６と第
２配線５の接触面積が増えることになるので、その面積
増加分だけ電流密度が緩和されることになり、それによ
り半導体装置の信頼性を向上できる。即ち、電流密度は
Ｖia部の信頼性の寿命に対して以下の式で表されるのが
通常である。
２配線５の接触面積が増えることになるので、その面積
増加分だけ電流密度が緩和されることになり、それによ
り半導体装置の信頼性を向上できる。即ち、電流密度は
Ｖia部の信頼性の寿命に対して以下の式で表されるのが
通常である。
【００２０】Ｔ∝Ｊ-n ここで、Ｔ：寿命、Ｊ：電流密度、ｎ：電流依存指数
（通常２の値をとる）。
（通常２の値をとる）。
【００２１】よって接触面積が１．５倍になれば寿命は
２．２倍（１．５2 ＝２．２）になる。また見方を変え
れば従来保証のままの場合、１．５倍の電流密度を流す
ことができるので微細化をすることが可能になる。
２．２倍（１．５2 ＝２．２）になる。また見方を変え
れば従来保証のままの場合、１．５倍の電流密度を流す
ことができるので微細化をすることが可能になる。
【００２２】しかも、縦方向に接触面積を広げることが
できるので、従来のようにＷ−プラグ６の上端面のみに
第２配線５が接触する場合には、Ｖiaの周囲に第２配線
５のマージンを一定値以上確保するというデザインルー
ルに拘束されなくなるために、更なる微細化に有利であ
る。
できるので、従来のようにＷ−プラグ６の上端面のみに
第２配線５が接触する場合には、Ｖiaの周囲に第２配線
５のマージンを一定値以上確保するというデザインルー
ルに拘束されなくなるために、更なる微細化に有利であ
る。
【００２３】又、この実施形態では、必要に応じて、前
記図４に二点鎖線で示した位置まで、第２配線５をポリ
ッシングして該第２配線５を平坦化する。即ち、この図
４に示したように、Ｖia部の第２配線が他の領域より高
くなってしまうため、該第２配線５をパターンニングす
る際に難しさがでたり、更に多層配線を行う場合にパタ
ーン形成が難しくなる可能性があるため、例えば第２配
線５をパターンニングする前にＣＭＰ（化学的・機械的
研磨）法で、Ａｌ系合金膜を研磨して平らにする。
記図４に二点鎖線で示した位置まで、第２配線５をポリ
ッシングして該第２配線５を平坦化する。即ち、この図
４に示したように、Ｖia部の第２配線が他の領域より高
くなってしまうため、該第２配線５をパターンニングす
る際に難しさがでたり、更に多層配線を行う場合にパタ
ーン形成が難しくなる可能性があるため、例えば第２配
線５をパターンニングする前にＣＭＰ（化学的・機械的
研磨）法で、Ａｌ系合金膜を研磨して平らにする。
【００２４】なお、特開平５−３４７３６０では、下層
配線の上にタングステンＷを堆積した後、レジスト膜を
マスクにエッチングしてプラグを形成しているが、この
方法では下層配線の側壁の部分にタングステンＷが残り
易いために微細加工はしにくい。又、Ｖiaの部分をマス
クするためにレジストを残す方法を採用しているため、
微細加工する時にはこのレジスト自体の幅を狭くする必
要があるが、幅が狭くなればレジスト倒れや欠落等が起
り易くなるためやはり微細加工が難しいという欠点があ
る。
配線の上にタングステンＷを堆積した後、レジスト膜を
マスクにエッチングしてプラグを形成しているが、この
方法では下層配線の側壁の部分にタングステンＷが残り
易いために微細加工はしにくい。又、Ｖiaの部分をマス
クするためにレジストを残す方法を採用しているため、
微細加工する時にはこのレジスト自体の幅を狭くする必
要があるが、幅が狭くなればレジスト倒れや欠落等が起
り易くなるためやはり微細加工が難しいという欠点があ
る。
【００２５】図５、図６はそれぞれ、本発明にかかる第
２実施形態の特徴を示す前記図３、図４に相当する部分
断面図である。
２実施形態の特徴を示す前記図３、図４に相当する部分
断面図である。
【００２６】この実施の形態では、前記図２の状態のＷ
−プラグ６とその近傍が開口されたレジストパターン９
をフォトリソグラフィで形成した後、該レジストパター
ン９をマスクにして第２層間絶縁膜３をエッチングして
図５のようにＷ−プラグ６が、その近傍の絶縁膜上面よ
り突出した状態にする。即ち、Ｗ−プラグ６の上端より
低い第２層間絶縁膜３は、該Ｗ−プラグ６の近傍だけに
する。
−プラグ６とその近傍が開口されたレジストパターン９
をフォトリソグラフィで形成した後、該レジストパター
ン９をマスクにして第２層間絶縁膜３をエッチングして
図５のようにＷ−プラグ６が、その近傍の絶縁膜上面よ
り突出した状態にする。即ち、Ｗ−プラグ６の上端より
低い第２層間絶縁膜３は、該Ｗ−プラグ６の近傍だけに
する。
【００２７】次いで、レジストパターン９を除去した
後、前記図４の場合と同様に、Ａｌ系合金をスパッタリ
ングし、パターニングすることにより第２配線５を形成
し、図６の状態にする。これにより、Ｖia部の第２配線
５も他の部分とそれほど高さが変わらない状態にできる
ため、以降の工程に影響を及ぼすことが防止できる。
後、前記図４の場合と同様に、Ａｌ系合金をスパッタリ
ングし、パターニングすることにより第２配線５を形成
し、図６の状態にする。これにより、Ｖia部の第２配線
５も他の部分とそれほど高さが変わらない状態にできる
ため、以降の工程に影響を及ぼすことが防止できる。
【００２８】この場合は、前記第１実施形態の場合のよ
うにＣＭＰ法によるポリッシングを行うことなく、第２
配線５をほぼ平坦にすることができる。
うにＣＭＰ法によるポリッシングを行うことなく、第２
配線５をほぼ平坦にすることができる。
【００２９】以上、本発明を具体的に説明したが、本発
明は、前記実施の形態に示したものに限られるものでな
く、その要旨を逸脱しない範囲で種々変更可能である。
明は、前記実施の形態に示したものに限られるものでな
く、その要旨を逸脱しない範囲で種々変更可能である。
【００３０】例えば、エッチバックに使用したエッチン
グガスの種類や組成、配線等の具体的な寸法等は前記実
施の形態に示したものに限定されない。
グガスの種類や組成、配線等の具体的な寸法等は前記実
施の形態に示したものに限定されない。
【００３１】
【発明の効果】以上説明したとおり、本発明によれば、
Ｖia部における電気的接触面積を増大することにより電
気抵抗を減少させることができるため、半導体装置の動
作の信頼性を向上することができる。
Ｖia部における電気的接触面積を増大することにより電
気抵抗を減少させることができるため、半導体装置の動
作の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明にかかる第１実施形態におけるＶia孔を
形成する工程を示す部分断面図
形成する工程を示す部分断面図
【図２】Ｖia孔に埋設されたプラグを形成する工程を示
す部分断面図
す部分断面図
【図３】プラグを層間絶縁膜上の上面より突出させる工
程を示す部分断面図
程を示す部分断面図
【図４】プラグに接触する第２配線を形成する工程を示
す部分断面図
す部分断面図
【図５】本発明にかかる第２実施形態におけるプラグを
突出させる工程を示す部分断面図
突出させる工程を示す部分断面図
【図６】図５のプラグに接触した第２配線を形成する工
程を示す部分断面図
程を示す部分断面図
【図７】従来のプラグに電気的に接続された配線を示す
部分断面図
部分断面図
【図８】従来の問題点を示す部分断面図
１…第１層間絶縁膜 ２…第１配線 ３…第２層間絶縁膜 ４…ＴｉＮ／Ｔｉ膜 ５…第２配線 ６…Ｗ−プラグ ７、９…レジストパターン ８…Ｖia孔
Claims (5)
- 【請求項１】基板上の絶縁膜に形成されているＶia孔に
埋設されたプラグと、該プラグに電気的に接続され、且
つ、絶縁膜上に積層形成された配線とを備えた半導体装
置において、 前記プラグが絶縁膜上面より突出して形成されていると
共に、該プラグの突出部が前記配線に接触されているこ
とを特徴とする半導体装置。 - 【請求項２】請求項１において、 前記プラグが、その近傍の絶縁膜上面のみを低く形成し
て突出されていることを特徴とする半導体装置。 - 【請求項３】基板上の絶縁膜に形成されているＶia孔に
埋設されたプラグと、該プラグに電気的に接続され、且
つ、絶縁膜上に積層形成された配線とを備えた半導体装
置の製造方法において、 基板上の絶縁膜にＶia孔を形成する工程と、 該絶縁膜にプラグ材料金属を堆積してプラグ形成用金属
膜を形成すると共に、前記Ｖia孔に埋め込む工程と、 該Ｖia孔に埋め込まれた金属の上端面が絶縁膜上面に略
一致するまで、前記プラグ形成用金属膜をエッチバック
して同Ｖia孔に埋設されたプラグを形成する工程と、 絶縁膜をエッチングしてプラグを該絶縁膜上面より突出
させる工程と、 該プラグの突出部と接触する配線を絶縁膜上に積層形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項４】請求項３において、 前記プラグを絶縁膜上面より突出させる工程を、プラグ
近傍の絶縁膜のみをエッチングして行うことを特徴とす
る半導体装置の製造方法。 - 【請求項５】請求項３において、 前記配線を絶縁膜上に積層形成する工程の後に、更に、
形成された配線をポリッシングする工程を有することを
特徴とする半導体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552296A JPH09283623A (ja) | 1996-04-17 | 1996-04-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9552296A JPH09283623A (ja) | 1996-04-17 | 1996-04-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283623A true JPH09283623A (ja) | 1997-10-31 |
Family
ID=14139905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9552296A Pending JPH09283623A (ja) | 1996-04-17 | 1996-04-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283623A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292352B1 (en) | 1999-06-07 | 2001-09-18 | Nec Corporation | Thin film capacitor |
| KR100443123B1 (ko) * | 1998-01-13 | 2004-09-18 | 삼성전자주식회사 | 반도체소자의 제조방법 |
| JP2008159651A (ja) * | 2006-12-21 | 2008-07-10 | Elpida Memory Inc | 多層配線、積層アルミニウム配線、半導体装置、及びそれらの製造方法 |
| WO2011158319A1 (ja) * | 2010-06-14 | 2011-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| WO2012002236A1 (en) * | 2010-06-29 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
-
1996
- 1996-04-17 JP JP9552296A patent/JPH09283623A/ja active Pending
Cited By (15)
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