JPS62143148A - 記憶管理システム - Google Patents
記憶管理システムInfo
- Publication number
- JPS62143148A JPS62143148A JP60284690A JP28469085A JPS62143148A JP S62143148 A JPS62143148 A JP S62143148A JP 60284690 A JP60284690 A JP 60284690A JP 28469085 A JP28469085 A JP 28469085A JP S62143148 A JPS62143148 A JP S62143148A
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- JP
- Japan
- Prior art keywords
- address
- logical
- space
- management system
- invalid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、テーブル変換バッファを用いたアドレス変
換機構全何する多重仮想記憶機構の記憶管理システムに
関するものである。
換機構全何する多重仮想記憶機構の記憶管理システムに
関するものである。
第２図は従来のテーブル変換バッファの内容の一例を示
す概略図であり、図において、■は論理ページアドレス
、（２）は複数の論理空間全識別する空間より、１３１
は夷ページアドレス、（４）は各エントリーのアドレス
変換テーブルが胃効か無効かを示す無効ビットである。
す概略図であり、図において、■は論理ページアドレス
、（２）は複数の論理空間全識別する空間より、１３１
は夷ページアドレス、（４）は各エントリーのアドレス
変換テーブルが胃効か無効かを示す無効ビットである。
次にアドレス変換方法について説明する。ある論理実間
から論理アドレスが出されると、その論理空間の論理ア
ドレスに対応する論理ページアドレスｉｌ＋および空間
より（２１の組がテープル変換バッフ７内に格納されて
いるかヲ調べ、無効ピット１４１を調べる。対応する論
理ページアドレス＋１１および空間より（２）が存在し
、かつそのエントリの無効ビット（４）がＯであれば、
そのエントリの大ページアドレス＋３１ ｉ得るという
アドレス変換全行い、それ以外の場合はメインメモリ内
のテーブルを参照してアドレス変換を行う。
から論理アドレスが出されると、その論理空間の論理ア
ドレスに対応する論理ページアドレスｉｌ＋および空間
より（２１の組がテープル変換バッフ７内に格納されて
いるかヲ調べ、無効ピット１４１を調べる。対応する論
理ページアドレス＋１１および空間より（２）が存在し
、かつそのエントリの無効ビット（４）がＯであれば、
そのエントリの大ページアドレス＋３１ ｉ得るという
アドレス変換全行い、それ以外の場合はメインメモリ内
のテーブルを参照してアドレス変換を行う。
まだ、プロセス１個が１つの論理空間？もち、丁べての
論理空間にプロセスが割り当てられていて、粧しいプロ
セス全＾りり当てたいとき、い′！論理空間に割り当て
られているプロセスの１つを論理空間から切り離し、そ
のプロセスが割り当てられていた論理空間に新しいプロ
セスを割り当てる。この時、テーブル変換バッファにお
いて、論理空間よりとプロセスの関係が変化した空間よ
りのエントリのアドレス変換テーブル？すべて無効にす
る必要がある。このため、無効とすべきエントリの無効
ビット（４）がｌ Ｋセントされ、以後そのエントリの
テーブルは参照されない。
論理空間にプロセスが割り当てられていて、粧しいプロ
セス全＾りり当てたいとき、い′！論理空間に割り当て
られているプロセスの１つを論理空間から切り離し、そ
のプロセスが割り当てられていた論理空間に新しいプロ
セスを割り当てる。この時、テーブル変換バッファにお
いて、論理空間よりとプロセスの関係が変化した空間よ
りのエントリのアドレス変換テーブル？すべて無効にす
る必要がある。このため、無効とすべきエントリの無効
ビット（４）がｌ Ｋセントされ、以後そのエントリの
テーブルは参照されない。
従来の多重Ｖｉ、想記想記式機構憶管理システムは以上
のようにテーブル変換バッファの６エントリのアドレス
変換テーブルが臀効か無効かを示すために１ピツトのｈ
Ｉ（効ビットを設る必要があり、また、その無効ビット
を制御するための回路が必要となるなどの問題点がある
。
のようにテーブル変換バッファの６エントリのアドレス
変換テーブルが臀効か無効かを示すために１ピツトのｈ
Ｉ（効ビットを設る必要があり、また、その無効ビット
を制御するための回路が必要となるなどの問題点がある
。
この発明は上記のような問題点を解消するためになされ
たもので、無効ビットが不要なアドレス変換バッファを
備えたアドレス変換機構を有する記憶管理システムを得
ることを目的とする。
たもので、無効ビットが不要なアドレス変換バッファを
備えたアドレス変換機構を有する記憶管理システムを得
ることを目的とする。
この発明に係る記憶管理システムは、タグ部の一つまた
は複数個のピットパターンを無効ピットパターンとして
設け、割り当て全禁止し、テーブル変換バッファの内容
の一部が無効となったとき、無効になったエントリのタ
グ部に割り当て禁止ビットパターン？入れるようにした
ものである。
は複数個のピットパターンを無効ピットパターンとして
設け、割り当て全禁止し、テーブル変換バッファの内容
の一部が無効となったとき、無効になったエントリのタ
グ部に割り当て禁止ビットパターン？入れるようにした
ものである。
この発明における記憶管理システムは、テーブル変換バ
ッファにおいて無効となったエントリのタグ８１Ｅ Ｖ
ＣｕＪり当て禁止ビットパターンを入れることにより、
永遠にヒツトしないエントリとなり、無効ビットがなく
ても実質的に無効を表現できる。
ッファにおいて無効となったエントリのタグ８１Ｅ Ｖ
ＣｕＪり当て禁止ビットパターンを入れることにより、
永遠にヒツトしないエントリとなり、無効ビットがなく
ても実質的に無効を表現できる。
以下、この発明の一実施例について説明する。
第１図は、テーブル変換バッファの同容を示す概略図で
あり、ｉｌ＋は論理ページアドレス、＋２１は壁間より
、 ’３１はＸページアドレスである。また、この記
憶管理システムにおいて、空間ＩＤが’ｏｏｏｏ’の論
理空間を削り当て禁止状態とした。
あり、ｉｌ＋は論理ページアドレス、＋２１は壁間より
、 ’３１はＸページアドレスである。また、この記
憶管理システムにおいて、空間ＩＤが’ｏｏｏｏ’の論
理空間を削り当て禁止状態とした。
したがってタグ部において空間より部が’ ｏｏｏｏ
’のすべてのピットパターンが無効を表すピントパター
ンとなっている。
’のすべてのピットパターンが無効を表すピントパター
ンとなっている。
次にアドレス変換方法について説明する。ある論理空間
からｉ１ｇ理アドレスが出されると、その論理を間のイ
１ａ理アドレスに対応する。ＸＩＩＴ理ベージアドレス
は１および空間より（２）の組がテーブル変換バッフ７
因に格納されているかをル１べ、格納されていれば、そ
のエントリの笑ページアドレス（３）ヲ得るというアド
レス変換を行い、それ以外の場合はメインメモリ内のテ
ーブルを参照してアドレス変換２行う。また、プロセス
の一つが倫理空間から切り離され、そのプロセスが割り
当てられていたｔｉ’＋ｉ理空間に新空間プロセスをシ
；リリ当てる時、テーブル変換バッファにおいて、この
論理空間よりとプロセスの関係が変化した９間よりを格
納しているすべてのエントリの琶間より（２１が割り当
て禁止、１．１１坤空間よりである’ｏｏｏｏ’にセッ
トされる。空間よりが’ｏｏｏｏ’となったエントリは
永遠にヒントされなくなり、実質的ＶＣ無効状態を実現
できる。
からｉ１ｇ理アドレスが出されると、その論理を間のイ
１ａ理アドレスに対応する。ＸＩＩＴ理ベージアドレス
は１および空間より（２）の組がテーブル変換バッフ７
因に格納されているかをル１べ、格納されていれば、そ
のエントリの笑ページアドレス（３）ヲ得るというアド
レス変換を行い、それ以外の場合はメインメモリ内のテ
ーブルを参照してアドレス変換２行う。また、プロセス
の一つが倫理空間から切り離され、そのプロセスが割り
当てられていたｔｉ’＋ｉ理空間に新空間プロセスをシ
；リリ当てる時、テーブル変換バッファにおいて、この
論理空間よりとプロセスの関係が変化した９間よりを格
納しているすべてのエントリの琶間より（２１が割り当
て禁止、１．１１坤空間よりである’ｏｏｏｏ’にセッ
トされる。空間よりが’ｏｏｏｏ’となったエントリは
永遠にヒントされなくなり、実質的ＶＣ無効状態を実現
できる。
第１図のテーブル変換バッファと第２図の従来のテーブ
ル変換バッファの谷エントリの大きさは共に４４ビツト
構成となっているが、〔・’ｌ：米のテーブル変換バッ
ファでは９間よりが３ビツトであるため管理＝＝Ｊ能な
論理空間の最大ｆｉｎば８個であるが、第１図のテーブ
ル変換バッファの空間よりは４ビツトであり、割り当て
禁止ａ−論理空間除いても１５個の論理空間が管理可能
である。
ル変換バッファの谷エントリの大きさは共に４４ビツト
構成となっているが、〔・’ｌ：米のテーブル変換バッ
ファでは９間よりが３ビツトであるため管理＝＝Ｊ能な
論理空間の最大ｆｉｎば８個であるが、第１図のテーブ
ル変換バッファの空間よりは４ビツトであり、割り当て
禁止ａ−論理空間除いても１５個の論理空間が管理可能
である。
なお、上記実施例では論理空間の一つを法止状態と１．
だが、論理ページアドレスの１″）全システムで禁止状
態としてもよい。また、空間よりと論理ベージアドレス
のペアのあるビットパターンを禁止状態としてもよい。
だが、論理ページアドレスの１″）全システムで禁止状
態としてもよい。また、空間よりと論理ベージアドレス
のペアのあるビットパターンを禁止状態としてもよい。
なお、上記実施例および上記変ル例では禁止状態を１つ
としたが、複数個の論理空間、複数個の論理ページアド
レス、捷たは複数個の空間よりと論理ページアドレスの
ペアのピットパターン’ＫＭ止状態としてもよい。
としたが、複数個の論理空間、複数個の論理ページアド
レス、捷たは複数個の空間よりと論理ページアドレスの
ペアのピットパターン’ＫＭ止状態としてもよい。
以上のように、この発明によれば、タグ部の一つまたは
複数個のビットパターンを無効ビットパターンとして設
け、割り当てを禁止し、テーブル変換バッファにおいて
無効となったエントリのタグ部に＾１」り当て禁止ビッ
トパターンを入れることにより、無効ビットを不要とし
たので同じ大きさのテーブル変換バッファでより多くの
論理空間が管理可能となった。
複数個のビットパターンを無効ビットパターンとして設
け、割り当てを禁止し、テーブル変換バッファにおいて
無効となったエントリのタグ部に＾１」り当て禁止ビッ
トパターンを入れることにより、無効ビットを不要とし
たので同じ大きさのテーブル変換バッファでより多くの
論理空間が管理可能となった。
り］１図はこの発明の一実施例によるテーブル変換バッ
ファの内容を示す概略図であり、第２図は従来のテーブ
ル変換バッファの内容を示す概略図である。 ＋Ｉｌ／ｒｉ論理ページアドレス、（２）は空間より、
＋３１は実ページアドレス、＋４１は無効ビットである
。 なお、図中、同一符号は同一、又は相当部分を示す。
ファの内容を示す概略図であり、第２図は従来のテーブ
ル変換バッファの内容を示す概略図である。 ＋Ｉｌ／ｒｉ論理ページアドレス、（２）は空間より、
＋３１は実ページアドレス、＋４１は無効ビットである
。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）テーブルを参照して論理アドレスと実アドレスの
アドレス変換を行う多重仮想記憶機構と、複数の論理空
間を識別する情報である空間よりと前記論理アドレスの
一部をタグ部とし、前記タグ部に対応する前記実アドレ
スの一部から成るアドレス変換テーブルの部分集合を記
憶するキャッシュ機構を何し、前記キャッシュ機構にお
いて、前記タグ部が特定の１つまたは複数個のビットパ
ターンであるとき、前記タグ部と前記実アドレスの一部
のペアが無効であることを意味し、有効な前記ペアを無
効化するとき前記ペアのタグ部を無効を意味する前記ビ
ットパターンにすることを特徴とする記憶管理システム
。 - （２）前記タグ部の空間よりを表わすフィールド部が特
定の一つまたは複数個の空間よりであるとき、前記タグ
部と前記実アドレスの一部のペアが無成であることを意
味することを特徴とする特許請求の範囲第１項記載の記
憶管理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284690A JPS62143148A (ja) | 1985-12-17 | 1985-12-17 | 記憶管理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284690A JPS62143148A (ja) | 1985-12-17 | 1985-12-17 | 記憶管理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143148A true JPS62143148A (ja) | 1987-06-26 |
Family
ID=17681714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284690A Pending JPS62143148A (ja) | 1985-12-17 | 1985-12-17 | 記憶管理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143148A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0895863A (ja) * | 1994-09-16 | 1996-04-12 | Internatl Business Mach Corp <Ibm> | コンピュータシステム、キャッシュヒットの判定方法 |
| JPH09293017A (ja) * | 1996-04-24 | 1997-11-11 | Nec Niigata Ltd | コンピュータ |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
-
1985
- 1985-12-17 JP JP60284690A patent/JPS62143148A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0895863A (ja) * | 1994-09-16 | 1996-04-12 | Internatl Business Mach Corp <Ibm> | コンピュータシステム、キャッシュヒットの判定方法 |
| JPH09293017A (ja) * | 1996-04-24 | 1997-11-11 | Nec Niigata Ltd | コンピュータ |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
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