JPH09294116A

JPH09294116A - 速度変換回路

Info

Publication number: JPH09294116A
Application number: JP8107510A
Authority: JP
Inventors: Masayoshi Kuroda; 優佳黒田; Sankaku Uchida; 三鶴内田
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1996-04-26
Filing date: 1996-04-26
Publication date: 1997-11-11
Anticipated expiration: 2016-04-26
Also published as: JP3380907B2

Abstract

(57)【要約】【課題】低速データの低速ビット幅が高速データの高
速ビット幅の整数倍でなくても、低速データの低速クロ
ックを得ること。【解決手段】ＰＬＬ回路（２０）は、フレームパルス
（ＰF ）に基づいて、低速ビット幅（ＴL2）がＴL2＝Ｔ
F ／Ｎ（Ｎは２以上の整数）で表される低速クロック
（ＣL ）を生成する。データ抽出回路（１０）は、高速
クロック（ＣH ）、フレームパルス（ＰF ）、および低
速クロック（ＣL ）に基づいて、高速データ（ＤH ）か
ら所定のデータを抽出し、その抽出したデータを低速デ
ータ（ＤL ）として低速クロック（ＣL ）と共に出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は速度変換回路に関
し、特にＳＤＨディジタル信号伝送装置に用いられる速
度変換回路に関する。

【０００２】

【従来の技術】周知のように、ＳＤＨディジタル信号伝
送装置は、国際標準ＩＴＵ−Ｔ勧告の同期ディジタル多
重化構造（ＳＤＨ：Synchronous Digital Hierarchy ）
の無線伝送システムに使用される装置でっあって、その
主な機能としてＳＴＭ−１（Synchronous Transport Mo
dule-1）信号の伝送、オーバー・ヘッド（ＯＨ：Overhe
ad）ビットの挿入・終端及び、信号切替、補助信号の伝
送、変復調等を行う。

【０００３】ＳＴＭ−１信号のオーバー・ヘッド（Ｏ
Ｈ）処理においては、シリアルデータで受けたＯＨ信号
を各バイト毎のデータにパラレル変換する速度変換回路
が必要となる。

【０００４】図１０に従来の速度変換回路を示す。図示
の速度変換回路は、高速ビット幅ＴH でフレーム周期Ｔ
F の高速データＤH 、高速クロックＣH 、およびフレー
ムパルスＰF を入力し、低速ビット幅ＴL1＝ＴH ×Ｍ
（Ｍは２以上の整数）の低速データＤL と低速クロック
ＣL とを出力する回路であり、データ抽出回路１０´
と、速度変換後の低速クロックを作るための、ビット幅
ＴS の高速クロックＣH をＭ分周するＭ分周回路２０´
とで構成されている。

【０００５】図１１にＭ＝３のときの回路例を挙げる。
データ抽出回路１０´はタイミング回路１１´と、２段
のフリップフロップ回路（Ｆ／Ｆ）１２´および１３´
とから構成されている。タイミング回路１１´は高速ク
ロックＣH とフレームパルスＰF とからタイミング信号
ＳT を生成する。初段のフリップフロップ回路１２´は
タイミング信号ＳT に同期して高速エデータＤH'を保持
する。次段のフリップフロップ回路１３´は３分周回路
２０´から供給される低速クロックＣL'に同期して初段
のフリップフロップ回路１２´の出力を保持する。

【０００６】図１２に図１１に示した速度変換回路の動
作を説明するためのタイムチャートを示す。高速データ
ＤH として、図１２の３行目に示すように、１シリアル
フレーム周期ＴF 間に９ビットのデータＡ１，Ｂ１，Ｃ
１，Ａ２，Ｂ２，Ｃ２，Ａ３，Ｂ３，Ｃ３が供給されて
いるとする。速度変換回路は、１シリアルフレームＴF
のデータから３ビットＡ１，Ａ２，Ａ３を抽出して、低
速ビット幅ＴL1＝ＴH×３の信号に変換する回路であ
る。

【０００７】高速ビット幅Ｔs 、フレーム周期ＴF の高
速データＤH はデータ抽出回路１０´に入力され、タイ
ミング回路回路１１´により生成されるタイミング信号
ＳTにより、初段のフリップフロップ回路１２´に書き
込まれる。この初段のフリップフロップ回路１２´の内
容は、高速ビット幅ＴH の高速クロックＣH を３分周し
た低速ビット幅ＴL1＝ＴH ×３の低速クロックＣL'で次
段のフロップフロップ回路１３´に読み出され、低速デ
ータＤL'を出力する。

【０００８】尚、本発明に関連する先行技術も種々知ら
れている。例えば、特開平５−３３６１７０号公報に
は、Ｎ系列のデータをそれぞれＮ個の速度変換回路にて
速度変換し、それぞれのデータの遅延量が一定である
「並列速度変換回路」が開示されている。また、特開平
５−３３６０８８号公報には、２次クロック信号の再生
を行う場合の回路構成を簡素化し、装置規模を縮小して
コストを低減させた「速度変換ビット分離装置」が開示
されている。さらに、特開平５−３２７７８２号公報に
は、ＰＬＬ回路のクロックに発生するジッタに対して位
相マージンを大きくした「速度変換回路」が開示されい
る。

【０００９】これら先行技術のいずれも、前述した従来
技術と同様に、高速クロック（入力クロック）を分周す
ることで低速クロック（出力クロック）を得ている。

【００１０】

【発明が解決しようとする課題】前述した従来の速度変
換回路では、その出力が、必ず高速ビット幅ＴH と低速
ビット幅ＴL1との間でＴL1＝ＴH ×Ｍ（Ｍは２以上の整
数）の条件を満たさなければ、低速クロックＣL'を得る
ことができない。

【００１１】例えば、低速データＤL'の低速ビット幅Ｔ
L1を、ＴL1＝ＴH ×４．５の様な、高速データＤH の高
速ビット幅ＴH の整数倍でない低速データに変換したい
場合、高速クロックＣH を分周するだけでは、低速デー
タ用の低速クロックを得ることはできない。

【００１２】本発明の課題は、低速データの低速ビット
幅が高速データの高速ビット幅の整数倍でなくても、低
速データの低速クロックを得ることができる速度変換回
路を提供することにある。

【００１３】

【課題を解決するための手段】本発明による速度変換回
路は、高速ビット幅を規定する高速クロック、フレーム
周期を規定するフレームパルス、および高速ビット幅で
フレーム周期ＴF の高速データを入力し、高速ビット幅
よりも広い低速ビット幅を規定する低速クロックと低速
ビット幅の低速データとを出力する速度変換回路であっ
て、フレームパルスに基づいて、低速ビット幅ＴL2がＴ
L2＝ＴF ／Ｎ（Ｎは２以上の整数）で表される低速クロ
ックを生成する低速クロック生成手段と、高速クロッ
ク、フレームパルス、および低速クロックに基づいて、
高速データから所定のデータを抽出し、その抽出したデ
ータを低速データとして低速クロックと共に出力するデ
ータ抽出回路とを備えていることを特徴とする。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を詳細に説明する。

【００１５】図１は本発明の一実施形態による速度変換
回路を示すブロック図である。図示の速度変換回路は、
フレーム周期ＴF を規定するフレームパルスＰF 、高速
ビット幅ＴH を規定する高速クロックＣH 、および高速
ビット幅ＴH でフレーム周期ＴF の高速データＤH を入
力し、低速ビット幅ＴL2＝ＴF ／Ｎ（Ｎは２以上の整
数）を規定する低速クロックＣL と低速ビット幅ＴL2の
低速データＤL とを出力する回路であり、データ抽出回
路１０と、速度変換後の低速クロックＣL を作るための
ＰＬＬ回路２０とで構成されている。ＰＬＬ回路２０は
フレームパルスＰF をＮ逓倍した低速クロックＣL を生
成する。

【００１６】このような構成により、低速データＤL の
低速ビット幅ＴL2がＴL2＝ＴF ／Ｎ（Ｎは２以上の整
数）の条件を満たすものであれば、つまりフレームパル
ス周期ＴF が低速データＤL の低速ビット幅ＴL2の整数
倍であれば、クロック周期がＴL2のクロックを出力する
電圧制御発振器（ＶＣＯ）（後述する）を備えたＰＬＬ
回路を用いて容易に低速ビット幅ＴL2の低速クロックＣ
L を作り出すことができる。

【００１７】図２にＰＬＬ回路２０を示す。ＰＬＬ回路
２０は位相比較回路２１と、ローパスフィルタ（ＬＰ
Ｆ）２２と、電圧制御発振器（ＶＣＯ）２３と、Ｎ分周
回路２４とから構成されている。ＰＬＬ回路２０は、フ
レーム周期ＴF のフレームパルスＰF とクロック周期Ｔ
L2の低速クロックＣL をＮ分周回路２４でＮ分周したＮ
分周クロックＣL ／Ｎとを位相比較回路２０で位相比較
し、その位相比較結果をＬＰＦ２２を通してＶＣＯ２３
を制御することにより、低速ビット幅ＴL2の低速クロッ
クＣL を作る。

【００１８】

【実施例】図３に本発明の第１の実施例による速度変換
回路を示す。図示の速度変換回路において、データ抽出
回路１０は、タイミング回路１１と、一対の初段のフリ
ップフロップ回路（Ｆ／Ｆ）１２−１および１２−２
と、一対の次段のフリップフロップ回路１３−１および
１３−２と、セレクタ回路１４と、最終段のフリップフ
ロップ回路１５とから構成されており、ＰＬＬ回路２０
Ａは、位相比較回路２１と、ＬＰＦ２２と、ＶＣＯ２３
と、２分周回路２４Ａと、位相調整回路２５とで構成さ
れている。

【００１９】タイミング回路１１は高速クロックＣH と
フレームパルスＰF とに基づいて第１および第２のタイ
ミング信号ＳT1およびＳT2を生成する。一対の初段のフ
リップフロップ回路１２−１および１２−２は、ぞれぞ
れ、第１および第２のタイミング信号ＳT1およびＳT2に
応答して高速データＤH を保持して、第１および第２の
パラレルデータＤP1およびＤP2を出力する。一対の次段
のフリップフロップ回路１３−１および１３−２は、Ｐ
ＬＬ回路２０から供給される２分周クロックＣL ／２
（低速クロックＣL を２分周したクロック）に同期し
て、それぞれ、第１および第２のパラレルデータＤP1お
よびＤP2を保持して、第１および第２のリタンミングし
たデータを出力する。セレクタ回路１４は、上記２分周
クロックＣL／２に応答して、第１および第２のリタン
ミングしたデータの一方を選択して、選択したデータＤ
S を出力する。最終段のフリップフロップ回路１５は、
低速クロックＣL に応答して選択したデータＤS を保持
し、低速データＤL を出力する。

【００２０】ＰＬＬ回路２０Ａでは、低速ビット幅ＴL2
＝ＴF ／２の低速クロックＣL を出力するＶＣＯ２３を
備え、位相比較器２１でフレームパルスＰF と２分周回
路２４Ａから供給される２分周クロックＣL ／２とを位
相比較して、ＶＣＯ２３の発振周波数と位相を制御して
いる。これにより、フレームパルスＰF と２分周クロッ
クＣL ／２とは常に一定の位相関係を保つことがでい
る。なお、図３に示す例では、データ抽出回路１０に
て、ＶＣＯ２３の出力でセレクタ回路１６の出力データ
をリタイミングするため、リタイミングマージンとな
る、２分周クロックＣL ／２と低速クロックＣL との位
相差（低速クロック半分ビット分）を作るのに位相調整
回路２５が入っている。

【００２１】図４は図３に示した速度変換回路の動作を
示すタイムチャートである。速度変換回路は、フレーム
周期ＴF を持つ高速ビット幅ＴH の高速データＤH か
ら、Ａ１，Ａ２のデータを抽出して、低速ビット幅ＴL2
＝ＴF ／２の低速データＤL に変換する回路である。

【００２２】高速データＤH はデータ抽出回路１０に入
力されて、フレームパルスＰF と高速クロックＣH とを
使ってタイミング回路１１で生成される第１および第２
のタイミング信号ＳT1およびＳT2で一対の初段のフリッ
プフロップ回路１２−１および１２−２に読み出され、
高速データＤH 中のビットＡ１，Ａ２のみで構成される
ビット幅ＴF の第１および第２のパラレルデータＤP1お
よびＤP2が出力される。これらパラレルデータＤP1およ
びＤP2は２分周クロックＣL ／２により一対の次段のフ
リップフロップ回路１３−１および１３−１でリタイミ
ングされ、かつセレクタ回路１４で２列−１列変換さ
れ、選択したデータＤS となる。その後、ＶＣＯ２３の
出力クロック（低速クロック）ＣL で最終段のフロップ
フロップ回路１５でリタイミングされて低速データＤL
となる。

【００２３】Ａ１，Ａ２のほかのビットを抽出して低速
データＤL に変換する場合についても、第１および第２
のタイミング信号ＳT1およびＳT2の位相をずらすだけで
対応可能である。

【００２４】また、上記第１の実施例では、ＴL2＝ＴF
／２の場合について述べた為、セレクタ回路１６のセレ
クタ信号が２分周回路２４の出力と一致しているが、そ
のほかの場合でも、低速クロックＣL と分周出力を使っ
てセレクタ信号の位相を制御すれば、対応可能である。

【００２５】以上のように、従来の速度変換回路では不
可能であった、ＴL2≠ＴH ×Ｍのような低速データへの
速度変換が、本発明の回路では可能となる。

【００２６】次に、本発明の第２の実施例として、ＳＴ
Ｍ−１信号のＯＨ処理の中の速度変換回路を挙げる。

【００２７】図５にＳＴＭ−１信号（１５５．５２Ｍｂ
ｐｓ）を示す。ＳＴＭ−１信号のＯＨ信号は、ＲＳＯＨ
（Regenerator Section Overhead Bit）とＭＳＯＨ（Mu
ltiplexer Section Overhead Bit）の２種類があり、フ
レーム同期ビットであるＡ１，Ａ２バイト，ＢＩＰ−８
の結果でるＢ１，およびＢＩＰ−２４の結果であるＢ２
のほか、６４Kbpsの伝送容量をもつＥ１，Ｆ１，Ｅ２，
Ｚ１，Ｚ２，１９２Kbpsの伝送容量をもつＤ１〜Ｄ３，
５７６Kbpsの伝送容量をもつＤ４〜Ｄ１２とそのほかの
未定義バイトから構成され、各々ＳＴＭ−１信号１フレ
ームに１バイト単位で多重されている。

【００２８】図６にＯＨ処理部のブロック図を示す。Ｏ
Ｈ処理部は、ＯＨ信号挿入／分離パネル３０と、ＯＨ処
理パネル４０と、複数のＯＨインターフェースパネル５
０とで構成されている。ＯＨ信号挿入／分離パネル３０
は、主信号ＳＴＭ−１信号からＯＨ信号を分離、もしく
はＳＴＭ−１信号にＯＨ信号を挿入する機能をもつ。Ｏ
Ｈ信号挿入／分離パネル３０は、各バイトについてパラ
レルに入出力するのではなく、図７に示す、ＯＨ信号の
みで構成されるビットレート６．４８Mbps，１フレーム
８kHz のシリアルデータとしてＯＨ処理パネル４０と受
け渡しを行っている。ＯＨ処理パネル４０では、速度変
換回路において６．４８Mbpsのシリアルデータから各バ
イト毎の伝送容量に合わせたパラレルデータに速度変換
を行い、各信号のＯＨインターフェースパネル５０と送
受信する。

【００２９】このとき、パラレルデータのクロックは６
４ｋＨｚ、１９２ｋＨｚなどシリアルデータ６．４８Ｍ
Ｈｚのクロックを分周して得られるものではない。そこ
で、ＰＬＬ回路を用いてパラレルデータのクロックをＶ
ＣＯにより発生させ、ＶＣＯ出力クロック６４ｋＨｚを
８分周して８ｋＨｚのクロックを作り、フレームパルス
と位相比較を行ってＶＣＯを制御する。

【００３０】図８に本発明の第２の実施例による速度変
換回路を示す。図示の速度変換回路において、データ抽
出回路１０Ａは、タイミング回路１１Ａと、８個のフリ
ップフロップ回路（Ｆ／Ｆ）１２−１乃至１２−８から
なる初段のフリップフロップ回路群と、８個のフリップ
フロップ回路１３−１乃至１３−８からなる次段のフリ
ップフロップ回路群と、セレクタ回路１４Ａと、最終段
のフリップフロップ回路１５と、遅延回路１６とから構
成されており、ＰＬＬ回路２０Ｂは、位相比較回路２１
と、ＬＰＦ２２と、ＶＣＯ２３と、８分周回路２４Ｂ
と、位相調整回路２５とで構成されている。

【００３１】タイミング回路１１Ａは高速クロックＣH
とフレームパルスＰF とに基づいて第１乃至第８のタイ
ミング信号ＳT1〜ＳT8を生成する。初段のフリップフロ
ップ回路群１２−１〜１２−８は、ぞれぞれ、第１乃至
第２のタイミング信号ＳT1〜ＳT8に応答して高速データ
ＤH を保持して、第１乃至第８のパラレルデータＤP1〜
ＤP8を出力する。次段のフリップフロップ回路群１３−
１〜１３−８は、ＰＬＬ回路２０から供給される８分周
クロックＣL ／８（低速クロックＣL を８分周したクロ
ック）に同期して、それぞれ、第１乃至第８のパラレル
データＤP1〜ＤP8を保持して、第１乃至第８のリタンミ
ングしたデータを出力する。セレクタ回路１４Ａは、後
述するセレクタ信号に応答して、第１乃至第８のリタン
ミングしたデータの一つを選択して、選択したデータＤ
S を出力する。最終段のフリップフロップ回路１５は、
低速クロックＣL に応答して選択したデータＤS を保持
し、低速データＤL を出力する。遅延回路１６は、８分
周クロックＣL ／８と低速クロックＣL とから上記セレ
クタ信号を生成する。

【００３２】ＰＬＬ回路２０Ｂでは、低速ビット幅ＴL2
＝ＴF ／８の低速クロックＣL を出力するＶＣＯ２３を
備え、位相比較器２１でフレームパルスＰF と８分周回
路２４Ｂから供給される８分周クロックＣL ／８とを位
相比較して、ＶＣＯ２３の発振周波数と位相を制御して
いる。これにより、フレームパルスＰF と８分周クロッ
クＣL ／８とは常に一定の位相関係を保つことがでい
る。また、データ抽出回路１０Ａの最終段のフリップフ
ロップ回路１５でのリタイミングマージンを得るため
に、ＶＣＯ２３と８分周回路２４Ｂとの間に位相調整回
路２５が入っている。

【００３３】図９は図８に示した速度変換回路の動作を
示すタイムチャートである。速度変換回路は、ＯＨ信号
であるフレーム周期ＴF を持つ高速ビット幅ＴH の高速
データＤH から、ビットレート６４ｋｂｐｓのＥ１信号
である低速ビット幅ＴL2＝ＴF ／８の低速データＤL に
速度変換する回路である。

【００３４】高速データＤH はデータ抽出回路１０Ａに
入力されて、初段のフリップフロップ回路群を構成する
８個のフリップフロップ回路１２−１〜１２−８に書き
込まれる。このときの書き込みクロックはタイミング回
路１１Ａで作られた、Ｅ１バイトの１ビット〜８ビット
（図９中ではＥ１−１〜Ｅ１−８と表示）のビット位置
にあった第１乃至第８のタイミング信号ＳT1〜ＳT8を使
用する。

【００３５】一方、ＰＬＬ回路２０ＢではＶＣＯ２３出
力である６４ｋＨｚの低速クロックＣL を８分周回路２
４Ｂで８分周して、その８ｋＨｚの８分周クロックＣL
／８とフレームパルスＰF とを位相比較器２１で位相比
較して、その位相比較結果でＶＣＯ２３の出力周波数と
位相を制御している。これにより、８ｋＨｚの８分周ク
ロックＣL ／８とフレームパルスＰF との位相関係は常
に一定となる。

【００３６】初段のフリップフロップ群１２−１〜１２
−８で書き込まれたＥ１の１〜８ビット８列の信号であ
る第１乃至第８のパラレルデータＤP1〜ＤP8は、８分周
クロックＣL ／８をクロックとして次段のフリップフロ
ップ群１３−１〜１３−８でリタイミングされ、８列−
１列変換のためにセレクタ回路１４Ａに入力される。セ
レクタ回路１４Ａは、遅延回路１６から供給されるセレ
クタ信号に基づいて列変換を行い、選択したデータＤS
を出力する。選択したデータＤS は、最終段のフロップ
フロップ回路１５でリタイミングされて、低速データＤ
L として出力される。

【００３７】尚、上記実施形態では、Ｎ＝２と８の場合
について述べているが、Ｎが２以上のそれ以外の場合に
も同様に適用できるのは勿論である。

【００３８】

【発明の効果】以上説明したように本発明は、高速デー
タから任意のデータを取り出して低速データに変換する
データ抽出回路用の低速クロックとして、フレーム周期
の（１／Ｎ）倍の低速ビット幅のものを使用しているの
で、低速データ幅が高速データ幅の整数倍でなくても、
所望の低速データを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による速度変換回路を示す
ブロック図である。

【図２】図１に示した速度変換回路に使用されるＰＬＬ
回路を示すブロック図である。

【図３】本発明の第１の実施例による速度変換回路を示
すブロック図である。

【図４】図３に示す速度変換回路の動作を説明するため
のタイムチャートである。

【図５】ＳＴＭ−１信号のフレーム図である。

【図６】ＯＨ処理のブロック図である。

【図７】ＯＨシリアルデータを示す図である。

【図８】本発明の第７の実施例による速度変換回路を示
すブロック図である。

【図９】図８に示す速度変換回路の動作を説明するため
のタイムチャートである。

【図１０】従来の速度変換回路を示すブロック図であ
る。

【図１１】図１０に示した速度変換回路の具体例を示す
ブロック図である。

【図１２】図１１に示す速度変換回路の動作を説明する
ためのタイムチャートである。

【符号の説明】

１０，１０Ａデータ抽出回路２０，２０Ａ，２０ＢＰＬＬ回路

Claims

【特許請求の範囲】

【請求項１】高速ビット幅（ＴH ）を規定する高速ク
ロック（ＣH ）、フレーム周期（ＴF ）を規定するフレ
ームパルス（ＰF ）、および前記高速ビット幅（ＴH ）
で前記フレーム周期（ＴF ）の高速データ（ＤH ）を入
力し、前記高速ビット幅（ＴH ）よりも広い低速ビット
幅（ＴL2）を規定する低速クロック（ＣL ）と前記低速
ビット幅（ＴL2）の低速データ（ＤL ）とを出力する速
度変換回路において、前記フレームパルス（ＰF ）に基づいて、前記低速ビッ
ト幅（ＴL2）がＴL2＝ＴF ／Ｎ（Ｎは２以上の整数）で
表される前記低速クロック（ＣL ）を生成する低速クロ
ック生成手段（２０，２０Ａ，２０Ｂ）と、前記高速クロック（ＣH ）、前記フレームパルス（ＰF
）、および前記低速クロック（ＣL ）に基づいて、前
記高速データ（ＤH ）から所定のデータを抽出し、その
抽出したデータを前記低速データ（ＤL ）として前記低
速クロック（ＣL）と共に出力するデータ抽出回路（１
０，１０Ａ）とを備えていること、を特徴とする速度変
換回路。
【請求項２】前記低速クロック生成手段（２０，２０
Ａ，２０Ｂ）はＰＬＬ回路であること、を特徴とする請
求項１に記載の速度変換回路。
【請求項３】前記ＰＬＬ回路（２０，２０Ａ，２０
Ｂ）は、前記フレームパルス（ＰF ）と分周クロック（ＣL ／
Ｎ）とを位相比較して、位相比較結果を出力する位相比
較器（２１）と、前記位相比較結果の高周波成分を除去して、制御電圧を
生成するローパスフィルタ（２２）と、前記制御電圧に応答して前記低速クロック（ＣL ）を発
振する電圧制御発振器（２３）と、前記低速クロック（ＣL ）をＮ分周して前記分周クロッ
ク（ＣL ／Ｎ）を出力するＮ分周回路（２４，２４Ａ，
２４Ｂ）とを有すること、を特徴とする請求項２に記載
の速度変換回路。
【請求項４】前記ＰＬＬ回路（２０Ａ，２０Ｂ）は、
前記電圧制御発振器（２３）と前記Ｎ分周回路（２４
Ａ，２４Ｂ）との間に挿入された位相調整回路（２５）
を更に含むこと、を特徴とする請求項３に記載の速度変
換回路。
【請求項５】前記データ抽出回路（１０，１０Ａ）
は、前記高速クロック（ＣH ）と前記フレームパルス（ＰF
）とに基づいて、Ｎ個のタイミング信号（ＳT1〜ＳT
N）を生成するタイミング回路（１１，１１Ａ）と、前記Ｎ個のタイミング信号（ＳT1〜ＳTN）に応答して前
記高速データ（ＤH ）の中からＮ個のデータを保持する
Ｎ個のフリップフロップ回路からなり、Ｎ個のパラレル
データ（ＤP1〜ＤPN）を出力する初段のフリップフロッ
プ回路群（１２−１〜１２−Ｎ）と、前記分周クロック（ＣL ／Ｎ）に応答して前記Ｎ個のパ
ラレルデータ（ＤP1〜ＤPN）を保持するＮ個のフリップ
フロップ回路からなり、Ｎ個のリタンミングしたデータ
を出力する次段のフリップフロップ回路群（１３−１〜
１３−Ｎ）と、前記Ｎ個のリタンミングしたデータのうちの１つを選択
して、選択したデータを出力するセレクタ回路（１４，
１４Ａ）と、前記低速クロック（ＣL ）に応答して前記選択したデー
タを保持して前記低速データ（ＤL ）を出力する最終段
のフリップフロップ（１５）とを有すること、を特徴と
する請求項３又は４に記載の速度変換回路。
【請求項６】前記Ｎが２に等しいとき、前記セレクタ
回路（１４）は分周クロック（ＣL ／２）をそのままセ
レクタ信号として入力すること、を特徴とする請求項５
に記載の速度変換回路。
【請求項７】前記Ｎが３以上のとき、前記データ抽出
回路（１０Ａ）は、前記分周クロック（ＣL ／Ｎ）と前
記低速クロック（ＣL ）とに基づいてセレクタ信号を生
成するセレクタ信号生成手段（１６）を更に含み、該セ
レクタ信号を前記セレクタ回路（１４Ａ）に供給するこ
と、を特徴とする請求項５に記載の速度変換回路。