JPH09297705A - メモリ制御方法 - Google Patents
メモリ制御方法Info
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- JPH09297705A JPH09297705A JP11351996A JP11351996A JPH09297705A JP H09297705 A JPH09297705 A JP H09297705A JP 11351996 A JP11351996 A JP 11351996A JP 11351996 A JP11351996 A JP 11351996A JP H09297705 A JPH09297705 A JP H09297705A
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- Japan
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- memory
- data
- control method
- functional blocks
- memory controller
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Abstract
(57)【要約】
【目的】 各機能ブロックの転送速度が異なっていても
正確な制御が可能であると共に一のエラー訂正回路で各
機能ブロックのデータ訂正が可能であり、しかも低コス
トで実現可能なメモリ制御方法を提供する。 【構成】 機能ブロック１，２のデータＡ，Ｂをメモリ
１０に書き込み又は読み出す際に、メモリコントローラ
２０が、データＡ，Ｂについてのメモリアクセス回数を
時分割で割り当て、このアクセス回数の割り当て比を機
能ブロック１，２の転送速度の比「１０ＭＢ／Ｓ：２０
ＭＢ／Ｓ＝１：２」に対応させる。すなわち、メモリコ
ントローラ２０は、データＡについて、メモリ１０に１
回アクセスした後、データＢについて、メモリ１０に２
回アクセスする。
正確な制御が可能であると共に一のエラー訂正回路で各
機能ブロックのデータ訂正が可能であり、しかも低コス
トで実現可能なメモリ制御方法を提供する。 【構成】 機能ブロック１，２のデータＡ，Ｂをメモリ
１０に書き込み又は読み出す際に、メモリコントローラ
２０が、データＡ，Ｂについてのメモリアクセス回数を
時分割で割り当て、このアクセス回数の割り当て比を機
能ブロック１，２の転送速度の比「１０ＭＢ／Ｓ：２０
ＭＢ／Ｓ＝１：２」に対応させる。すなわち、メモリコ
ントローラ２０は、データＡについて、メモリ１０に１
回アクセスした後、データＢについて、メモリ１０に２
回アクセスする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の機能ブロッ
クが一のメモリに対してアクセスする際のメモリ制御方
法に関するものである。
クが一のメモリに対してアクセスする際のメモリ制御方
法に関するものである。
【０００２】
【従来の技術】図８は、従来例に係るメモリ制御方法を
示すブロック図である。このメモリ制御方法は、２つの
機能ブロック１，２が共有する１つのメモリ１０を、２
つの領域１１，１２に分割し、２つの機能ブロック１，
２が領域１１，１２に対して交互にアクセスするように
なっていた。すなわち、機能ブロック１が領域１１にア
クセスしている間は、機能ブロック２が領域１２にアク
セスするようにメモリコントローラ２００で制御する。
そして、次に、機能ブロック１が領域１２をアクセスす
ると、機能ブロック２が領域１１にアクセスするように
制御する。また、通常は、コストの面を考慮して、ＤＲ
ＡＭをメモリ１０として使用するが、ＤＲＡＭはα線な
どの影響によりある確率でビット化けを生じることが知
られている。このため、ＤＲＡＭをメモリ１０として使
用する場合には、エラー訂正回路３０を付加して、高い
信頼性を確保するようにしている。
示すブロック図である。このメモリ制御方法は、２つの
機能ブロック１，２が共有する１つのメモリ１０を、２
つの領域１１，１２に分割し、２つの機能ブロック１，
２が領域１１，１２に対して交互にアクセスするように
なっていた。すなわち、機能ブロック１が領域１１にア
クセスしている間は、機能ブロック２が領域１２にアク
セスするようにメモリコントローラ２００で制御する。
そして、次に、機能ブロック１が領域１２をアクセスす
ると、機能ブロック２が領域１１にアクセスするように
制御する。また、通常は、コストの面を考慮して、ＤＲ
ＡＭをメモリ１０として使用するが、ＤＲＡＭはα線な
どの影響によりある確率でビット化けを生じることが知
られている。このため、ＤＲＡＭをメモリ１０として使
用する場合には、エラー訂正回路３０を付加して、高い
信頼性を確保するようにしている。
【０００３】
【発明が解決しようとする課題】しかし、上記した従来
のメモリ制御方法では、次のような問題があった。従来
のメモリ制御方法では、メモリ１０を２つの領域１１，
１２に分割し、２つの機能ブロック１，２が領域１１，
１２に対して交互にアクセスする技術であるので、各機
能ブロックから分割領域への制御線がメモリ１０の分割
数だけ必要である。例えば、２つの機能ブロック１，２
で領域１１，１２にアクセスする場合には、２本の制御
線が必要である。このため、機能ブロックの数が増加す
ると、多数の制御線が必要となり、配線面及びコスト面
で問題が生じる。また、例えば、機能ブロック１の転送
速度が１０ＭＢ／ｓで、機能ブロック２の転送速度が２
０ＭＢ／ｓというように、複数の機能ブロックの転送速
度がそれぞれ異なる場合には、各機能ブロックが任意の
アドレスにアクセスすることができるように制御するこ
とが困難であった。また、ＤＲＡＭをメモリ１０に使用
する場合には、メモリ１０の分割数に対応してエラー訂
正回路３０の数を増加させなければならず、コストがさ
らに膨らんでしまう。
のメモリ制御方法では、次のような問題があった。従来
のメモリ制御方法では、メモリ１０を２つの領域１１，
１２に分割し、２つの機能ブロック１，２が領域１１，
１２に対して交互にアクセスする技術であるので、各機
能ブロックから分割領域への制御線がメモリ１０の分割
数だけ必要である。例えば、２つの機能ブロック１，２
で領域１１，１２にアクセスする場合には、２本の制御
線が必要である。このため、機能ブロックの数が増加す
ると、多数の制御線が必要となり、配線面及びコスト面
で問題が生じる。また、例えば、機能ブロック１の転送
速度が１０ＭＢ／ｓで、機能ブロック２の転送速度が２
０ＭＢ／ｓというように、複数の機能ブロックの転送速
度がそれぞれ異なる場合には、各機能ブロックが任意の
アドレスにアクセスすることができるように制御するこ
とが困難であった。また、ＤＲＡＭをメモリ１０に使用
する場合には、メモリ１０の分割数に対応してエラー訂
正回路３０の数を増加させなければならず、コストがさ
らに膨らんでしまう。
【０００４】本発明は上述した課題を解決するためにな
されたもので、各機能ブロックの転送速度が異なってい
ても正確な制御が可能であると共に一のエラー訂正回路
で各機能ブロックのデータ訂正が可能であり、しかも低
コストで実現可能なメモリ制御方法を提供することを目
的としている。
されたもので、各機能ブロックの転送速度が異なってい
ても正確な制御が可能であると共に一のエラー訂正回路
で各機能ブロックのデータ訂正が可能であり、しかも低
コストで実現可能なメモリ制御方法を提供することを目
的としている。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、複数の機能ブロックが一のメモ
リを共有し、メモリコントローラの制御によって上記複
数の機能ブロックと上記一のメモリとの間でデータ転送
を行うメモリ制御方法において、上記メモリコントロー
ラは、上記各機能ブロックのデータについてのメモリア
クセス回数を時分割で割り当て、このアクセス回数の割
り当て比を上記複数の機能ブロックの転送速度の比に対
応させるものである構成とした。
に、請求項１の発明は、複数の機能ブロックが一のメモ
リを共有し、メモリコントローラの制御によって上記複
数の機能ブロックと上記一のメモリとの間でデータ転送
を行うメモリ制御方法において、上記メモリコントロー
ラは、上記各機能ブロックのデータについてのメモリア
クセス回数を時分割で割り当て、このアクセス回数の割
り当て比を上記複数の機能ブロックの転送速度の比に対
応させるものである構成とした。
【０００６】請求項２の発明は、請求項１に記載のメモ
リ制御方法において、上記メモリコントローラは、上記
複数の機能ブロック及び一のメモリからのデータをリン
グバッファを用いて先入れ先出しするものである構成と
した。
リ制御方法において、上記メモリコントローラは、上記
複数の機能ブロック及び一のメモリからのデータをリン
グバッファを用いて先入れ先出しするものである構成と
した。
【０００７】請求項３及び請求項４の発明は、請求項１
及び請求項２に記載のメモリ制御方法において、上記一
のメモリにＤＲＡＭを用い、上記メモリコントローラと
上記ＤＲＡＭとの間にエラー訂正回路を介在させて、デ
ータのエラー訂正を行う構成とした。
及び請求項２に記載のメモリ制御方法において、上記一
のメモリにＤＲＡＭを用い、上記メモリコントローラと
上記ＤＲＡＭとの間にエラー訂正回路を介在させて、デ
ータのエラー訂正を行う構成とした。
【０００８】上記請求項１の発明によれば、メモリコン
トローラの制御によって複数の機能ブロックと一のメモ
リとの間でデータ転送が行われるが、この際、各機能ブ
ロックのデータについてのメモリアクセス回数が時分割
で割り当てられ、かつそのアクセス回数の割り当て比が
複数の機能ブロックの転送速度の比に対応づけられる。
この結果、複数の機能ブロックの転送速度に対応した量
のデータが、メモリとメモリコントローラ間で転送され
る。
トローラの制御によって複数の機能ブロックと一のメモ
リとの間でデータ転送が行われるが、この際、各機能ブ
ロックのデータについてのメモリアクセス回数が時分割
で割り当てられ、かつそのアクセス回数の割り当て比が
複数の機能ブロックの転送速度の比に対応づけられる。
この結果、複数の機能ブロックの転送速度に対応した量
のデータが、メモリとメモリコントローラ間で転送され
る。
【０００９】上記請求項２の発明によれば、複数の機能
ブロック及び一のメモリからのデータは、リングバッフ
ァにおいて先入れ先出され、データの連続転送がなされ
る。
ブロック及び一のメモリからのデータは、リングバッフ
ァにおいて先入れ先出され、データの連続転送がなされ
る。
【００１０】上記請求項３及び請求項４の発明によれ
ば、メモリコントローラからＤＲＡＭへのアクセスで転
送されるデータにエラーがあると、そのエラーがエラー
訂正回路によって訂正される。
ば、メモリコントローラからＤＲＡＭへのアクセスで転
送されるデータにエラーがあると、そのエラーがエラー
訂正回路によって訂正される。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るメモリ制御方法を示すブロック図である。本実施形
態のメモリ制御方法は、２つの機能ブロック１，２が１
つのメモリ１０を共有し、ＦＩＦＯ２１，２２を有する
メモリコントローラ２０の制御によって、これら２つの
機能ブロック１，２とメモリ１０との間で、データＡ，
Ｂの転送を行う方法である。
て図面を参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るメモリ制御方法を示すブロック図である。本実施形
態のメモリ制御方法は、２つの機能ブロック１，２が１
つのメモリ１０を共有し、ＦＩＦＯ２１，２２を有する
メモリコントローラ２０の制御によって、これら２つの
機能ブロック１，２とメモリ１０との間で、データＡ，
Ｂの転送を行う方法である。
【００１２】まず、機能ブロック１，２のデータＡ，Ｂ
をメモリ１０に書き込む際の制御方法について述べる。
機能ブロック１，２によるデータＡ，Ｂの転送速度をそ
れぞれ１０ＭＢ／ｓ，２０ＭＢ／ｓとすると、メモリコ
ントローラ２０は、データＡ，Ｂを転送速度１０ＭＢ／
ｓ，２０ＭＢ／ｓでメモリ１０に書き込む必要がある。
機能ブロック１，２からのデータＡ，Ｂは、メモリコン
トローラ２０のＦＩＦＯ２１，２２に転送速度１０ＭＢ
／ｓ，２０ＭＢ／ｓで書き込まれる。すると、メモリコ
ントローラ２０は、データＡのアクセス回数とデータＢ
のアクセス回数とを時分割で割り当てる。また、データ
Ａ，Ｂのアクセス回数の割り当て比は、機能ブロック
１，２の転送速度の比に対応させる。具体的には、デー
タＡ，Ｂの転送速度の比は、「１０ＭＢ／ｓ：２０ＭＢ
／ｓ」即ち「１：２」であるので、メモリコントローラ
２０は、データＡをＦＩＦＯ２１からメモリ１０に１回
書き込んだ後、データＢをＦＩＦＯ２２からメモリ１０
に２回書き込む。これを１秒間繰り返すことで、メモリ
コントローラ２０はデータＡ，Ｂを３０ＭＢ／ｓでメモ
リ１０に書き込むこととなる。
をメモリ１０に書き込む際の制御方法について述べる。
機能ブロック１，２によるデータＡ，Ｂの転送速度をそ
れぞれ１０ＭＢ／ｓ，２０ＭＢ／ｓとすると、メモリコ
ントローラ２０は、データＡ，Ｂを転送速度１０ＭＢ／
ｓ，２０ＭＢ／ｓでメモリ１０に書き込む必要がある。
機能ブロック１，２からのデータＡ，Ｂは、メモリコン
トローラ２０のＦＩＦＯ２１，２２に転送速度１０ＭＢ
／ｓ，２０ＭＢ／ｓで書き込まれる。すると、メモリコ
ントローラ２０は、データＡのアクセス回数とデータＢ
のアクセス回数とを時分割で割り当てる。また、データ
Ａ，Ｂのアクセス回数の割り当て比は、機能ブロック
１，２の転送速度の比に対応させる。具体的には、デー
タＡ，Ｂの転送速度の比は、「１０ＭＢ／ｓ：２０ＭＢ
／ｓ」即ち「１：２」であるので、メモリコントローラ
２０は、データＡをＦＩＦＯ２１からメモリ１０に１回
書き込んだ後、データＢをＦＩＦＯ２２からメモリ１０
に２回書き込む。これを１秒間繰り返すことで、メモリ
コントローラ２０はデータＡ，Ｂを３０ＭＢ／ｓでメモ
リ１０に書き込むこととなる。
【００１３】図２は、メモリ１０へのアクセス状態を示
す概略図である。図２に示すように、メモリコントロー
ラ２０は、「データＡ，データＢ，データＢ」のアクセ
スを１秒間間内で繰り返し、ＦＩＦＯ２１，２２内のデ
ータＡ，Ｂを全てメモリ１０に転送する。これにより、
１秒間のスパンで見ると、データＡが１秒間に１０ＭＢ
転送され、データＢが１秒間に２０ＭＢ転送されたこと
になる。すなわち、データＡが機能ブロック１の転送速
度に等しい転送速度１０ＭＢ／ｓでＦＩＦＯ２１からメ
モリ１０に書き込まれ、同時に、データＢが機能ブロッ
ク２の転送速度に等しい転送速度２０ＭＢ／ｓでＦＩＦ
Ｏ２２からメモリ１０に書き込まれる。
す概略図である。図２に示すように、メモリコントロー
ラ２０は、「データＡ，データＢ，データＢ」のアクセ
スを１秒間間内で繰り返し、ＦＩＦＯ２１，２２内のデ
ータＡ，Ｂを全てメモリ１０に転送する。これにより、
１秒間のスパンで見ると、データＡが１秒間に１０ＭＢ
転送され、データＢが１秒間に２０ＭＢ転送されたこと
になる。すなわち、データＡが機能ブロック１の転送速
度に等しい転送速度１０ＭＢ／ｓでＦＩＦＯ２１からメ
モリ１０に書き込まれ、同時に、データＢが機能ブロッ
ク２の転送速度に等しい転送速度２０ＭＢ／ｓでＦＩＦ
Ｏ２２からメモリ１０に書き込まれる。
【００１４】このようなデータＡ，Ｂの書込は、ＦＩＦ
Ｏ２１，２２の機能によって連続的に行われる。すなわ
ち、図２に示すように、メモリコントローラ２０はデー
タＡを１回書き込んだ後、データＢを２回書き込む動作
を繰り返すので、図３に示すように、メモリコントロー
ラ２０をスイッチに見立てることができる。このスイッ
チング動作によると、データＡについてメモリ１０に１
回アクセスした後、次のデータＡについてアクセスする
までに、データＢについての２回分のアクセス時間が入
り、その間、データＡは休止状態となる。データＢにつ
いても同様であり、このため、データＡ，Ｂの転送が間
欠的に行われる。これに対して、本実施形態では、図１
に示すように、リングバッファであるＦＩＦＯ（Ｆｉｒ
ｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）２１，２２を介し
て、データＡ，Ｂの転送を行うので、データＡ，Ｂの上
記休止時間内に、次のデータＡ，ＢがＦＩＦＯ２１，２
２に格納され、データＡ，Ｂの連続転送が行われる。な
お、転送速度に余裕があり、上記連続動作を必要としな
い場合には、ＦＩＦＯ２１，２２を用いる必要がない。
Ｏ２１，２２の機能によって連続的に行われる。すなわ
ち、図２に示すように、メモリコントローラ２０はデー
タＡを１回書き込んだ後、データＢを２回書き込む動作
を繰り返すので、図３に示すように、メモリコントロー
ラ２０をスイッチに見立てることができる。このスイッ
チング動作によると、データＡについてメモリ１０に１
回アクセスした後、次のデータＡについてアクセスする
までに、データＢについての２回分のアクセス時間が入
り、その間、データＡは休止状態となる。データＢにつ
いても同様であり、このため、データＡ，Ｂの転送が間
欠的に行われる。これに対して、本実施形態では、図１
に示すように、リングバッファであるＦＩＦＯ（Ｆｉｒ
ｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）２１，２２を介し
て、データＡ，Ｂの転送を行うので、データＡ，Ｂの上
記休止時間内に、次のデータＡ，ＢがＦＩＦＯ２１，２
２に格納され、データＡ，Ｂの連続転送が行われる。な
お、転送速度に余裕があり、上記連続動作を必要としな
い場合には、ＦＩＦＯ２１，２２を用いる必要がない。
【００１５】次に、メモリコントローラ２０によるメモ
リ１０への書込及び読出動作について述べる。例えば、
機能ブロック１からのデータＡをメモリ１０に書き込
み、データＢをメモリ１０から読み出して機能ブロック
２に転送する場合には、メモリコントローラ２０は、デ
ータＡをＦＩＦＯ２１からメモリ１０に１回書き込んだ
後、データＢをメモリ１０からＦＩＦＯ２２に２回読み
出す。これにより、データＡは転送速度１０ＭＢ／ｓで
メモリ１０に転送され、データＢは転送速度２０ＭＢ／
ｓでメモリ１０からＦＩＦＯ２２に転送されることとな
る。また、メモリ１０からデータＡ，Ｂを読み出す場合
には、データＡの読出を１回行った後、データＢの読出
を２回行えば良い。
リ１０への書込及び読出動作について述べる。例えば、
機能ブロック１からのデータＡをメモリ１０に書き込
み、データＢをメモリ１０から読み出して機能ブロック
２に転送する場合には、メモリコントローラ２０は、デ
ータＡをＦＩＦＯ２１からメモリ１０に１回書き込んだ
後、データＢをメモリ１０からＦＩＦＯ２２に２回読み
出す。これにより、データＡは転送速度１０ＭＢ／ｓで
メモリ１０に転送され、データＢは転送速度２０ＭＢ／
ｓでメモリ１０からＦＩＦＯ２２に転送されることとな
る。また、メモリ１０からデータＡ，Ｂを読み出す場合
には、データＡの読出を１回行った後、データＢの読出
を２回行えば良い。
【００１６】このように、本実施形態のメモリ制御方法
によれば、１つのメモリ１０を分割せずに、機能ブロッ
ク１のデータＡと機能ブロック２のデータＢとを時分割
でほぼ同時に転送する構成であるので、メモリ１０とメ
モリコントローラ２０との間に、機能ブロック１，２の
数に合わせて制御線を増設する必要がなく、その分コス
トを低く抑えることができる。また、上記のように機能
ブロック１，２の転送速度が異なっていても、何ら複雑
な制御技術を用いることなく、機能ブロック１，２の転
送速度でデータＡ，Ｂを転送することができる。
によれば、１つのメモリ１０を分割せずに、機能ブロッ
ク１のデータＡと機能ブロック２のデータＢとを時分割
でほぼ同時に転送する構成であるので、メモリ１０とメ
モリコントローラ２０との間に、機能ブロック１，２の
数に合わせて制御線を増設する必要がなく、その分コス
トを低く抑えることができる。また、上記のように機能
ブロック１，２の転送速度が異なっていても、何ら複雑
な制御技術を用いることなく、機能ブロック１，２の転
送速度でデータＡ，Ｂを転送することができる。
【００１７】（第２の実施形態）図４は、本発明の第２
の実施形態に係るメモリ制御方法を示すブロック図であ
る。本実施形態のメモリ制御方法は、３つの機能ブロッ
ク１，２，３が１つのメモリ１０を共有し、ＦＩＦＯ２
１〜２３を有するメモリコントローラ２０の制御でデー
タＡ，Ｂ，Ｃの転送を行う点が、上記第１の実施形態と
異なる。本実施形態において、例えば、機能ブロック１
のデータＡの転送速度を１０ＭＢ／ｓ、機能ブロック２
のデータＢの転送速度を２０ＭＢ／ｓ、機能ブロック３
のデータＣの転送速度を３０ＭＢ／ｓとすると、これら
のデータＡ，Ｂ，Ｃのメモリ１０への書込は、図５に示
すようにして行われる。すなわち、データＡについて、
ＦＩＦＯ２１からメモリ１０への書込アクセスを１回行
った後、データＣについて、ＦＩＦＯ２３からメモリ１
０への書込を３回行い、しかる後、データＢについて、
ＦＩＦＯ２２からメモリ１０への書込アクセスを２回行
う。このようなアクセスを１秒間繰り返すことで、デー
タが６０ＭＢ／ｓの転送速度でメモリコントローラ２０
からメモリ１０に書き込まれる。この結果、データＡが
機能ブロック１の転送速度に等しい転送速度１０ＭＢ／
ｓでＦＩＦＯ２１からメモリ１０に書き込まれ、データ
Ｃが機能ブロック３の転送速度に等しい転送速度３０Ｍ
Ｂ／ｓでＦＩＦＯ２３からメモリ１０に書き込まれ、デ
ータＢが機能ブロック２の転送速度に等しい転送速度２
０ＭＢ／ｓでＦＩＦＯ２２からメモリ１０に書き込まれ
る。
の実施形態に係るメモリ制御方法を示すブロック図であ
る。本実施形態のメモリ制御方法は、３つの機能ブロッ
ク１，２，３が１つのメモリ１０を共有し、ＦＩＦＯ２
１〜２３を有するメモリコントローラ２０の制御でデー
タＡ，Ｂ，Ｃの転送を行う点が、上記第１の実施形態と
異なる。本実施形態において、例えば、機能ブロック１
のデータＡの転送速度を１０ＭＢ／ｓ、機能ブロック２
のデータＢの転送速度を２０ＭＢ／ｓ、機能ブロック３
のデータＣの転送速度を３０ＭＢ／ｓとすると、これら
のデータＡ，Ｂ，Ｃのメモリ１０への書込は、図５に示
すようにして行われる。すなわち、データＡについて、
ＦＩＦＯ２１からメモリ１０への書込アクセスを１回行
った後、データＣについて、ＦＩＦＯ２３からメモリ１
０への書込を３回行い、しかる後、データＢについて、
ＦＩＦＯ２２からメモリ１０への書込アクセスを２回行
う。このようなアクセスを１秒間繰り返すことで、デー
タが６０ＭＢ／ｓの転送速度でメモリコントローラ２０
からメモリ１０に書き込まれる。この結果、データＡが
機能ブロック１の転送速度に等しい転送速度１０ＭＢ／
ｓでＦＩＦＯ２１からメモリ１０に書き込まれ、データ
Ｃが機能ブロック３の転送速度に等しい転送速度３０Ｍ
Ｂ／ｓでＦＩＦＯ２３からメモリ１０に書き込まれ、デ
ータＢが機能ブロック２の転送速度に等しい転送速度２
０ＭＢ／ｓでＦＩＦＯ２２からメモリ１０に書き込まれ
る。
【００１８】図６は、本実施形態をテープストリーマ装
置に適用した例を示すブロック図である。機能ブロック
１がＳＣＳＩコントローラであり、機能ブロック２がテ
ープ記録及び再生装置であり、機能ブロック３がＣＰＵ
である。これにより、ＳＣＳＩバスからのデータＡをメ
モリコントローラ２０を介してＳＣＳＩコントローラ１
からメモリ１０に転送し、一旦メモリ１０に蓄える。そ
して、テープ記録及び再生装置２のテープの動きに同期
させて、メモリ１０のデータＡをテープ記録及び再生装
置２に読み出し、そのテープ上に記録することができ
る。また、逆に、テープ記録及び再生装置２のテープ上
のデータＢをメモリコントローラ２０を介してメモリ１
０に一旦転送し、ＳＣＳＩコマンドなどによって、デー
タＢをメモリ１０からＳＣＳＩコントローラ１に転送す
ることもできる。さらに、必要に応じて、ＣＰＵ３から
メモリ１０に対してデータＣの読み書きを行うことがで
きる。その他の構成，作用効果は上記第１の実施形態と
同様であるので、その記載は省略する。
置に適用した例を示すブロック図である。機能ブロック
１がＳＣＳＩコントローラであり、機能ブロック２がテ
ープ記録及び再生装置であり、機能ブロック３がＣＰＵ
である。これにより、ＳＣＳＩバスからのデータＡをメ
モリコントローラ２０を介してＳＣＳＩコントローラ１
からメモリ１０に転送し、一旦メモリ１０に蓄える。そ
して、テープ記録及び再生装置２のテープの動きに同期
させて、メモリ１０のデータＡをテープ記録及び再生装
置２に読み出し、そのテープ上に記録することができ
る。また、逆に、テープ記録及び再生装置２のテープ上
のデータＢをメモリコントローラ２０を介してメモリ１
０に一旦転送し、ＳＣＳＩコマンドなどによって、デー
タＢをメモリ１０からＳＣＳＩコントローラ１に転送す
ることもできる。さらに、必要に応じて、ＣＰＵ３から
メモリ１０に対してデータＣの読み書きを行うことがで
きる。その他の構成，作用効果は上記第１の実施形態と
同様であるので、その記載は省略する。
【００１９】（第３の実施形態）図７は、本発明の第３
の実施形態に係るメモリ制御方法を示すブロック図であ
る。本実施形態のメモリ制御方法は、メモリ１０として
ＤＲＡＭ１０を用い、エラー訂正回路３０により、この
ＤＲＡＭ１０とメモリコントローラ２０間のデータのエ
ラー訂正を行う点が、上記第１及び第２の実施形態のメ
モリ制御方法と異なる。機能ブロック１〜３のデータＡ
〜Ｃの転送速度を上記第２の実施形態と同様に、１０ｍ
ｂ／ｓ，２０ＭＢ／ｓ，３０ＭＢ／ｓとすると、この転
送速度の比「１：２：３」のアクセス回数比で、ＤＲＡ
Ｍ１０とメモリコントローラ２０間におけるデータＡ〜
Ｃの転送が行われる。そして、ＤＲＡＭ１０におけるビ
ット化けによるエラーがエラー訂正回路３０によって訂
正される。このように、１つのＤＲＡＭ１０を分割せず
に、機能ブロック１〜３のデータＡ〜Ｃの転送を時分割
でほぼ同時に行うので、ＤＲＡＭ１０とメモリコントロ
ーラ２０との間に介設するエラー訂正回路３０は１つで
済む。その他の構成，作用効果は上記第１及び第２の実
施形態と同様であるので、その記載は省略する。
の実施形態に係るメモリ制御方法を示すブロック図であ
る。本実施形態のメモリ制御方法は、メモリ１０として
ＤＲＡＭ１０を用い、エラー訂正回路３０により、この
ＤＲＡＭ１０とメモリコントローラ２０間のデータのエ
ラー訂正を行う点が、上記第１及び第２の実施形態のメ
モリ制御方法と異なる。機能ブロック１〜３のデータＡ
〜Ｃの転送速度を上記第２の実施形態と同様に、１０ｍ
ｂ／ｓ，２０ＭＢ／ｓ，３０ＭＢ／ｓとすると、この転
送速度の比「１：２：３」のアクセス回数比で、ＤＲＡ
Ｍ１０とメモリコントローラ２０間におけるデータＡ〜
Ｃの転送が行われる。そして、ＤＲＡＭ１０におけるビ
ット化けによるエラーがエラー訂正回路３０によって訂
正される。このように、１つのＤＲＡＭ１０を分割せず
に、機能ブロック１〜３のデータＡ〜Ｃの転送を時分割
でほぼ同時に行うので、ＤＲＡＭ１０とメモリコントロ
ーラ２０との間に介設するエラー訂正回路３０は１つで
済む。その他の構成，作用効果は上記第１及び第２の実
施形態と同様であるので、その記載は省略する。
【００２０】なお、本発明は、上記実施形態に限定され
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。例えば、上記第１ないし第３の
実施形態では、機能ブロックを２つ又は３つとしたが、
これに限るものではない。メモリコントローラが、各機
能ブロックのデータについてのメモリアクセス回数を時
分割で割り当て、このアクセス回数の割り当て比を複数
の機能ブロックの転送速度の比に対応させるものであれ
ば、機能ブロックの数を任意に設定することができるこ
とは勿論である。この場合において、ＦＩＦＯを機能ブ
ロックの数だけメモリコントローラ２０に設けること
で、連続動作が可能となる。
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。例えば、上記第１ないし第３の
実施形態では、機能ブロックを２つ又は３つとしたが、
これに限るものではない。メモリコントローラが、各機
能ブロックのデータについてのメモリアクセス回数を時
分割で割り当て、このアクセス回数の割り当て比を複数
の機能ブロックの転送速度の比に対応させるものであれ
ば、機能ブロックの数を任意に設定することができるこ
とは勿論である。この場合において、ＦＩＦＯを機能ブ
ロックの数だけメモリコントローラ２０に設けること
で、連続動作が可能となる。
【００２１】
【発明の効果】以上詳しく説明したように、本発明のメ
モリ制御方法によれば、複数の機能ブロックの転送速度
に対応した量のデータが、メモリとメモリコントローラ
間において、時分割で転送されるので、メモリとメモリ
コントローラ間の制御線を機能ブロックの数に対応させ
て増設する必要がなく、この結果、本方法を実現する装
置の低コスト化を図ることができるという効果がある。
また、各機能ブロックの転送速度が異なっていても、各
機能ブロックのデータを正確に転送制御することができ
る。さらに、エラー訂正回路を増設することなく、一の
エラー訂正回路で各機能ブロックのデータの訂正を行う
ことができる。
モリ制御方法によれば、複数の機能ブロックの転送速度
に対応した量のデータが、メモリとメモリコントローラ
間において、時分割で転送されるので、メモリとメモリ
コントローラ間の制御線を機能ブロックの数に対応させ
て増設する必要がなく、この結果、本方法を実現する装
置の低コスト化を図ることができるという効果がある。
また、各機能ブロックの転送速度が異なっていても、各
機能ブロックのデータを正確に転送制御することができ
る。さらに、エラー訂正回路を増設することなく、一の
エラー訂正回路で各機能ブロックのデータの訂正を行う
ことができる。
【図１】本発明の第１の実施形態に係るメモリ制御方法
を示すブロック図である。
を示すブロック図である。
【図２】図１のメモリ制御方法によるメモリへのアクセ
ス状態を示す概略図である。
ス状態を示す概略図である。
【図３】メモリコントローラのスイッチ機能を示す模式
図である。
図である。
【図４】本発明の第２の実施形態に係るメモリ制御方法
を示すブロック図である。
を示すブロック図である。
【図５】図４のメモリ制御方法によるメモリへのアクセ
ス状態を示す概略図である。
ス状態を示す概略図である。
【図６】図４のメモリ制御方法をテープストリーマ装置
に適用した例を示すブロック図である。
に適用した例を示すブロック図である。
【図７】本発明の第３の実施形態に係るメモリ制御方法
を示すブロック図である。
を示すブロック図である。
【図８】従来例に係るメモリ制御方法を示すブロック図
である。
である。
１〜３・・・機能ブロック、 １０・・・メモリ、 ２
０・・・メモリコントローラ、 ２１〜２３・・・ＦＩ
ＦＯ、 ３０・・・エラー訂正回路、 Ａ，Ｂ，Ｃ・・
・データ。
０・・・メモリコントローラ、 ２１〜２３・・・ＦＩ
ＦＯ、 ３０・・・エラー訂正回路、 Ａ，Ｂ，Ｃ・・
・データ。
Claims (4)
- 【請求項１】 複数の機能ブロックが一のメモリを共有
し、メモリコントローラの制御によって上記複数の機能
ブロックと上記一のメモリとの間でデータ転送を行うメ
モリ制御方法において、 上記メモリコントローラは、上記各機能ブロックのデー
タについてのメモリアクセス回数を時分割で割り当て、
このアクセス回数の割り当て比を上記複数の機能ブロッ
クの転送速度の比に対応させるものである、 ことを特徴とするメモリ制御方法。 - 【請求項２】 請求項１に記載のメモリ制御方法におい
て、 上記メモリコントローラは、上記複数の機能ブロック及
び一のメモリからのデータをリングバッファを用いて先
入れ先出しするものである、 ことを特徴とするメモリ制御方法。 - 【請求項３】 請求項１に記載のメモリ制御方法におい
て、 上記一のメモリにＤＲＡＭを用い、 上記メモリコントローラと上記ＤＲＡＭとの間にエラー
訂正回路を介在させて、データのエラー訂正を行う、 ことを特徴とするメモリ制御方法。 - 【請求項４】 請求項２に記載のメモリ制御方法におい
て、 上記一のメモリにＤＲＡＭを用い、 上記メモリコントローラと上記ＤＲＡＭとの間にエラー
訂正回路を介在させて、データのエラー訂正を行う、 ことを特徴とするメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11351996A JPH09297705A (ja) | 1996-05-08 | 1996-05-08 | メモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11351996A JPH09297705A (ja) | 1996-05-08 | 1996-05-08 | メモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297705A true JPH09297705A (ja) | 1997-11-18 |
Family
ID=14614408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11351996A Pending JPH09297705A (ja) | 1996-05-08 | 1996-05-08 | メモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297705A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007156544A (ja) * | 2005-11-30 | 2007-06-21 | Canon Inc | 情報処理システム、メモリ制御装置及びデータ転送制御方法 |
| JP2007257362A (ja) * | 2006-03-23 | 2007-10-04 | Sony Corp | 記憶装置及びそのアクセス制御方法 |
-
1996
- 1996-05-08 JP JP11351996A patent/JPH09297705A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007156544A (ja) * | 2005-11-30 | 2007-06-21 | Canon Inc | 情報処理システム、メモリ制御装置及びデータ転送制御方法 |
| JP2007257362A (ja) * | 2006-03-23 | 2007-10-04 | Sony Corp | 記憶装置及びそのアクセス制御方法 |
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