JPH09305158A - ドットクロック発生装置 - Google Patents
ドットクロック発生装置Info
- Publication number
- JPH09305158A JPH09305158A JP8117613A JP11761396A JPH09305158A JP H09305158 A JPH09305158 A JP H09305158A JP 8117613 A JP8117613 A JP 8117613A JP 11761396 A JP11761396 A JP 11761396A JP H09305158 A JPH09305158 A JP H09305158A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- dot clock
- horizontal synchronizing
- synchronizing signal
- voltage
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 コンピュータ等の映像信号をＡ／Ｄ変換して
信号処理するとき、映像信号に対して適切な位相でドッ
トクロックを発生し、画質劣化のない映像を得るするこ
とを目的とする。 【解決手段】 水平同期信号の直流電圧を除去するコン
デンサ３１と、水平同期信号と後述する基準水平同期信
号の位相差を検出する位相差検出回路３２ａと、位相差
を積分し直流電圧を生成し、コンデンサ３１の出力信号
に直流電圧を与える積分回路３２ｂと、コンデンサ３１
の出力信号を波形整形して基準水平同期信号を出力する
バッファ３３と、基準水平同期信号と後述する比較用水
平パルスとを入力しドットクロックを発生するＰＬＬ回
路３４と、ドットクロックで動作して比較用水平パルス
を発生するカウンタ３５を備える。
信号処理するとき、映像信号に対して適切な位相でドッ
トクロックを発生し、画質劣化のない映像を得るするこ
とを目的とする。 【解決手段】 水平同期信号の直流電圧を除去するコン
デンサ３１と、水平同期信号と後述する基準水平同期信
号の位相差を検出する位相差検出回路３２ａと、位相差
を積分し直流電圧を生成し、コンデンサ３１の出力信号
に直流電圧を与える積分回路３２ｂと、コンデンサ３１
の出力信号を波形整形して基準水平同期信号を出力する
バッファ３３と、基準水平同期信号と後述する比較用水
平パルスとを入力しドットクロックを発生するＰＬＬ回
路３４と、ドットクロックで動作して比較用水平パルス
を発生するカウンタ３５を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等の
映像信号をＡ／Ｄ変換し信号処理する際に、映像信号に
対して常に適切な位相でドットクロックを発生するドッ
トクロック発生装置に関するものである。
映像信号をＡ／Ｄ変換し信号処理する際に、映像信号に
対して常に適切な位相でドットクロックを発生するドッ
トクロック発生装置に関するものである。
【０００２】
【従来の技術】コンピュータ等の映像信号は、デジタル
信号処理された後、Ｄ／Ａ変換されて，アナログＲＧＢ
で出力される。しかし、このＲＧＢの映像信号は、Ｄ／
Ａ変換されてできたアナログ信号なので前段でデジタル
信号処理する際、使用したドットクロック毎に信号レベ
ルが変化する信号となっている。
信号処理された後、Ｄ／Ａ変換されて，アナログＲＧＢ
で出力される。しかし、このＲＧＢの映像信号は、Ｄ／
Ａ変換されてできたアナログ信号なので前段でデジタル
信号処理する際、使用したドットクロック毎に信号レベ
ルが変化する信号となっている。
【０００３】本発明は、このコンピュータ等のアナログ
映像信号を再びＡ／Ｄ変換し信号処理する際に、アナロ
グ映像信号に対して適切な位相でドットクロックを発生
するドットクロック発生装置に関するものである。
映像信号を再びＡ／Ｄ変換し信号処理する際に、アナロ
グ映像信号に対して適切な位相でドットクロックを発生
するドットクロック発生装置に関するものである。
【０００４】以下、従来のドットクロック発生装置につ
いて図面を用いて説明する。図５は従来のドットクロッ
ク発生装置のブロック図で、図６は従来のドットクロッ
ク発生装置の動作を説明する動作波形図である。
いて図面を用いて説明する。図５は従来のドットクロッ
ク発生装置のブロック図で、図６は従来のドットクロッ
ク発生装置の動作を説明する動作波形図である。
【０００５】図５において、５１は、水平同期信号と後
述するカウンタ５２から出力される比較用水平パルスと
を入力し、水平同期信号に位相同期し、カウンタ５２で
設定する分周比で１水平期間を分周したドットクロック
を発生するＰＬＬ回路である。５２は、ＰＬＬ回路５１
で発生したドットクロックで数をカウントし、設定する
分周比毎に比較用水平パルスを発生するカウンタであ
る。
述するカウンタ５２から出力される比較用水平パルスと
を入力し、水平同期信号に位相同期し、カウンタ５２で
設定する分周比で１水平期間を分周したドットクロック
を発生するＰＬＬ回路である。５２は、ＰＬＬ回路５１
で発生したドットクロックで数をカウントし、設定する
分周比毎に比較用水平パルスを発生するカウンタであ
る。
【０００６】上記ドットクロック発生装置について、以
下その動作を説明する。まず、ＰＬＬ回路５１に、水平
同期信号とカウンタ５２のから出力される比較用水平パ
ルスを入力し、水平同期信号に比較用水平パルスをロッ
クさせ、水平同期信号に位相同期しカウンタ５２で設定
する分周比で１水平期間を分周したドットクロックを発
生する。次に、カウンタ５２に１水平期間のドットクロ
ック数を分周比として設定し、ＰＬＬ回路５１で発生し
たドットクロックで数をカウントし、分周比毎に比較用
水平パルスを発生する。
下その動作を説明する。まず、ＰＬＬ回路５１に、水平
同期信号とカウンタ５２のから出力される比較用水平パ
ルスを入力し、水平同期信号に比較用水平パルスをロッ
クさせ、水平同期信号に位相同期しカウンタ５２で設定
する分周比で１水平期間を分周したドットクロックを発
生する。次に、カウンタ５２に１水平期間のドットクロ
ック数を分周比として設定し、ＰＬＬ回路５１で発生し
たドットクロックで数をカウントし、分周比毎に比較用
水平パルスを発生する。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の構成では、映像信号に対して、ドットクロッ
クの位相を調整することができないので、コンピュータ
等の映像信号をＡ／Ｄ変換して信号処理する際に、映像
信号の変化点をサンプリングしてしまい、ラッチミスの
多い映像になってしまうという問題点があった。
うな従来の構成では、映像信号に対して、ドットクロッ
クの位相を調整することができないので、コンピュータ
等の映像信号をＡ／Ｄ変換して信号処理する際に、映像
信号の変化点をサンプリングしてしまい、ラッチミスの
多い映像になってしまうという問題点があった。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明のドットクロック発生装置は、ＰＬＬへ入力
する基準水平同期信号の位相を制御し、映像信号に対
し、適切な位相でドットクロックを発生することを特徴
としたものである。
に、本発明のドットクロック発生装置は、ＰＬＬへ入力
する基準水平同期信号の位相を制御し、映像信号に対
し、適切な位相でドットクロックを発生することを特徴
としたものである。
【０００９】本発明によれば、映像信号に対して適切な
位相でドットクロックを発生するので、コンピュータ等
の映像信号をＡ／Ｄ変換し信号処理する際に、適切なサ
ンプリングを行い、画質劣化のない映像を得ることがで
きる。
位相でドットクロックを発生するので、コンピュータ等
の映像信号をＡ／Ｄ変換し信号処理する際に、適切なサ
ンプリングを行い、画質劣化のない映像を得ることがで
きる。
【００１０】
【発明の実施の形態】本発明は、各種映像信号を入力し
てアナログ信号からデジタル信号に変換し信号処理する
際に、前記各種映像信号に対してドットクロックを発生
するドットクロック発生装置において、基準水平同期信
号の位相を制御し、映像信号に対し、前記映像信号の変
化点をサンプリングしないような位相でドットクロック
を発生することを特徴とするものであり、映像信号に対
し、適切な位相でドットクロックを発生することができ
るという作用を有する。
てアナログ信号からデジタル信号に変換し信号処理する
際に、前記各種映像信号に対してドットクロックを発生
するドットクロック発生装置において、基準水平同期信
号の位相を制御し、映像信号に対し、前記映像信号の変
化点をサンプリングしないような位相でドットクロック
を発生することを特徴とするものであり、映像信号に対
し、適切な位相でドットクロックを発生することができ
るという作用を有する。
【００１１】本発明は、水平同期信号を入力して直流電
圧を除去するコンデンサと、前記コンデンサの出力信号
に直流電圧を与えるＤ／Ａコンバータと、前記コンデン
サの出力信号を波形整形して基準水平同期信号を出力す
るバッファと、前記基準水平同期信号と比較用水平パル
スとを入力しドットクロックを発生するＰＬＬ回路と、
前記ドットクロックで動作して前記比較用水平パルスを
発生するカウンタを備えたことを特徴とするものであ
り、Ｄ／Ａコンバータでコンデンサの出力信号の直流電
圧を制御し、ＰＬＬ回路へ入力する基準水平同期信号の
位相を調整し、ＰＬＬ回路で適切な位相でドットクロッ
クを発生するよう調整することができるという作用を有
する。
圧を除去するコンデンサと、前記コンデンサの出力信号
に直流電圧を与えるＤ／Ａコンバータと、前記コンデン
サの出力信号を波形整形して基準水平同期信号を出力す
るバッファと、前記基準水平同期信号と比較用水平パル
スとを入力しドットクロックを発生するＰＬＬ回路と、
前記ドットクロックで動作して前記比較用水平パルスを
発生するカウンタを備えたことを特徴とするものであ
り、Ｄ／Ａコンバータでコンデンサの出力信号の直流電
圧を制御し、ＰＬＬ回路へ入力する基準水平同期信号の
位相を調整し、ＰＬＬ回路で適切な位相でドットクロッ
クを発生するよう調整することができるという作用を有
する。
【００１２】本発明は、上記発明においてＤ／Ａコンバ
ータに代えて、水平同期信号と、基準水平同期信号とを
入力し前記水平同期信号と基準水平同期信号との位相差
を検出する位相差検出回路と、前記位相差を積分し直流
電圧を生成する積分回路を備えたことを特徴とするもの
であり、水平同期信号と基準水平同期信号との位相差か
ら、ＰＬＬ回路へ入力する基準水平同期信号の位相を安
定させるようにコンデンサの出力信号に与える直流電圧
を制御するようにフィードバックをかけ、ＰＬＬ回路で
常に適切な位相でドットクロックを発生することができ
るという作用を有する。
ータに代えて、水平同期信号と、基準水平同期信号とを
入力し前記水平同期信号と基準水平同期信号との位相差
を検出する位相差検出回路と、前記位相差を積分し直流
電圧を生成する積分回路を備えたことを特徴とするもの
であり、水平同期信号と基準水平同期信号との位相差か
ら、ＰＬＬ回路へ入力する基準水平同期信号の位相を安
定させるようにコンデンサの出力信号に与える直流電圧
を制御するようにフィードバックをかけ、ＰＬＬ回路で
常に適切な位相でドットクロックを発生することができ
るという作用を有する。
【００１３】以下、本発明の実施の形態の一例について
図面を用いて説明する。 （実施の形態１）図１は本発明の一実施の形態を示すド
ットクロック発生装置のブロック図である。また、図２
は本発明の一実施の形態を示すドットクロック発生装置
の動作を説明する動作波形図である。
図面を用いて説明する。 （実施の形態１）図１は本発明の一実施の形態を示すド
ットクロック発生装置のブロック図である。また、図２
は本発明の一実施の形態を示すドットクロック発生装置
の動作を説明する動作波形図である。
【００１４】図１において、１１は、水平同期信号を入
力して、水平同期信号の直流電圧を除去し、交流電圧の
みを取り出すコンデンサである。１２は、コンデンサ１
１の出力信号に直流電圧を与えるＤ／Ａコンバータであ
る。１３は、コンデンサ１１の出力信号を波形整形して
基準水平同期信号を出力するバッファである。１４は、
基準水平同期信号と後述する比較用水平パルスとを入力
し、ドットクロックを発生するＰＬＬ回路である。１５
は、ＰＬＬ回路で発生したドットクロックで動作して比
較用水平パルスを発生するカウンタである。
力して、水平同期信号の直流電圧を除去し、交流電圧の
みを取り出すコンデンサである。１２は、コンデンサ１
１の出力信号に直流電圧を与えるＤ／Ａコンバータであ
る。１３は、コンデンサ１１の出力信号を波形整形して
基準水平同期信号を出力するバッファである。１４は、
基準水平同期信号と後述する比較用水平パルスとを入力
し、ドットクロックを発生するＰＬＬ回路である。１５
は、ＰＬＬ回路で発生したドットクロックで動作して比
較用水平パルスを発生するカウンタである。
【００１５】以上のように構成されたドットクロック発
生装置について、以下図１と図２を用いてその動作につ
いて説明する。
生装置について、以下図１と図２を用いてその動作につ
いて説明する。
【００１６】まず、コンデンサ１１に水平同期信号を入
力して、水平同期信号の直流電圧を除去し、交流電圧の
みを取り出す。次に、Ｄ／Ａコンバータ１２から、コン
デンサ１１の出力信号に連続的に変化する直流電圧を与
える。次に、バッファ１３に、Ｄ／Ａコンバータ１２で
生成した直流電圧を与えられたコンデンサ１１の出力信
号を入力し、コンデンサ１１の出力信号がバッファ１３
の入力スライスレベルより低い電圧ならばＬｏｗレベ
ル、高い電圧ならばＨｉｇｈレベルである基準水平同期
信号を出力する。 Ｄ／Ａコンバータ１２から連続的に
変化する直流電圧を与え、バッファのスライスレベルを
利用し、基準水平同期信号の位相を連続的に変化させ
る。
力して、水平同期信号の直流電圧を除去し、交流電圧の
みを取り出す。次に、Ｄ／Ａコンバータ１２から、コン
デンサ１１の出力信号に連続的に変化する直流電圧を与
える。次に、バッファ１３に、Ｄ／Ａコンバータ１２で
生成した直流電圧を与えられたコンデンサ１１の出力信
号を入力し、コンデンサ１１の出力信号がバッファ１３
の入力スライスレベルより低い電圧ならばＬｏｗレベ
ル、高い電圧ならばＨｉｇｈレベルである基準水平同期
信号を出力する。 Ｄ／Ａコンバータ１２から連続的に
変化する直流電圧を与え、バッファのスライスレベルを
利用し、基準水平同期信号の位相を連続的に変化させ
る。
【００１７】次に、ＰＬＬ回路１４に、基準水平同期信
号と比較用水平パルスとを入力し、基準水平同期信号に
比較用水平パルスをロックさせ、基準水平同期信号に位
相同期しカウンタ１５で設定する分周比で１水平期間を
分周したドットクロックを発生する。次に、カウンタ１
５に１水平期間のドットクロック数を分周比として設定
し、ＰＬＬ回路１４で発生したドットクロックで数をカ
ウントし、分周比毎に比較用水平パルスを発生する。
号と比較用水平パルスとを入力し、基準水平同期信号に
比較用水平パルスをロックさせ、基準水平同期信号に位
相同期しカウンタ１５で設定する分周比で１水平期間を
分周したドットクロックを発生する。次に、カウンタ１
５に１水平期間のドットクロック数を分周比として設定
し、ＰＬＬ回路１４で発生したドットクロックで数をカ
ウントし、分周比毎に比較用水平パルスを発生する。
【００１８】以上のように、ドットクロックの位相は基
準水平同期信号の位相が基準になっている。本発明で
は、Ｄ／Ａコンバータ１２でバッファ１３の入力信号の
直流電圧を制御することで、基準水平同期信号の立ち上
がり、立ち下がり位相を制御し、映像信号が平坦である
位相でＡ／Ｄ変換するドットクロックを発生するように
調整することができる。
準水平同期信号の位相が基準になっている。本発明で
は、Ｄ／Ａコンバータ１２でバッファ１３の入力信号の
直流電圧を制御することで、基準水平同期信号の立ち上
がり、立ち下がり位相を制御し、映像信号が平坦である
位相でＡ／Ｄ変換するドットクロックを発生するように
調整することができる。
【００１９】（実施の形態２）図３は本発明の一実施の
形態を示すドットクロック発生装置のブロック図であ
る。また、図４は本発明の請求項３の一実施の形態を示
すドットクロック発生装置の動作を説明する動作波形図
である。
形態を示すドットクロック発生装置のブロック図であ
る。また、図４は本発明の請求項３の一実施の形態を示
すドットクロック発生装置の動作を説明する動作波形図
である。
【００２０】図３において、３１は、水平同期信号を入
力して、水平同期信号の直流電圧を除去し、交流電圧の
みを取り出すコンデンサである。３２ａは、水平同期信
号と後述する基準水平同期信号とを入力し、水平同期信
号と基準水平同期信号との位相差を検出する位相差検出
回路である。３２ｂは、位相差を積分し直流電圧を生成
し、コンデンサの出力信号に直流電圧を与える積分回路
である。３３は、コンデンサ３１の出力信号を波形整形
して基準水平同期信号を出力するバッファである。３４
は、基準水平同期信号と後述するカウンタ３５から出力
される比較用水平パルスとを入力し、ドットクロックを
発生するＰＬＬ回路である。３５は、ＰＬＬ回路３４で
発生したドットクロックで動作して比較用水平パルスを
発生するカウンタである。
力して、水平同期信号の直流電圧を除去し、交流電圧の
みを取り出すコンデンサである。３２ａは、水平同期信
号と後述する基準水平同期信号とを入力し、水平同期信
号と基準水平同期信号との位相差を検出する位相差検出
回路である。３２ｂは、位相差を積分し直流電圧を生成
し、コンデンサの出力信号に直流電圧を与える積分回路
である。３３は、コンデンサ３１の出力信号を波形整形
して基準水平同期信号を出力するバッファである。３４
は、基準水平同期信号と後述するカウンタ３５から出力
される比較用水平パルスとを入力し、ドットクロックを
発生するＰＬＬ回路である。３５は、ＰＬＬ回路３４で
発生したドットクロックで動作して比較用水平パルスを
発生するカウンタである。
【００２１】以上のように構成されたドットクロック発
生装置について、以下図３と図４を用いてその動作につ
いて説明する。
生装置について、以下図３と図４を用いてその動作につ
いて説明する。
【００２２】ＰＬＬ回路３４は、基準水平同期信号の立
ち下がりに比較用水平パルスの立ち下がりをロックさせ
るものとする。
ち下がりに比較用水平パルスの立ち下がりをロックさせ
るものとする。
【００２３】まず、コンデンサ３１に水平同期信号を入
力して、水平同期信号の直流電圧を除去し、交流電圧の
みを取り出す。
力して、水平同期信号の直流電圧を除去し、交流電圧の
みを取り出す。
【００２４】次に、位相差検出回路３２ａに水平同期信
号と基準水平同期信号とを入力し、水平同期信号と基準
水平同期信号との立ち下がりの位相差を検出する。
号と基準水平同期信号とを入力し、水平同期信号と基準
水平同期信号との立ち下がりの位相差を検出する。
【００２５】次に積分回路３２ｂに位相差を入力し、位
相差を積分することで直流電圧を生成し、コンデンサ３
１の出力信号に直流電圧を与える。次に、バッファ３３
に、積分回路３２ｂで生成した直流電圧を与えられたコ
ンデンサ３１の出力信号を入力し、コンデンサ３１の出
力信号がバッファ３３の入力スライスレベルより低い電
圧ならばＬｏｗレベル、高い電圧ならばＨｉｇｈレベル
である基準水平同期信号を出力する。
相差を積分することで直流電圧を生成し、コンデンサ３
１の出力信号に直流電圧を与える。次に、バッファ３３
に、積分回路３２ｂで生成した直流電圧を与えられたコ
ンデンサ３１の出力信号を入力し、コンデンサ３１の出
力信号がバッファ３３の入力スライスレベルより低い電
圧ならばＬｏｗレベル、高い電圧ならばＨｉｇｈレベル
である基準水平同期信号を出力する。
【００２６】次に、ＰＬＬ回路３４に、基準水平同期信
号とカウンタ３５から出力される比較用水平パルスを入
力し、基準水平同期信号に比較用水平パルスをロックさ
せ、基準水平同期信号に位相同期しカウンタ３５で設定
する分周比で１水平期間を分周したドットクロックを発
生する。
号とカウンタ３５から出力される比較用水平パルスを入
力し、基準水平同期信号に比較用水平パルスをロックさ
せ、基準水平同期信号に位相同期しカウンタ３５で設定
する分周比で１水平期間を分周したドットクロックを発
生する。
【００２７】次に、カウンタ３５に、１水平期間のドッ
トクロック数を分周比として設定し、ＰＬＬ回路３４で
発生したドットクロックで数をカウントし、分周比毎に
比較用水平パルスを発生する。
トクロック数を分周比として設定し、ＰＬＬ回路３４で
発生したドットクロックで数をカウントし、分周比毎に
比較用水平パルスを発生する。
【００２８】以上のように、本発明では、位相差検出回
路３２ａと積分回路３２ｂで水平同期信号と基準水平同
期信号との位相差を積分し直流電圧を生成し、バッファ
３３の入力信号の直流電圧を制御することで、基準水平
同期信号の位相が変化しようとすると、もとの位相に戻
すようにフィードバック制御し、回路の温度特性をキャ
ンセルし、常に、映像信号が平坦である位相でＡ／Ｄ変
換するドットクロックを発生することができる。
路３２ａと積分回路３２ｂで水平同期信号と基準水平同
期信号との位相差を積分し直流電圧を生成し、バッファ
３３の入力信号の直流電圧を制御することで、基準水平
同期信号の位相が変化しようとすると、もとの位相に戻
すようにフィードバック制御し、回路の温度特性をキャ
ンセルし、常に、映像信号が平坦である位相でＡ／Ｄ変
換するドットクロックを発生することができる。
【００２９】
【発明の効果】以上のように本発明は、基準水平同期信
号の位相を制御し、映像信号に対し、適切な位相でドッ
トクロックを発生するので、コンピュータ等の映像信号
をＡ／Ｄ変換し信号処理する際に、適切なサンプリング
を行い、ラッチミスのない映像を得ることができる。
号の位相を制御し、映像信号に対し、適切な位相でドッ
トクロックを発生するので、コンピュータ等の映像信号
をＡ／Ｄ変換し信号処理する際に、適切なサンプリング
を行い、ラッチミスのない映像を得ることができる。
【図１】本発明の一実施の形態を示すドットクロック発
生装置のブロック図
生装置のブロック図
【図２】同回路の動作を説明するための動作波形図
【図３】本発明の一実施の形態を示すドットクロック発
生装置のブロック図
生装置のブロック図
【図４】同回路の動作を説明するための動作波形図
【図５】従来のドットクロック発生装置のブロック図
【図６】同回路の動作を説明するための動作波形図
３１ コンデンサ ３２ａ 位相差検出回路 ３２ｂ 積分回路 ３３ バッファ ３４ ＰＬＬ回路 ３５ カウンタ
Claims (3)
- 【請求項１】 各種映像信号を入力してアナログ信号か
らデジタル信号に変換し信号処理する際に、前記各種映
像信号に対してドットクロックを発生するドットクロッ
ク発生装置において、基準水平同期信号の位相を制御
し、映像信号に対し、前記映像信号の変化点をサンプリ
ングしないような位相でドットクロックを発生すること
を特徴とするドットクロック発生装置。 - 【請求項２】 水平同期信号を入力して直流電圧を除去
するコンデンサと、前記コンデンサの出力信号に直流電
圧を与えるＤ／Ａコンバータと、前記コンデンサの出力
信号を波形整形して基準水平同期信号を出力するバッフ
ァと、前記基準水平同期信号と比較用水平パルスとを入
力しドットクロックを発生するＰＬＬ回路と、前記ドッ
トクロックで動作して前記比較用水平パルスを発生する
カウンタを備えたことを特徴とするドットクロック発生
装置。 - 【請求項３】 Ｄ／Ａコンバータに代えて、水平同期信
号と、基準水平同期信号とを入力し前記水平同期信号と
基準水平同期信号との位相差を検出する位相差検出回路
と、前記位相差を積分し直流電圧を生成する積分回路を
備えたことを特徴とする請求項２に記載のドットクロッ
ク発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117613A JPH09305158A (ja) | 1996-05-13 | 1996-05-13 | ドットクロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117613A JPH09305158A (ja) | 1996-05-13 | 1996-05-13 | ドットクロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09305158A true JPH09305158A (ja) | 1997-11-28 |
Family
ID=14716098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8117613A Pending JPH09305158A (ja) | 1996-05-13 | 1996-05-13 | ドットクロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09305158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898539B2 (en) * | 2006-03-03 | 2011-03-01 | Samsung Electronics Co., Ltd. | Display drive integrated circuit and method for generating system clock signal |
-
1996
- 1996-05-13 JP JP8117613A patent/JPH09305158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898539B2 (en) * | 2006-03-03 | 2011-03-01 | Samsung Electronics Co., Ltd. | Display drive integrated circuit and method for generating system clock signal |
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