JPH09319576A - パイプライン処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、一つの処理動作を複数のステージ
に分割して順に実行する同期式のパイプライン処理装置
において、各ステージの処理時間が等しくない場合であ
っても、各ステージ内に無駄な待ち時間を発生させない
ようにする。 【解決手段】 一つの処理動作から分割された複数の処
理手順を順に実行する処理手段１ａ、１ｂ、１ｃ、１ｄ
と、これらの間で前記処理手順の処理結果を転送する転
送手段２ａ、２ｂ、２ｃ、２ｄ、２ｅと、前記処理手段
１ａ、１ｂ、１ｃ、１ｄの中の一つが処理手順の実行を
終了したときに、その次の処理手順を実行する処理手段
との間の転送手段が処理結果を転送可能な状態となるよ
うに、前記転送手段２ａ、２ｂ、２ｃ、２ｄ、２ｅに対
する制御を行う制御手段３とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプライン処理
を行うパイプライン処理装置に係わり、特に同期式のパ
イプライン処理装置に関するものである。

【０００２】

【従来の技術】近年、例えばコンピュータシステムや計
算機システム等では、その処理能力を向上させるため
に、パイプライン処理を行うパイプライン処理装置が広
く用いられている。パイプライン処理とは、一つのデー
タ処理動作を複数の処理段階（以下、ステージと称す）
に分割し、各ステージを順に、かつ、並行して実行する
ことにより、高速化を達成する処理である。このパイプ
ライン処理には、同期式と非同期式のものとがある。

【０００３】同期式のパイプライン処理を行うパイプラ
イン処理装置としては、例えば図３に示すように、各ス
テージを実行するための複数のロジック１１、１２、１
３…と、各ロジック１１、１２、１３…の間に設けられ
たラッチ２１、２２、２３…とを備えているものがあ
る。なお、ラッチ２１、２２、２３…は、各ロジック１
１、１２、１３…の間において、図示しない外部回路等
からの制御信号に従って、一方のロジックでのステージ
の処理結果を他方のロジックへ転送するか、あるいは、
その処理結果を一旦保持するかを切り替えるものであ
る。

【０００４】このように構成されたパイプライン処理装
置では、各ラッチ２１、２２、２３…に対して、制御信
号として同相のクロック信号が与えられている。クロッ
ク信号が与えられたときに、ラッチ２１の入力になる図
示しない外部回路及び各ロジック１１、１２、…の処理
結果が、各ラッチ２１、２２、２３…に転送されること
によって、各ステージの実行が開始される。各ラッチ２
１、２２、２３…に転送された内容は、そのステージの
間保持される。また、各ステージの開始とともに、各ラ
ッチ２１、２２、２３…の内容は、それぞれ各ロジック
１１、１２、１３…の入力に与えられ、所定の処理に要
する時間後に各ロジック１１、１２、１３…の出力に処
理結果が出力される。その後、再びクロック信号が与え
られれば、各ロジック１１、１２、１３…の処理結果
は、それぞれ後続のラッチ２２、２３…に転送される。
すなわち、各ロジック１１、１２、１３…の間における
処理結果の転送と、複数のロジック１１、１２、１３…
での各ステージの実行開始とが、それぞれ同期して行わ
れるようになっている。これにより、このパイプライン
処理装置は、一つのデータ処理動作の完了と、各ステー
ジの並行実行とが可能となる。

【０００５】

【発明が解決しようとする課題】ところで、上述したパ
イプライン処理装置では、各ラッチ２１、２２、２３…
に与えられるクロック信号の周期が、各ステージの実行
に要する時間（以下、処理時間と称す）のうちの最長の
ものを基準にして決定されている。これは、各ステージ
の処理時間が等しくない場合であっても、一つのステー
ジが終了した後にその次のステージが実行されるように
するためである。そのために、このパイプライン処理装
置では、各ステージの処理時間が等しくない場合に、処
理時間の短いステージのロジックの出力に処理結果が出
力されたままの状態で、次のクロック信号が与えられる
まで待機する。すなわち、最も処理時間の長いステージ
の処理時間にあわせて次のステージが開始されるまで待
機することになる。つまり、各ステージの処理時間が等
しくない場合には、一つのステージの終了後その次のス
テージが実行されるまでに、無駄な待ち時間が生じるス
テージが発生してしまう。

【０００６】したがって、このパイプライン処理装置で
は、各ステージの処理時間が等しいときに最大の性能利
得を得ることができるが、それ以外の場合、すなわち各
ステージの処理時間が等しくない場合には、一つのデー
タ処理動作を完了するまでに各ステージ内に無駄な待ち
時間を含んでしまい、結果として処理動作実行の効率が
悪いものとなってしまう。また、クロック信号の周期が
各ステージの処理時間のうちの最長のものを基準にして
決定されているので、その周期が長いものとなってしま
い、例えばコンピュータシステムや計算機システムとい
った装置全体としての性能向上の妨げとなってしまう。

【０００７】そこで、本発明は、同期式のパイプライン
処理を行うパイプライン処理装置において、各ステージ
の処理時間が等しくない場合であっても、ステージ内に
生じる無駄な待ち時間のないパイプライン処理装置を提
供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために案出されたパイプライン処理装置で、一つ
のデータ処理動作を三以上の処理手順に分割し、各処理
手順を順に実行することにより、前記一つのデータ処理
動作を完了するものであって、さらに、前記各処理手順
を実行する三以上の処理手段と、これら三以上の処理手
段の中の処理手順の実行順が連続する二つの処理手段の
間の全てに設けられ、前記実行順が前の処理手段での処
理結果を前記実行順が後の処理手段へ転送可能な状態を
データ貫通状態とした場合に、そのデータ貫通状態とす
るか否かを切り替える複数の転送手段と、これら複数の
転送手段の中の前記処理結果の転送順が連続する所定数
の転送手段のそれぞれに対して位相が異なる同周期の制
御信号を供給し、その制御信号によって、前記所定数の
転送手段が同時にデータ貫通状態とならず、かつ、前記
三以上の処理手段の中の一つが処理手順の実行を終了し
たときに、その次の処理手順を実行する処理手段との間
に設けられた転送手段がデータ貫通状態となるように、
前記複数の転送手段における切り替えを制御する制御手
段とを備えてなる。

【０００９】上記構成のパイプライン処理装置によれ
ば、データ貫通状態の転送手段が、処理手段での処理手
順の処理結果をその次の処理手順を実行する処理手段へ
転送することにより、各処理手段が各処理手順を順に実
行して、一つのデータ処理動作を完了する。このとき、
制御手段は、位相が異なる同周期の制御信号によって、
所定数の転送手段が同時にデータ貫通状態とならず、か
つ、複数の処理手段の中の一つが処理手順の実行を終了
したときに、その次の処理手順を実行する処理手段との
間に設けられた転送手段がデータ貫通状態となるよう
に、複数の転送手段に対する制御を行っている。したが
って、転送手段では、処理手段の中の一つが処理手順の
実行が終了すると、その処理結果を直ちにその次の処理
手順を実行する処理手段へ転送する。つまり、例えば各
処理手段における処理時間が等しくなくても、各処理手
段での処理結果は、その実行が終了した時点で、直ちに
転送手段によってその次の処理手順を実行する処理手段
へ転送される。

【００１０】

【発明の実施の形態】以下、図面に基づき本発明に係わ
るパイプライン処理装置について説明する。本実施の形
態のパイプライン処理装置は、図１に示すように、ロジ
ック１ａ、１ｂ、１ｃ、１ｄと、各ロジック１ａ、１
ｂ、１ｃ、１ｄの間及びその前後に設けられたラッチ２
ａ、２ｂ、２ｃ、２ｄ、２ｅと、クロック供給回路３と
を備えているものである。

【００１１】ただし、このパイプライン処理装置では、
一つのデータ処理動作を二つのステージＡ、Ｂに分割す
るとともに、ステージＡを二つのサブステージＡ１、Ａ
２に、またステージＢを二つのサブステージＢ１、Ｂ２
にそれぞれ分割して、これらのサブステージＡ１、Ａ
２、Ｂ１、Ｂ２を順に実行するようになっている。な
お、サブステージＡ１、Ａ２、Ｂ１、Ｂ２は、それぞれ
が本発明における処理手順に相当するものである。

【００１２】ロジック１ａ、１ｂ、１ｃ、１ｄは、本発
明における処理手段として機能するものであり、それぞ
れサブステージＡ１、Ａ２、Ｂ１、Ｂ２を実行するため
の論理回路等からなるものである。これらロジック１
ａ、１ｂ、１ｃ、１ｄでは、それぞれが処理時間ｔ_a1、
ｔ_a2、ｔ_b1、ｔ_b2を費やして、サブステージＡ１、Ａ
２、Ｂ１、Ｂ２を実行するようになっている。ただし、
各処理時間ｔ_a1、ｔ_a2、ｔ _b1、ｔ_b2は、等しくなってい
る必要はない。

【００１３】ラッチ２ａ、２ｂ、２ｃ、２ｄ、２ｅは、
本発明における転送手段として機能するものであり、ク
ロック供給回路３から供給される制御信号Ｅに従って動
作するフリップフロップ回路等からなるものである。す
なわち、ラッチ２ａ、２ｂ、２ｃ、２ｄ、２ｅは、ハイ
レベル（以下、Ｈレベルと略す）の制御信号Ｅを受け取
れば、サブステージの実行順が前のロジックでの処理結
果を、実行順が後のロジックへ転送するデータ貫通状態
となり、またローレベル（以下、Ｌレベルと略す）の制
御信号Ｅを受け取れば、実行順が前のロジックでの処理
結果を一時的に保持する保持状態となるものである。

【００１４】クロック供給回路３は、本発明における制
御手段として機能するものであり、り、ラッチ２ａ、２
ｂ、２ｃ、２ｄ、２ｅでのデータ貫通状態と保持状態と
の切り替えを制御するために、図示しない外部回路等か
ら受け取った制御信号Ｅを、これらラッチ２ａ、２ｂ、
２ｃ、２ｄ、２ｅに対して供給するものである。ただ
し、クロック供給回路３では、制御信号Ｅとして、一つ
のステージから分割されたサブステージの数と等しい相
数のクロック信号、すなわちノンオーバーラップ二相ク
ロック信号φ１、φ２を供給するようになっており、さ
らに、クロック信号φ１をラッチ２ｂ、２ｄに、クロッ
ク信号φ２をラッチ２ａ、２ｃ、２ｅに、それぞれ供給
するようになっている。なお、二相クロック信号φ１、
φ２は、互いに二分の一周期ずつ位相が異なる二種類の
クロック信号である。

【００１５】二相クロック信号φ１、φ２が供給される
ラッチ２ａ、２ｂ、２ｃ、２ｄ、２ｅでは、これら二相
クロック信号φ１、φ２によって、連続する所定数、す
なわちクロック信号の相数と等しい数が、同時にデータ
貫通状態とならないようになっている。つまり、ラッチ
２ａ、２ｂ、２ｃ、２ｄ、２ｅでは、クロック供給回路
３からの二相クロック信号φ１、φ２によって、一つの
ロジックを挟んで隣り合う二つが同時にデータ貫通状態
とならないようになっている。

【００１６】また、二相クロック信号φ１、φ２は、そ
の周期が、各ロジック１ａ、１ｂ、１ｃ、１ｄにおける
処理時間ｔ_a1、ｔ_a2、ｔ_b1、ｔ_b2を基に決定されてい
る。すなわち、各ロジック１ａ、１ｂ、１ｃ、１ｄの中
の一つがサブステージの実行を終了したときに、その次
のサブステージを実行するロジック１ａ、１ｂ、１ｃ、
１ｄとの間に設けられたラッチ２ａ、２ｂ、２ｃ、２
ｄ、２ｅがデータ貫通状態となっているように、その周
期が決定されている。

【００１７】次に、以上のように構成されたパイプライ
ン処理装置において、各サブステージに対する処理実行
の動作例について、図２のタイミングチャートを参照し
て説明する。ただし、この図２において、「Ｔ」は二相
クロック信号φ１、φ２の周期、「ｎ」は整数を表すも
のとする。

【００１８】ラッチ２ａ、２ｂ、２ｃ、２ｄ、２ｅは、
二相クロック信号φ１、φ２がＨレベルの間、すなわち
データ貫通状態にある半サイクルの間に、サブステージ
の実行順が前のロジックからこのロジックでの処理結果
を受け取ると、その処理結果を実行順が後のロジックへ
転送する。例えば、ラッチ２ａに対する入力が時刻ｔ０
（ただし、(n−1/2)Ｔ＜ｔ０＜ｎＴ）で確定したとする
と、ラッチ２ａは、このときのクロック信号φ２がＨレ
ベルであるためにデータ貫通状態となっている。したが
って、時刻ｔ０で確定した入力は、データ貫通状態のラ
ッチ２ａによってロジック１ａに転送される。

【００１９】時刻ｔ０に確定した入力がロジック１ａに
転送されると、ロジック１ａでは、処理時間ｔ_a1を費や
してサブステージＡ１を実行する。そして、時刻ｔ１
（ただし、ｔ１＝ｔ０＋ｔ_a1、ｎＴ＜ｔ１＜(n＋1/2)
Ｔ）に、サブステージＡ１の実行を終了する。このと
き、ロジック１ａとロジック１ｂとの間のラッチ２ｂに
はＨレベルのクロック信号φ１が供給されているので、
このラッチ２ｂは、データ貫通状態となっている。した
がって、時刻ｔ１で終了したサブステージＡ１の処理結
果は、データ貫通状態のラッチ２ｂによって直ちにロジ
ック１ｂに転送される。

【００２０】これと同様に、ロジック１ｂによるサブス
テージＡ２の実行終了時刻ｔ２が、ｔ２＝ｔ１＋ｔ_a2、
(n＋1/2)Ｔ＜ｔ２＜(n＋1)Ｔであれば、サブステージＡ
２の処理結果は、データ貫通状態のラッチ２ｃによって
直ちにロジック１ｃに転送される。また、ロジック１ｃ
によるサブステージＢ１の実行終了時刻ｔ３が、ｔ３＝
ｔ２＋ｔ_b1、(n＋1)Ｔ＜ｔ３＜(n＋3/2)Ｔであれば、サ
ブステージＢ１の処理結果は、データ貫通状態のラッチ
２ｄによって直ちにロジック１ｄに転送される。さら
に、ロジック１ｄによるサブステージＢ２の実行終了時
刻ｔ４が、ｔ４＝ｔ３＋ｔ_b2、(n＋3/2)Ｔ＜ｔ４＜(n＋
2)Ｔ）であれば、サブステージＢ２の処理結果は、デー
タ貫通状態のラッチ２ｅによって直ちに外部回路（ただ
し不図示）へ出力される。

【００２１】このように、本実施の形態のパイプライン
処理装置では、複数のラッチ２ａ、２ｂ、２ｃ、２ｄ、
２ｅにおけるデータ貫通状態と保持状態との切り替え
が、二相クロック信号φ１、φ２によって制御されるよ
うになっている。したがって、複数のロジック１ａ、１
ｂ、１ｃ、１ｄでの処理時間ｔ_a1、ｔ_a2、ｔ_b1、ｔ_b2が
等しくない場合であっても、各ロジック１ａ、１ｂ、１
ｃ、１ｄでのサブステージＡ１、Ａ２、Ｂ１、Ｂ２の実
行が終了すると、その処理結果の転送を行うラッチ２
ａ、２ｂ、２ｃ、２ｄ、２ｅがデータ貫通状態となって
いるので、その処理結果が直ちに、その次のサブステー
ジＡ１、Ａ２、Ｂ１、Ｂ２を実行するロジック１ａ、１
ｂ、１ｃ、１ｄへ転送される。

【００２２】これにより、このパイプライン処理装置で
は、各サブステージＡ１、Ａ２、Ｂ１、Ｂ２、すなわち
各ステージＡ、Ｂの処理時間が等しくない場合であって
も、ステージＡ、Ｂからなるデータ処理動作を完了する
までの間に、各ステージＡ、Ｂ内に無駄な待ち時間が発
生してしまうことがなく、結果として処理動作実行の効
率が従来に比べて向上する。

【００２３】また、このパイプライン処理装置では、ラ
ッチ２ａ、２ｂ、２ｃ、２ｄ、２ｅにおけるデータ貫通
状態と保持状態との切り替えを行うための制御信号であ
るクロック信号の周期を、従来のものよりも小さくする
ことができる。例えば、ステージＡの処理時間ｔａ（た
だし、ｔａ＝ｔ_a1＋ｔ_a2）が、ステージＢの処理時間ｔ
ｂ（ただし、ｔｂ＝ｔ_b1＋ｔ_b2）よりも小さい場合を考
えてみる。この場合に、クロック信号の周期は、従来の
ものでは処理時間の最長のもの、すなわち処理時間ｔｂ
となるが、このパイプライン処理装置では各ステージ
Ａ、Ｂ内に無駄な待ち時間が発生しないので（ｔａ＋ｔ
ｂ）／２となる。したがって、従来のものよりも、クロ
ック信号の周期を小さくすることができ、そのために装
置全体（例えばコンピュータシステムや計算機システ
ム）としての性能向上を図ることが可能になる。

【００２４】なお、本実施の形態では、一つのデータ処
理動作を二つのステージＡ、Ｂに分割するとともに、各
ステージＡ、Ｂをそれぞれ二つのサブステージＡ１、Ａ
２、Ｂ１、Ｂ２に分割した場合について説明したが、本
発明はこれに限定されるものではなく、例えば一つのデ
ータ処理動作または各ステージＡ、Ｂをそれぞれ他の数
で分割したものであっても適用可能である。

【００２５】

【発明の効果】以上に説明したように、本発明のパイプ
ライン処理装置では、各処理手段での処理手順の実行が
終了すると、その処理結果の転送を行う転送手段がデー
タ貫通状態となるように、制御手段が各転送手段に対す
る制御を行うので、例えば各処理手順の処理時間が等し
くない場合であっても、各処理手段での処理結果が直ち
にその次の処理手順を実行する処理手段へ転送される。
したがって、このパイプライン処理装置では、各処理手
順の処理時間が等しくない場合であっても、データ処理
動作を完了するまでの間に、無駄な待ち時間が発生して
しまうことがなく、結果として処理動作実行の効率が従
来に比べて向上する。また、これに伴いこのパイプライ
ン処理装置では、転送手段に対する制御を行うための制
御信号の周期を、従来に比べて短くすることができるの
で、例えばコンピュータシステムや計算機システムとい
った装置全体としての性能向上を図ることができる。

【図面の簡単な説明】

【図１】本発明に係わるパイプライン処理装置の実施の
形態の一例の概略構成を示すブロック図である。

【図２】図１のパイプライン処理装置における処理実行
の動作例を示すタイミングチャートである。

【図３】従来のパイプライン処理装置の一例の概略構成
を示すブロック図である。

【符号の説明】

１ａ、１ｂ、１ｃ、１ｄ ロジック（処理手段） ２ａ、２ｂ、２ｃ、２ｄ、２ｅ ラッチ（転送手段） ３ クロック供給回路（制御手段）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一つのデータ処理動作を三以上の処理手
   順に分割し、各処理手順を順に実行することにより、前
   記一つのデータ処理動作を完了するパイプライン処理装
   置であって、 前記各処理手順を実行する三以上の処理手段と、 該三以上の処理手段の中の処理手順の実行順が連続する
   二つの処理手段の間の全てに設けられ、前記実行順が前
   の処理手段での処理結果を前記実行順が後の処理手段へ
   転送可能な状態をデータ貫通状態とした場合に、該デー
   タ貫通状態とするか否かを切り替える複数の転送手段
   と、 該複数の転送手段の中の前記処理結果の転送順が連続す
   る所定数の転送手段のそれぞれに対して位相が異なる同
   周期の制御信号を供給し、該制御信号によって、前記所
   定数の転送手段が同時にデータ貫通状態とならず、か
   つ、前記三以上の処理手段の中の一つが処理手順の実行
   を終了したときに、その次の処理手順を実行する処理手
   段との間に設けられた転送手段がデータ貫通状態となる
   ように、前記複数の転送手段における切り替えを制御す
   る制御手段とを備えてなることを特徴とするパイプライ
   ン処理装置。