JPH08249276A

JPH08249276A - 同期化回路および計算機システム

Info

Publication number: JPH08249276A
Application number: JP5475695A
Authority: JP
Inventors: Koichi Ogasawara; 公一小笠原; Motoaki Chihara; 元明千原; Takeshi Misumi; 武嗣三角; Kenji Okane; 顕二大金
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-03-14
Filing date: 1995-03-14
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】クロック周波数の異なるモジュール間におい
て同期化による性能低下を抑えて高速なデータ転送を行
う。【構成】同期化回路１００は、同期化部１と同期化方
法選択部２とを備える。同期化部１は、図示しないモジ
ュールＭからこのモジュールの動作クロックに同期して
出力されるデータコンプリート信号ＤＣ_Mを、図示しな
いモジュールＢの動作クロックに同期したデータコンプ
リート信号ＤＣ_Bに変換すると共に、次にモジュールＭ
からモジュールＢに転送されるべきデータへの切り替え
およびそれに対応するデータ転送完了信号の出力を抑止
するためのそれぞれ異なったタイミングの複数の待ち要
求信号Ｗ０_M〜Ｗ３_Mを生成する。選択回路１７は、こ
れらの複数の待ち要求信号のいずれか１つを選択してモ
ジュールＢに送出する。両モジュールのクロック周波数
の差に応じて最適の同期化方法を選択すれば高速データ
転送が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はそれぞれ異なる周波数の
クロックに同期して動作するモジュール間でデータ転送
を行う際に同期化を行うための同期化回路に関する。

【０００２】

【従来の技術】従来、この種の同期化回路は図１０のよ
うに構成されていた。この同期化回路は、互いに同期ク
ロックの周波数が異なるモジュールＭとモジュールＢ
（共に図示せず）との間で、データコンプリート信号
（前データの転送完了を通知するためのデータ転送完了
信号）に同期して連続したデータを転送する場合の同期
化制御を行うためのもので、モジュールＭのクロックＣ
_M（図示せず）に同期して動作するレジスタ１１，１
５，１６と、モジュールＢのクロックＣ_B（図示せず）
に同期して動作するレジスタ１２，１３とを備えてい
る。ここで、モジュールＭのクロックＣ_Mの周波数ｆ_M
は、モジュールＢのクロックＣ_Bの周波数ｆ_Bより大き
いか、あるいは等しいものとする。なお、以下の説明
で、サブスクリプト文字“_M”，“_B”は、それぞれモ
ジュールＭおよびモジュールＢのクロックに同期した信
号であることを示す。

【０００３】レジスタ１１はモジュールＭのクロックＣ
_Mに同期したデータコンプリート信号ＤＣ_Mをクロック
Ｃ_Mに同期してラッチするためのもので、その入力端は
オアゲート２１の出力端に接続され、出力端はオアゲー
ト２２の一方の入力端に接続されている。オアゲート２
１の一方の入力端には、データコンプリート信号ＤＣ_M
が入力されるようになっており、他の入力端はアンドゲ
ート２３の出力端に接続されている。このアンドゲート
２３の一方の入力端にはレジスタ１１の出力端が接続さ
れている。なお、前記オアゲート２２の他の入力端には
データコンプリート信号ＤＣ_Mが入力されるようになっ
ている。

【０００４】オアゲート２２の出力端は２分岐され、そ
れぞれ、アンドゲート２４の一方の入力端およびオアゲ
ート３２の一方の入力端に接続されている。アンドゲー
ト２４の出力端は、レジスタ１１の出力をクロックＣ_B
に同期化させるためのレジスタ１２の入力端に接続され
ている。レジスタ１２の出力端は３分岐され、それぞ
れ、アンドゲート２５の一方の入力端、レジスタ１２の
出力を微分するための微分回路をアンドゲート２５と共
に構成するレジスタ１３の入力端、レジスタ１２の出力
をクロックＣ_Bに同期化するためのレジスタ１５の入力
端に接続されている。レジスタ１３の出力端はインバー
タを介してアンドゲート２５の他の入力端に接続されて
いる。アンドゲート２５の出力端からは、モジュールＢ
のクロックＣ_Bに同期したデータコンプリート信号ＤＣ
_Bが直接出力されるようになっている。

【０００５】レジスタ１５の出力端は４分岐され、それ
ぞれ、アンドゲート２６の一方の入力端、レジスタ１５
の出力を微分するための微分回路をアンドゲート２６と
共に構成するレジスタ１６の入力端、およびオアゲート
３２の他の入力端に接続されると共に、インバータを介
して、アンドゲート２４の他の入力端に接続されてい
る。

【０００６】レジスタ１６の出力端はインバータを介し
てアンドゲート２６の他の入力端に接続されている。ア
ンドゲート２６の出力端は、インバータを介して、アン
ドゲート２３の他の入力端に接続されている。

【０００７】なお、レジスタ１１，１２，１３，１５，
１６はそれぞれ図示しないリセット信号によってリセッ
トされるようになっている。

【０００８】以上のような構成の従来の同期化回路の動
作を図１１と共に説明する。ここでは、クロック周波数
の大きいモジュールＭから小さいモジュールＢにデータ
を転送する場合について説明する。

【０００９】初期状態では、各レジスタは図示しないリ
セット信号によりリセットされている。ここでモジュー
ルＭからデータコンプリート信号ＤＣ_M図（１１
（ｂ））が出力されると、この信号はオアゲート２１を
介してレジスタ１１に入力され、ここでラッチされる。
レジスタ１１から出力された信号Ｓ１_M（図１１
（ｃ））は、オアゲート２２においてデータコンプリー
ト信号ＤＣ_Mと論理和をとられ、アンドゲート２４を介
してレジスタ１２に入力される。レジスタ１２は、アン
ドゲート２４の出力をクロックＣ_Bで同期化し、信号Ｓ
１_B（図１１（ｇ））を出力する。この信号Ｓ１_Bはレ
ジスタ１３とアンドゲート２５とからなる微分回路で微
分され、データコンプリート信号ＤＣ_B（図１１
（ｆ））としてモジュールＢに入力される。

【００１０】一方、レジスタ１２の出力信号Ｓ１_Bはレ
ジスタ１５にも入力され、ここでクロックＣ_Mに同期化
されて信号Ｓ２_M（図１１（ｄ））が出力される。この
信号Ｓ２_Mはデータコンプリート信号ＤＣ_Bが出力され
たことを認識するための信号であり、レジスタ１６とア
ンドゲート２６とからなる微分回路によって微分され
る。アンドゲート２６から出力された信号Ｓ３_Mは反転
されたのちアンドゲート２３に入力され、レジスタ１１
をリセットする。

【００１１】オアゲート３２からは、モジュールＭに対
する待ち要求信号Ｗ_M（図１１（ａ））が出力される。
この待ち要求信号Ｗ_Mは、次にモジュールＭからモジュ
ールＢに転送されるべきデータへの切り替えとそれに対
応するデータコンプリート信号ＤＣ_Mの出力とを抑止す
るためのものである。

【００１２】

【発明が解決しようとする課題】従来の同期化回路は以
上のように構成されていたので、常に、データ転送が完
全に完了するまで次のデータ転送は行われない。この場
合、同期化の対象となる両モジュールのクロック周波数
の差が微小なときには、上記のようにデータ転送が完全
に終了するまで待つ必要がなく、次の転送を抑止するサ
イクル数を短縮することができる。

【００１３】しかしながら、このような構成では、常
に、データ転送の終了まで待って次のデータ転送を行う
ようになっていたので、両モジュールのクロック周波数
差が僅かであって、次のデータ転送が開始できるにもか
かわらず転送を開始することができない。すなわち、必
要以上にデータ転送を抑止するようになっている結果、
性能が著しく低下するという問題点があった。

【００１４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、クロック周波数の異なるモジュール
間において同期化による性能低下を抑えて高速なデータ
転送を行うことができる同期化回路を提供することにあ
る。

【００１５】

【課題を解決するための手段】請求項１記載の同期化回
路は、それぞれ異なる周波数のクロックに同期して動作
する第１のモジュールと第２のモジュールとの間でデー
タ転送を行う際に同期化を行うための同期化回路であっ
て、両モジュール間での同期化に使用され得るタイミン
グ信号を複数生成する手段と、これらの複数のタイミン
グ信号のいずれか１つを選択する選択手段とを備え、デ
ータ転送に必要な同期化のための制御方法を任意に選択
可能としたものである。

【００１６】請求項２記載の同期化回路は、請求項１記
載の同期化回路において、前記選択手段が、外部から与
えられた同期化方法設定信号に応じて選択対象を決定す
るように構成したものである。

【００１７】請求項３記載の同期化回路は、請求項２記
載の同期化回路において、前記同期化方法設定信号が固
定的に与えられるように構成したものである。

【００１８】請求項４記載の同期化回路は、請求項２記
載の同期化回路において、前記同期化方法設定信号が可
変的に与えられるように構成したものである。

【００１９】請求項５記載の同期化回路は、請求項１記
載の同期化回路において、さらに、同期化回路の内部ま
たは外部から設定された同期化方法を記憶する記憶手段
を備え、前記選択手段が、前記記憶手段の内容に応じて
選択対象を決定するように構成したものである。

【００２０】請求項６記載の同期化回路は、請求項１記
載の同期化回路において、さらに、前記第１および第２
のモジュールの動作クロック周波数を検出する検出手段
と、検出された両クロック周波数の比または差を計算す
る計算手段とを備え、前記選択手段が、前記計算手段の
計算結果に応じて選択対象を決定するように構成したも
のである。

【００２１】請求項７記載の同期化回路は、それぞれ異
なる周波数のクロックに同期して動作する第１および第
２のモジュール間でデータ転送を行う際に同期化を行う
ための同期化回路であって、前記第１のモジュールから
当該第１のモジュールの動作クロックに同期して出力さ
れる、前データ転送の完了を通知するためのデータ転送
完了信号を、前記第２のモジュールの動作クロックに同
期化させる同期化手段と、次に第１のモジュールから第
２のモジュールに転送されるべきデータへの切り替えお
よびそれに対応するデータ転送完了信号の出力を抑止す
るためのそれぞれ異なったタイミングの複数の待ち要求
信号を生成する手段と、これらの複数の待ち要求信号の
いずれか１つを選択して第１のモジュールに返送する選
択手段とを備えている。

【００２２】請求項８記載の計算機システムは、所定の
演算処理を行う演算装置と、専ら外部の入出力装置の制
御を行う入出力プロセッサとしてのチャネルと、各種デ
ータを記憶するメインメモリと、このメインメモリを制
御するメモリコントローラとを備えると共に、これらの
各装置がそれぞれ同一または異なる周波数のクロックに
同期して動作する計算システムにおいて、前記メモリコ
ントローラ内に、請求項１ないし請求項７のいずれか１
に記載の同期化回路を設け、この同期化回路によって、
前記メモリコントローラと前記演算装置との間で両者の
クロック周波数の相違量に応じた同期化制御を行うと共
に、前記メモリコントローラと前記チャネルとの間で両
者のクロック周波数の相違量に応じた同期化制御を行
い、メモリコントローラと演算装置またはチャネルとの
間でデータ転送を行うようにしたものである。

【００２３】

【作用】請求項１ないし請求項６のいずれか１に記載の
同期化回路では、それぞれ異なる周波数のクロックに同
期して動作する両モジュール間での同期化に使用され得
る複数のタイミング信号が生成されると共に、これらの
タイミング信号のいずれか１つが選択されて使用され
る。これにより、データ転送に必要な同期化のための制
御方法が任意に選択できる。

【００２４】特に、請求項２ないし４のいずれか１に記
載の同期化回路では、外部からの設定によって同期化の
ための制御方法が選択される。中でも、請求項３記載の
同期化回路では選択は固定的に行われ、請求項４記載の
同期化回路では選択は可変的に行われる。

【００２５】また、請求項５記載の同期化回路では、同
期化回路の内部または外部から記憶手段に設定された同
期化方法に応じて同期化のための制御方法が選択され
る。

【００２６】また、請求項６記載の同期化回路では、両
モジュールの動作クロック周波数の比または差に応じて
同期化のための制御方法が自動的に選択される。

【００２７】また、請求項７記載の同期化回路では、第
１のモジュールからのデータ転送完了信号が第２のモジ
ュールの動作クロックに同期化されると共に、それぞれ
異なったタイミングの複数の待ち要求信号が生成され、
これらの複数の待ち要求信号のいずれか１つを選択する
ことによって、次データへの切り替えとそれに対応する
データ転送完了信号の出力が抑止され、同期化が行われ
る。

【００２８】請求項８記載の計算機システムでは、メモ
リコントローラ内に設けた同期化回路によって、メモリ
コントローラと演算装置との間で両者のクロック周波数
の相違量に応じた同期化制御が行われると共に、メモリ
コントローラとチャネルとの間で両者のクロック周波数
の相違量に応じた同期化制御が行われ、メモリコントロ
ーラと演算装置またはチャネルとの間で円滑なデータ転
送が行われる。

【００２９】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。

【００３０】図１は本発明の第１の実施例に係る同期化
回路の構成を表わすものである。この図で、従来例と同
一構成要素には同一符号を付す。

【００３１】この同期化回路は、互いに同期クロックの
周波数が異なるモジュールＭとモジュールＢ（共に図示
せず）との間で、データコンプリート信号に同期して連
続したデータを転送する場合の同期化制御を行うための
もので、同期化部１と同期化方法選択部２とから構成さ
れている。同期化部１は、モジュールＭのクロックＣ_M
（図示せず）に同期して動作するレジスタ１１，１５，
１６と、モジュールＢのクロックＣ_B（図示せず）に同
期して動作するレジスタ１２，１３とを備え、同期化方
法選択部２は、４対１の選択回路１７と２対１の選択回
路１４とを備えている。ここで、モジュールＭのクロッ
クＣ_Mの周波数ｆ_Mは、モジュールＢのクロックＣ_Bの
周波数ｆ_Bより大きいか、あるいは等しいものとする。
なお、以下の説明で、サブスクリプト文
字“_M”，“_B”は、それぞれモジュールＭおよびモジ
ュールＢのクロックに同期した信号であることを示す。

【００３２】レジスタ１１はモジュールＭのクロックＣ
_Mに同期したデータコンプリート信号ＤＣ_Mをクロック
Ｃ_Mに同期してラッチするためのもので、その入力端は
オアゲート２１の出力端に接続され、出力端はオアゲー
ト２２の一方の入力端に接続されている。オアゲート２
１の一方の入力端には、データコンプリート信号ＤＣ_M
が入力されるようになっており、他の入力端はアンドゲ
ート２３の出力端に接続されている。このアンドゲート
２３の一方の入力端にはレジスタ１１の出力端が接続さ
れている。なお、前記オアゲート２２の他の入力端には
データコンプリート信号ＤＣ_Mが入力されるようになっ
ている。

【００３３】オアゲート２２の出力端は４分岐され、そ
れぞれ、アンドゲート２４の一方の入力端、アンドゲー
ト３１の一方の入力端、同期化方法選択部２の選択回路
１７の入力端「２」、およびオアゲート３２の一方の入
力端に接続されている。アンドゲート３１の出力端とオ
アゲート３２の出力端は、それぞれ選択回路１７の入力
端「１」，「３」に接続されている。選択回路１７の入
力端「０」は接地されている。

【００３４】アンドゲート２４の出力端は、レジスタ１
１の出力をクロックＣ_Bに同期化させるためのレジスタ
１２の入力端に接続されている。レジスタ１２の出力端
は３分岐され、それぞれ、アンドゲート２５の一方の入
力端、レジスタ１２の出力を微分するための微分回路を
アンドゲート２５と共に構成するレジスタ１３の入力
端、レジスタ１２の出力をクロックＣ_Bに同期化するた
めのレジスタ１５の入力端に接続されている。レジスタ
１３の出力端はインバータを介してアンドゲート２５の
他の入力端に接続されている。アンドゲート２５の出力
端は同期化方法選択部２の選択回路１４の入力端「１」
に接続されている。選択回路１４の入力端「０」にはデ
ータコンプリート信号ＤＣ_Mが直接入力されるようにな
っている。

【００３５】レジスタ１５の出力端は５分岐され、それ
ぞれ、アンドゲート２６の一方の入力端、レジスタ１５
の出力を微分するための微分回路をアンドゲート２６と
共に構成するレジスタ１６の入力端、およびオアゲート
３２の他の入力端に接続されると共に、インバータを介
して、アンドゲート２４の他の入力端とアンドゲート３
１の他の入力端とに接続されている。

【００３６】レジスタ１６の出力端はインバータを介し
てアンドゲート２６の他の入力端に接続されている。ア
ンドゲート２６の出力端は、インバータを介して、アン
ドゲート２３の他の入力端に接続されている。

【００３７】なお、レジスタ１１，１２，１３，１５，
１６はそれぞれ図示しないリセット信号によってリセッ
トされるようになっている。

【００３８】選択回路１７は両モジュール間の同期化方
法（同期化の程度）を選択するためのものである。すな
わち、選択回路１７には２本の選択信号Ｓ₀，Ｓ₁が入
力され、これらの信号の組合せに応じて、４つの入力端
に入力される信号Ｗ０_M〜Ｗ３_Mのいずれか１つを選択
し、モジュールＭに対する待ち要求信号Ｗ_Mとして出力
するようになっている。具体的には、選択回路１７は、
選択信号（Ｓ₀，Ｓ₁）が（０，０）、（０，１）、
（１，０）、（１，１）のときは、それぞれに対応して
入力端「０」，「１」，「２」，「３」への入力信号を
選択する。

【００３９】選択信号Ｓ₀，Ｓ₁はまた、それぞれイン
バータを介してナンドゲート２７の入力端にも入力され
る。ナンドゲート２７からの出力信号は選択回路１４に
入力され、この信号によって２つの入力端に入力される
信号のいずれか１つを選択し、モジュールＢのクロック
Ｃ_Bに同期したデータコンプリート信号ＤＣ_Bとして出
力するようになっている。具体的には、選択回路１４
は、選択信号Ｓ₀，Ｓ₁が共に“０”の場合にのみ入力
端「０」への入力信号を選択し、それ以外は入力端
「１」への入力信号を選択するようになっている。

【００４０】以上のような構成の同期化回路の動作を図
２〜図４と共に説明する。ここでは、クロック周波数の
大きいモジュールＭから小さいモジュールＢにデータを
転送する場合について説明する。

【００４１】初期状態では、各レジスタは図示しないリ
セット信号によりリセットされている。ここでモジュー
ルＭからデータコンプリート信号ＤＣ_M（図２（ｂ），
図３（ｂ），図４（ｂ））が出力されると、この信号は
オアゲート２１を介してレジスタ１１に入力され、ここ
でラッチされる。レジスタ１１から出力された信号Ｓ１
_M（図２（ｃ），図３（ｃ），図４（ｃ））は、オアゲ
ート２２においてデータコンプリート信号ＤＣ_Mと論理
和をとられ、アンドゲート２４を介してレジスタ１２に
入力される。レジスタ１２は、アンドゲート２４の出力
をクロックＣ_Bで同期化し、信号Ｓ１_B（図２（ｇ），
図３（ｇ），図４（ｇ））を出力する。この信号Ｓ１_B
はレジスタ１３およびアンドゲート２５からなる微分回
路で微分され、選択回路１４に入力される。ここで、選
択信号Ｓ₀，Ｓ₁の少なくとも一方が“１”であるとす
ると、アンドゲート２５の出力（上記の信号Ｓ１_B）が
選択回路１４からデータコンプリート信号ＤＣ_B（図２
（ｆ），図３（ｆ），図４（ｆ））としてモジュールＢ
に入力される。

【００４２】一方、レジスタ１２の出力信号Ｓ１_Bはレ
ジスタ１５にも入力され、ここでクロックＣ_Mに同期化
されて信号Ｓ２_M（図２（ｄ），図３（ｄ），図４
（ｄ））が出力される。この信号Ｓ２_Mはデータコンプ
リート信号ＤＣ_Bが出力されたことを認識するための信
号であり、レジスタ１６とアンドゲート２６とによって
微分される。アンドゲート２６から出力された微分信号
Ｓ３_Mは反転されたのちアンドゲート２３に入力され、
レジスタ１１をリセットする。

【００４３】選択回路１７からは、選択信号Ｓ₀，Ｓ₁
の組合せに応じて、オアゲート３２の出力信号Ｗ３_M，
オアゲート２２の出力信号Ｗ２_M，アンドゲート３１の
出力信号Ｗ１_Mのいずれか１つが選択され、待ち要求信
号Ｗ_M（図２（ａ），図３（ａ），図４（ａ））として
出力される。この待ち要求信号Ｗ_Mは、次にモジュール
ＭからモジュールＢに転送されるべきデータへの切り替
えとそれに対応するデータコンプリート信号ＤＣ_Mの出
力とを抑止するためのものである。

【００４４】次に、図２〜図４を参照して、選択信号Ｓ
₀，Ｓ₁の各組合せに対応した図１の同期化回路の動作
を説明する。

【００４５】選択信号Ｓ₀，Ｓ₁として（１，１）を設
定した場合には、選択回路１７によって信号Ｗ３_Mが選
択され、データコンプリート信号ＤＣ_Bとして出力され
る。したがって、図２に示すように、データコンプリー
ト信号ＤＣ_M（図２（ｂ））、信号Ｓ１_M（同図
（ｃ））または信号Ｓ２_M（同図（ｄ））が“１”の間
は、次に転送されるデータへの切り替えとそれに対応す
るデータコンプリート信号ＤＣ_Mの出力が抑制され、同
図（ｅ）に示すように、１つのデータ転送が完全に終了
するのを待って次のデータ転送が行われる。

【００４６】また、選択信号Ｓ₀，Ｓ₁として（１，
０）を設定した場合は、選択回路１７によって信号Ｗ２
_Mが選択され、データコンプリート信号ＤＣ_Bとして出
力される。したがって、図３に示すように、データコン
プリート信号ＤＣ_M（図２（ｂ））または信号Ｓ１
_M（同図（ｃ））が“１”の間だけ、次に転送されるデ
ータへの切り替えとそれに対応するデータコンプリート
信号ＤＣ_Mの出力が抑制され、同図（ｅ）に示すように
データ転送が行われる。この方法はモジュールＭのクロ
ック周波数ｆ_MがモジュールＢのクロック周波数ｆ_Bの
２倍程度以下の場合に有効であり、これにより、同期化
に伴う性能低下を緩和して高速にデータ転送を行うこと
ができる。

【００４７】また、選択信号Ｓ₀，Ｓ₁として（０，
１）を設定すると、選択回路１７によって信号Ｗ１_Mが
選択され、データコンプリート信号ＤＣ_Bとして出力さ
れる。したがって、図４に示すように、データコンプリ
ート信号ＤＣ_M（図４（ｂ））または信号Ｓ１_M（同図
（ｃ））が“１”で、かつ信号Ｓ２_M（同図（ｄ））が
“０”の間だけ、次に転送されるデータへの切り替えと
それに対応するデータコンプリート信号ＤＣ_Mの出力が
抑制され、同図（ｅ）に示すようにデータ転送が行われ
る。この方法はモジュールＭのクロック周波数ｆ_Mがモ
ジュールＢのクロック周波数ｆ_Bの１．５倍程度以下の
場合に有効であり、これにより、同期化に伴う性能低下
を緩和して高速にデータ転送を行うことができる。

【００４８】また、モジュールＭのクロック周波数ｆ_M
がモジュールＢのクロック周波数ｆ_Bと等しい場合は、
データコンプリート信号を同期化する必要がないので、
選択信号Ｓ₀，Ｓ₁として（０，０）を設定する。これ
により、選択回路１４からデータコンプリート信号ＤＣ
_Mがそのまま出力されると共に、選択回路１７から待ち
要求信号Ｗ_Mとして信号“０”が出力され、データコン
プリート信号ＤＣ_Mに同期してデータ転送が行われる。

【００４９】このように、本実施例では、両モジュール
の同期化クロック周波数の相違の程度に応じて選択信号
Ｓ₀，Ｓ₁を適宜設定することにより、最適な同期化回
路を構成することができる。

【００５０】図５は本発明の第２の実施例に係る同期化
回路を表すものである。上記の第１の実施例（図１）で
は、同期化方法の選択（信号Ｗ０_M〜Ｗ３_Mの選択）の
手段として選択信号Ｓ₀，Ｓ₁を用いるようにしたが、
これに代えて同期化回路の外部からの設定信号を用いる
ようにすることも可能である。すなわち、図５に示すよ
うに、同期化回路１００の同期化部１（図１におけるも
のと同一）に接続した同期化方法設定信号線Ｌ₀〜Ｌ₃
を設け、その１つを電源に接続すると共に他を接地し、
電源に接続した同期化方法設定信号線によって同期化方
法を指示するようにする。具体的には、Ｌ₀〜Ｌ₃によ
って図１の信号Ｗ０_M〜Ｗ３_Mをそれぞれゲートした後
それらの論理和をとって待ち要求信号Ｗ_Mとすると共
に、Ｌ₀〜Ｌ₃によって図１のアンドゲート２５の出力
とデータコンプリート信号ＤＣ_Mとをゲートして、その
いずれか一方をデータコンプリート信号ＤＣ_Bとする。
図５の例では、同期化方法設定信号線Ｌ₀が電源に接続
されており、図１における信号Ｗ０_M（＝“０”）が待
ち要求信号Ｗ_Mとして出力されると共に、データコンプ
リート信号ＤＣ_Mがそのままデータコンプリート信号Ｄ
Ｃ_Bとして出力される。また、これとは逆に、１つの同
期化信号線を接地すると共に、他を電源に接続し、接地
した信号線によって同期化方法を指示するようにしても
よい。

【００５１】なお、この方法では４本の信号線を用いて
いるが、図１に示した選択信号Ｓ₀，Ｓ₁の２本の設定
信号線を用いて外部から設定するようにしてもよい。

【００５２】図６は本発明の第３の実施例に係る同期化
回路の構成を表すものである。上記の第２の実施例は、
同期化方法設定信号線Ｌ₀〜Ｌ₃を固定的に設定するも
のであるが、本実施例では、図６に示すように同期化方
法設定信号線Ｌ₀〜Ｌ₃に切替スイッチＳＷ₀〜ＳＷ₃
を設け、各信号線を電源または接地に適宜切り替えられ
るように構成している。これにより、同期化方法を外部
から容易に変更することができる。

【００５３】図７は本発明の第４の実施例に係る同期化
回路の構成を表すものである。この同期化回路１００は
内部に同期化方法設定レジスタ３を備えている。同期化
方法設定レジスタ３は同期化回路１００における同期化
方法を設定するためのもので、同期化回路１０の外部か
ら与えられる外部設定信号４または同期化回路１００の
内部で生成される内部設定信号５によって設定可能とな
っている。同期化回路１００の主要部（同期化に係る部
分）は図１の同期化部１と同様の構成である。

【００５４】この回路では、同期化方法設定レジスタ３
に設定された同期化方法は同期化方法指示信号６として
出力され、これに基づいて同期化回路１００における同
期化の方法が決定される。なお、内部設定信号５は、例
えば図示しないＣＰＵ（中央処理装置）から与えられる
が、これによって同期化方法をダイナミックに変化させ
ることができる。

【００５５】図８は本発明の第５の実施例に係る同期化
回路の構成を表すものである。この同期化回路１００
は、モジュールＭのクロックＣ_Mを一定期間内でカウン
トするカウンタ７と、モジュールＢのクロックＣ_Bを一
定期間内でカウントするカウンタ８と、カウンタ７およ
びカウンタ８でのカウント値の比を計算する比計算回路
９と、この比計算回路９から与えられたカウント値の比
に応じた同期化方法でモジュールＭ，Ｂ間の同期化を行
う同期化部１とを備えている。なお、同期化部１は、図
１に示した回路と同様の構成である。

【００５６】この同期化回路１００では、各モジュール
の一定時間内のクロック比、すなわちクロック周波数比
を求め、これを同期化方法指示信号６として同期化部１
に与える。これにより、クロック周波数の比に応じて自
動的に同期化方法の設定が行われる。したがって、上記
第２および第３の実施例におけるように、逐一明示的に
設定する必要がない。

【００５７】なお、本実施例では両モジュールのクロッ
ク周波数の比を計算することとしたが、差を計算するよ
うにしてもよい。

【００５８】次に、本発明の第６の実施例について説明
する。

【００５９】図９は本発明の同期化回路を用いた計算機
システムの一構成例を表すものである。このシステム
は、演算装置４１と、入出力プロセッサとしてのチャネ
ル４２と、図示しないメインメモリの制御を行うメモリ
コントローラ４３とを備え、各間はデータバス４５によ
って接続されている。メモリコントローラ４３は、デー
タバス４５の制御を行うバス制御回路（図示せず）と、
同期化回路１００を備えている。同期化回路１００は上
記第１ないし第４の実施例（図１，図５，図６，図７）
のいずれか１に示した構成である。演算装置４１、チャ
ネル４２およびメモリコントローラ４３は、それぞれク
ロックＣ₄₁、Ｃ₄₂、Ｃ₄₃に同期して動作するようになっ
ている。

【００６０】このシステムでは、バス制御回路のバス制
御により、データバス４５を介し異なる周波数のデータ
を時分割で転送可能となっている。すなわち、演算装置
４１およびチャネル４２は互いに異なる周波数のクロッ
クに同期してメモリコントローラ４３にアクセス可能と
なっている。但し、演算装置４１とチャネル４２との間
での直接のアクセスは行わないものとする。具体的に
は、演算装置４１はクロックＣ₄₁に同期したデータコン
プリート信号ＤＣ₄₁を用いてメモリコントローラ４３に
アクセスし、チャネル４２はクロックＣ₄₂に同期したデ
ータコンプリート信号ＤＣ₄₂を用いてメモリコントロー
ラ４３にアクセスするようになっている。ここで、クロ
ックＣ₄₂とクロックＣ₄₃とは同一周波数であるが、クロ
ックＣ₄₁の周波数は異なるものとする。すなわち、チャ
ネル４２とメモリコントローラ４３とは同期している
が、演算装置４１とメモリコントローラ４３とは非同期
である。

【００６１】このようなシステムにおいて、演算装置４
１とメモリコントローラ４３との間のデータ転送は、最
適な同期化方法を選択して行う。具体的には、メモリコ
ントローラ４３の同期化回路１００において、図１に示
した信号Ｗ１_M〜Ｗ３_Mに相当する信号のいずれか１つ
を選択して演算装置４１に対する待ち要求信号Ｗ₄₁（図
示せず）とすると共に、クロックＣ₄₁に同期したデータ
コンプリート信号ＤＣ₄₁をクロックＣ₄₃に同期したデー
タコンプリート信号ＤＣ₄₃（図示せず）に変換する同期
化を行う。一方、チャネル４２とメモリコントローラ４
３との間は同期しているので、チャネル４２に対する待
ち要求信号Ｗ₄₂（図示せず）として図１のＷ０_Mに相当
する信号（＝“０”）を選択すると共に、データコンプ
リート信号ＤＣ₄₂をそのまま用いればよい。

【００６２】このシステムでは、演算装置４１の性能ア
ップが極めて容易となる。すなわち、演算装置４１をよ
り高いクロック周波数のものに変更する場合、メモリコ
ントローラ４３の同期化回路１００の同期化方法の設定
を変更するだけで演算装置４１の性能向上に対応でき、
チャネル４２の性能（クロック周波数）を変更する必要
がない。

【００６３】なお、本実施例では、メモリコントローラ
に対し、演算装置は非同期、チャネルは同期としたが、
これに限るものではなく、反対に、演算装置は同期、チ
ャネルは非同期としてもよい。この場合、演算性能を変
更せずにチャネル性能のみを変更することが可能であ
る。この方法は、演算装置の性能に比べてチャネルの性
能が要求される巨大入出力システムにおいてさらにチャ
ネルの性能強化を図る場合等に効果的である。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
データ転送に必要な同期化のための制御方法が任意に選
択できるようにしたので、同期化の対象となる両クロッ
ク周波数の相違量に応じて、同期化のための最適な制御
方法を選択することができ、効率よく高速データ転送を
行うことができる。

【００６５】特に、請求項２ないし４のいずれか１に記
載の同期化回路によれば、外部からの設定によって同期
化のための制御方法を選択可能としたので、同期化回路
内部を修正することなく外部から同期化方法を設定する
ことができる。中でも、請求項４記載の同期化回路によ
れば、選択は可変的に行うことができるので、同期化方
法の変更が極めて容易である。

【００６６】また、請求項５記載の同期化回路では、同
期化回路内に記憶手段を設け、これに同期化回路の内部
または外部から設定された同期化方法を記憶させるよう
にしたので、例えば同期化回路内のＣＰＵ等の制御によ
って同期化の方法をダイナミックに変化させることも可
能となる。

【００６７】また、請求項６記載の同期化回路では、両
モジュールの動作クロック周波数の比または差に応じて
同期化のための制御方法を自動的に選択するようにした
ので、相手側のモジュールのクロック周波数を変更した
場合には自動的に同期化方法が変更され、人手による変
更が必要なくなる。

【００６８】請求項８記載の計算機システムでは、メモ
リコントローラ内に設けた同期化回路によって、メモリ
コントローラと演算装置との間で両者のクロック周波数
の相違量に応じた同期化制御を行うと共に、メモリコン
トローラとチャネルとの間で両者のクロック周波数の相
違量に応じた同期化制御を行うようにしたので、演算装
置またはチャネルのうち一方を変更せずに他方の性能を
向上させるような変更が容易である。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る同期化回路の構
成を表す回路図である。

【図２】図１の同期化回路の動作を説明するためのタ
イミング図である。

【図３】図１の同期化回路の動作を説明するためのタ
イミング図である。

【図４】図１の同期化回路の動作を説明するためのタ
イミング図である。

【図５】本発明の第２の実施例に係る同期化回路の構
成を表すブロック図である。

【図６】本発明の第３の実施例に係る同期化回路の構
成を表すブロック図である。

【図７】本発明の第４の実施例に係る同期化回路の構
成を表すブロック図である。

【図８】本発明の第５の実施例に係る同期化回路の構
成を表すブロック図である。

【図９】本発明の同期化回路を適用した計算機システ
ムの一構成例を表すブロック図である。

【図１０】従来の同期化回路の構成を表す回路図であ
る。

【図１１】図１０の同期化回路の動作を説明するため
のタイミング図である。

【符号の説明】

１同期化部、２同期化方法選択部、３同期化方法
設定レジスタ、４外部設定信号、５内部設定信号、
６同期化方法指示信号、７，８カウンタ、９比計
算回路、１１，１２，１３，１５，１６レジスタ、１
４，１７選択回路、４１演算装置、４２チャネ
ル、４３メモリコントローラ、１００同期化回路、Ｄ
Ｃ_M，ＤＣ_B データコンプリート信号、Ｗ_M 待ち要
求信号、Ｌ₀〜Ｌ₃ 同期化方法設定信号線、ＳＷ₀〜
ＳＷ₃ 切替スイッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者大金顕二神奈川県鎌倉市上町屋325番地三菱電機株式会社情報システム製作所内

Claims

【特許請求の範囲】

【請求項１】それぞれ異なる周波数のクロックに同期
して動作する第１のモジュールと第２のモジュールとの
間でデータ転送を行う際に同期化を行うための同期化回
路であって、両モジュール間での同期化に使用され得るタイミング信
号を複数生成する手段と、これらの複数のタイミング信号のいずれか１つを選択す
る選択手段と、を備え、データ転送に必要な同期化のための制御方法を任意に選
択可能としたことを特徴とする同期化回路。
【請求項２】前記選択手段は、外部から与えられた同
期化方法設定信号に応じて選択対象を決定することを特
徴とする請求項１記載の同期化回路。
【請求項３】前記同期化方法設定信号は固定的に与え
られることを特徴とする請求項２記載の同期化回路。
【請求項４】前記同期化方法設定信号は可変的に与え
られることを特徴とする請求項２記載の同期化回路。
【請求項５】さらに、同期化回路の内部または外部か
ら設定された同期化方法を記憶する記憶手段を備え、前記選択手段は、前記記憶手段の内容に応じて選択対象
を決定することを特徴とする請求項１記載の同期化回
路。
【請求項６】さらに、前記第１および第２のモジュー
ルの動作クロック周波数を検出する検出手段と、検出された両クロック周波数の比または差を計算する計
算手段と、を備え、前記選択手段は、前記計算手段の計算結果に応じて選択
対象を決定することを特徴とする請求項１記載の同期化
回路。
【請求項７】それぞれ異なる周波数のクロックに同期
して動作する第１および第２のモジュール間でデータ転
送を行う際に同期化を行うための同期化回路であって、前記第１のモジュールから当該第１のモジュールの動作
クロックに同期して出力される、前データ転送の完了を
通知するためのデータ転送完了信号を、前記第２のモジ
ュールの動作クロックに同期化させる同期化手段と、次に第１のモジュールから第２のモジュールに転送され
るべきデータへの切り替えおよびそれに対応するデータ
転送完了信号の出力を抑止するためのそれぞれ異なった
タイミングの複数の待ち要求信号を生成する手段と、これらの複数の待ち要求信号のいずれか１つを選択して
第１のモジュールに返送する選択手段と、を備えたことを特徴とする同期化回路。
【請求項８】所定の演算処理を行う演算装置と、専ら
外部の入出力装置の制御を行う入出力プロセッサとして
のチャネルと、各種データを記憶するメインメモリと、
このメインメモリを制御するメモリコントローラとを備
えると共に、これらの各装置がそれぞれ同一または異な
る周波数のクロックに同期して動作する計算システムに
おいて、前記メモリコントローラ内に、請求項１ないし請求項７
のいずれか１に記載の同期化回路を設け、この同期化回路によって、前記メモリコントローラと前
記演算装置との間で両者のクロック周波数の相違量に応
じた同期化制御を行うと共に、前記メモリコントローラ
と前記チャネルとの間で両者のクロック周波数の相違量
に応じた同期化制御を行い、メモリコントローラと演算装置またはチャネルとの間で
データ転送を行うようにしたことを特徴とする計算機シ
ステム。