JPH09319593A - 割込み制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 割込み要求信号の入力タイミングを制御する
回路が不要で、割込み要求記憶部の数が多いときでも回
路規模が大きくならないようにする。 【解決手段】 マイクロプロセッサから書込み要求され
た場合には、書込み要求信号Ｓ₁₃がアンド回路13に入力
されるが、割込み要求記憶部書込み許可レジスタ11には
マイクロプロセッサの命令によって“Ｌ”レベルのデー
タＤ₁₁がデータバス12から書き込んでいると、割込み要
求記憶部書込み許可信号Ｓ₁₂及び書込み信号Ｓ₁₄が
“Ｌ”レベルになって、データＤ₁₃は割込み要求記憶部
14に書き込まれない。しかしながら、マイクロプロセッ
サの命令によって“Ｈ”レベルのデータＤ₁₁をデータバ
ス12から割込み要求記憶部書込み許可レジスタ11に書き
込むと、割込み要求記憶部書込み許可信号Ｓ₁₂及び書込
み信号Ｓ₁₄が“Ｈ”レベルになって、データＤ₁₃が割込
み要求記憶部14に書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サの割込み制御回路に関するものである。

【０００２】

【従来の技術】従来、割込み要求信号が入力すると、割
込み要求データを記憶して、マイクロプロセッサからの
命令による書込み或いは読出しを行わせる割込み要求記
憶部を有する割込み制御回路が多用されている。

【０００３】以下、従来の割込み制御回路について説明
する。

【０００４】図５は従来の割込み制御回路のブロック図
で、１は、マイクロプロセッサ(図示しない)から割込み
要求信号Ｓ₁，書込み信号Ｓ₂或いはオア回路２から書込
みデータＤ₁が入力されると、これ等の信号或いはデー
タを割込み要求データＤ₂として出力する割込み要求記
憶部、３は、マイクロプロセッサから読出し信号Ｓ₃が
入力されると、割込み要求データＤ₂をデータＤ₃として
データバス４に出力する３ステートバッファである。

【０００５】５は、マイクロプロセッサから読出し信号
Ｓ₃が入力されると、割込み要求データＤ₂を割込み要求
退避データＤ₄として出力する割込み要求退避レジス
タ、６は、割込み要求退避データＤ₄が入力されると、
このデータを反転させた反転データＤ₅を出力する反転
素子、７は割込み要求データＤ₂と反転データＤ₅とに応
じたデータをオア回路２に出力するアンド回路、８は書
込み信号Ｓ₂とデータＤが伝送されているデータバス４
からのデータＤ₆とに応じたデータをオア回路２に出力
するアンド回路である。

【０００６】このような構成を有する従来の割込み制御
回路において、当初、マイクロプロセッサから割込み要
求されていない場合には、割込み要求信号Ｓ₁は割込み
要求記憶部１に入力しないので、割込み要求記憶部１は
“Ｌ”レベルの割込み要求データＤ₂を出力する。

【０００７】この状態のときに、マイクロプロセッサか
ら読出し要求されて、読出し信号Ｓ₃が３ステートバッ
ファ３と割込み要求退避レジスタ５に入力すると、３ス
テートバッファ３がＯＮ状態になって“Ｌ”レベルの割
込み要求データＤ₂を“Ｌ"レベルのデータＤ₃としてデ
ータバス４に出力する。

【０００８】一方、割込み要求退避レジスタ５は“Ｌ”
レベルの割込み要求データＤ₂を“Ｌ”レベルの割込み
要求退避データＤ₄として出力するので、反転素子６は
“Ｈ”レベルの反転データＤ₅として出力するが、割込
み要求データＤ₂は“Ｌ”レベルであるので、アンド回
路７は“Ｌ”レベルのデータを出力する。

【０００９】又、このときマイクロプロセッサからは書
込み要求されておらず、書込み信号Ｓ₂はアンド回路８
に入力していないので、アンド回路８は“Ｌ”レベルの
データを出力する。

【００１０】このため、オア回路２は“Ｌ”レベルの書
込みデータＤ₁を出力して、書込み要求記憶部１から出
力される割込み要求データＤ₂を“Ｌ”レベルに保持す
る。

【００１１】次に、マイクロプロセッサから割込み要求
された場合には、割込み要求信号Ｓ₁が割込み要求記憶
部１に入力して、割込み要求記憶部１は“Ｈ"レベルの
割込み要求データＤ₂を出力する。

【００１２】この状態のときに、マイクロプロセッサか
ら書込み要求されると、書込み信号Ｓ₂が割込み要求記
憶部１及びアンド回路８に入力するため、アンド回路８
はデータＤ₆に同期した“Ｈ"レベル或いは“Ｌ"レベル
のデータを出力する。

【００１３】しかしながら、書込み信号Ｓ₂が割込み要
求記憶部１に入力して、割込み要求データＤ₂が“Ｈ”
レベルになっても、割込み要求退避レジスタ５には読出
し信号Ｓ₃は入力していないので、割込み要求退避デー
タＤ₄は“Ｌ”レベルに、反転データＤ₅は“Ｈ”レベル
に保持されて、アンド回路７は“Ｈ”レベルのデータを
出力し続ける。

【００１４】このため、オア回路２は“Ｈ”レベルの書
込みデータＤ₁を出力して、書込み要求記憶部１から出
力される割込み要求データＤ₂を“Ｈ”レベルに保持す
る。

【００１５】更に、マイクロプロセッサから割込み要求
されない場合には、割込み要求信号Ｓ₁が割込み要求記
憶部１に入力しないので、割込み要求記憶部１は“Ｌ"
レベルの割込み要求データＤ₂を出力し、又、割込み要
求退避レジスタ５は“Ｌ”レベルの割込み要求退避デー
タＤ₄を出力するので、反転データＤ₅は“Ｈ”レベルに
保持されて、アンド回路７は“Ｌ”レベルのデータを出
力する。

【００１６】この状態のときに、マイクロプロセッサか
ら書込み要求されると、書込み信号Ｓ₂が割込み要求記
憶部１及びアンド回路８に入力するため、アンド回路８
はデータＤ₆に同期したデータを出力する。

【００１７】このため、オア回路２はデータバス４から
のデータＤ₆を書込み要求記憶部１に書き込む。

【００１８】このようにして、データバス４のデータＤ
₆の読出し，演算或いは書込みの一連の動作を行ってい
るときに、割込み要求信号Ｓ₁が入力しても、割込み要
求記憶部１に記憶された割込み要求データＤ₂は消去さ
れない。

【００１９】

【発明が解決しようとする課題】ところで、図６に示す
ように、マイクロプロセッサから読出し要求されている
途中で割込み要求された場合、即ち、読出し信号Ｓ₃が
“Ｈ”レベルから“Ｌ”レベルに立ち下がるのと同時
に、割込み要求信号Ｓ₁が“Ｌ”レベルから“Ｈ”レベ
ルに立ち上がったときには、理論上は、割込み要求信号
Ｓ₁が“Ｈ”レベルになると、割込み要求データＤ₂が
“Ｈ”レベルとなると共に、割込み要求退避レジスタ５
が“Ｈ”レベルの割込み要求データＤ₂を読み込むの
で、割込み要求退避データＤ₄は“Ｈ”レベル、反転デ
ータＤ₆は“Ｌ”レベルとなる。

【００２０】しかしながら、実際には、読出し信号Ｓ₃
の入力タイミングは３ステートバッファ３への入力が割
込み要求退避レジスタ５への入力よりも早いため、割込
み要求データＤ₂が“Ｈ”レベルになっても、３ステー
トバッファ３からデータバス４に入力するデータＤ₃は
“Ｌ”レベルに保持される。

【００２１】又、データバス４のデータＤ₆を割込み要
求記憶部１に書き込む場合には、割込み要求退避データ
Ｄ₄の反転データＤ₅は“Ｌ”レベルである。ところが、
書込み信号Ｓ₂が入力して、“Ｌ”レベルの書込みデー
タＤ₁が割込み要求記憶部１に書き込まれると、割込み
要求データＤ₂が“Ｌ”レベルとなって、割込み要求が
消去されてしまうので、割込み制御回路が誤動作してし
まうという問題点があった。

【００２２】又、この問題点を解決しようとすると、割
込み要求信号Ｓ₁の立上りタイミングと読出し信号Ｓ₃の
立下りタイミングを制御する回路が更に必要になって、
割込み制御回路の回路規模が大きくなるという問題点が
あった。

【００２３】更に、従来の割込み制御回路は、割込み要
求記憶部１と割込み要求退避レジスタ５とは同じ数だけ
必要であるため、割込み要求記憶部１の数が増えるにつ
れて、その回路規模が大きくなるという問題点があっ
た。

【００２４】本発明は、このような問題点を解決するも
ので、割込み要求信号の入力タイミングを制御する回路
が不要で、割込み要求記憶部の数が多いときでも回路規
模が大きくならない割込み制御回路を提供することを目
的とする。

【００２５】

【課題を解決するための手段】本発明は、マイクロプロ
セッサの命令によってデータをデータバスから割込み要
求記憶部に書き込むときには、割込み要求記憶部書込み
許可レジスタから割込み記憶部書込み許可信号が出力さ
れるときだけ、或いは、マイクロプロセッサの命令によ
って“Ｈ”レベルのデータが書き込まれたデータが出力
されるときだけ、書き込むことができるようにしたもの
である。

【００２６】本発明の請求項１に記載の発明は、マイク
ロプロセッサの命令によって“Ｈ”レベルの第１のデー
タが入力され、かつマイクロプロセッサから書込み信号
が入力されると、割込み要求記憶部書込み許可信号を出
力する割込み要求記憶部書込み許可レジスタと、割込み
要求記憶部書込み許可信号が入力され、かつマイクロプ
ロセッサから書込み要求信号が入力されると、書込み信
号を出力するアンド回路と、割込み要求信号が入力され
ると、この信号を記憶して、割込み要求データを出力
し、書込み信号が入力されると、データバスから第２の
データが書き込まれる割込み要求記憶部とを具備し、割
込み要求データを誤って消去することがなくなって、割
込み制御回路が誤動作しなくなる上、割込み要求信号の
発生タイミングを制御する回路が不要になって、割込み
制御回路の規模が小さくなる。

【００２７】本発明の請求項２に記載の発明は、マイク
ロプロセッサの命令によって“Ｈ”レベルの第１のデー
タが入力され、かつマイクロプロセッサから書込み要求
信号が入力されると、書込みデータを出力するアンド回
路と、マイクロプロセッサから割込み要求信号が入力さ
れるか、又はアンド回路から書込みデータが入力される
と、書込み信号を出力するオア回路と、書込み信号が入
力されると、この信号を記憶して、割込み要求データを
出力する割込み要求記憶部とを具備し、マイクロプロセ
ッサの命令によって“Ｈ”レベルのデータが入力されな
いと、データバスから割込み要求記憶部に書き込めない
ため、割込み要求記憶部に書き込まれている割込み要求
データを誤って消去することがなくなって、割込み制御
回路が誤動作しなくなる上、割込み要求信号の発生タイ
ミングを制御する回路が不要になって、割込み制御回路
の規模が小さくなる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００２９】（実施の形態１）図１は本発明の第１の実
施の形態における割込み制御回路のブロック図、図２は
本発明の第１の実施の形態における割込み制御回路のタ
イミングチャートを示すもので、11は、データＤが伝送
されているデータバス12からマイクロプロセッサの命令
によって“Ｈ”レベルのデータＤ₁₁と、マイクロプロセ
ッサから書込み信号Ｓ₁₁とが入力されると、“Ｈ”レベ
ルの割込み要求記憶部書込み許可信号Ｓ₁₂(以下「書込
み許可信号Ｓ₁₂」という)を出力する割込み要求記憶部
書込み許可レジスタ(以下「書込み許可レジスタ」とい
う)、13は、書込み許可レジスタ11から書込み許可信号
Ｓ₁₂と、マイクロプロセッサから書込み要求信号Ｓ₁₃と
が入力されると、書込み信号Ｓ₁₄を出力するアンド回路
である。

【００３０】14は、割込み要求信号Ｓ₁₅が入力される
と、この信号を記憶して、“Ｈ”レベルの割込み要求デ
ータＤ₁₂を出力し、マイクロプロセッサから割込み要求
データリセット信号Ｓ₁₆が入力されると、割込み要求信
号Ｓ₁₅の記憶を消去して、“Ｌ”レベルの割込み要求デ
ータＤ₁₂を出力し、且つ、書込み信号Ｓ₁₄が入力される
と、データバス12からデータＤ₁₃を書き込む割込み要求
記憶部、15は、マイクロプロセッサから読出し信号Ｓ₁₇
が入力されると、割込み要求データＤ₁₂をデータＤ₁₄と
してデータバス12に出力する３ステートバッファ、16は
割込み要求データＤ₁₂が入力されると割込み制御を行う
割込み制御部である。

【００３１】このような構成を有する本実施の形態の割
込み制御回路において、マイクロプロセッサから割込み
要求されていない場合には、割込み要求信号Ｓ₁₅は割込
み要求記憶部14に入力されないので、割込み要求記憶部
14は“Ｌ”レベルの割込み要求データＤ₁₂を出力する。

【００３２】又、データバス12から割込み要求記憶部14
へのデータＤ₁₃の書込みを禁止する場合には、マイクロ
プロセッサの命令によって“Ｌ”レベルのＤ₁₁を書込み
許可レジスタ11に書き込むことで、書込み許可レジスタ
11は書込み要求信号Ｓ₁₃の如何に関わらず“Ｌ”レベル
の書込み許可信号Ｓ₁₂を出力して、アンド回路13は
“Ｌ”レベルの書込み信号Ｓ₁₄を出力するので、データ
Ｄ₁₃はデータバス12から割込み要求記憶部14に書き込ま
れない。

【００３３】更に、マイクロプロセッサから読出し要求
された場合には、“Ｈ"レベルの読出し信号Ｓ₁₇が３ス
テートバッファ15に入力されて、３ステートバッファ15
がＯＮ状態になるので、割込み要求記憶部14から出力さ
れている割込み要求データＤ₁₂をデータＤ₁₄としてデー
タバス12に出力する。

【００３４】更に、マイクロプロセッサから割込み要求
された場合には、“Ｈ"レベルの割込み要求信号Ｓ₁₅が
割込み要求記憶部14に入力されて記憶されるので、割込
み要求記憶部14から出力される割込み要求データＤ₁₂が
“Ｈ"レベルになる。

【００３５】次に、マイクロプロセッサから書込み要求
された場合には、書込み要求信号Ｓ₁₃がアンド回路13に
入力されるが、書込み許可レジスタ11にはマイクロプロ
セッサの命令によって“Ｌ”レベルのデータが書き込ま
れているので、書込み許可信号Ｓ₁₂及び書込み信号Ｓ₁₄
が“Ｌ”レベルになって、データＤ₁₃は割込み要求記憶
部14に書き込まれない。

【００３６】また、マイクロプロセッサの命令でデータ
Ｄ₁₃を割込み要求記憶部14に書き込む場合は、マイクロ
プロセッサの命令によって“Ｈ”レベルのデータＤ₁₁を
書込み許可レジスタ11に書き込むことで、書込み許可信
号Ｓ₁₂が“Ｈ”レベルになって、書込み要求信号Ｓ₁₃が
書込み信号Ｓ₁₄に伝達されデータＤ₁₃が割込み要求記憶
部14に書き込まれる。

【００３７】又、割込み要求記憶部14に記憶された割込
み要求信号Ｓ₁₅は、割込み要求データリセット信号Ｓ₁₆
が入力されると、消去される。

【００３８】このように、本実施の形態によれば、マイ
クロプロセッサの命令によって“Ｈ”或いは“Ｌ”レベ
ルのデータＤ₁₁を書込み許可レジスタ11に書き込むこと
で、書込み許可レジスタ11から書込み許可信号Ｓ₁₂を出
力させたときだけ、データＤ₁₃をデータバス12から割込
み要求記憶部14に書き込むので、割込み要求データＤ ₁₂
を誤って消去することがなくなって、割込み制御回路が
誤動作しなくなると共に、割込み要求信号Ｓ₁₅の発生タ
イミングを制御する回路が不要になって、割込み制御回
路の規模が小さくなる。

【００３９】（実施の形態２）図３は本発明の第２の実
施の形態における割込み制御回路のブロック図、図４は
本発明の第２の実施の形態における割込み制御回路のタ
イミングチャートを示すもので、図１の参照符号と同一
符号のものは、同一部分を示す。

【００４０】21は、データＤが伝送されているデータバ
ス12からマイクロプロセッサの命令によって“Ｈ”レベ
ルのデータＤ₁₁と、マイクロプロセッサから書込み要求
信号Ｓ₁₃とが入力されると、書込みデータＤ₂₁を出力す
るアンド回路、22はマイクロプロセッサから割込み要求
信号Ｓ₁₅が入力されるか、又はアンド回路21から書込み
データＤ₂₁が入力されると、書込み信号Ｓ₂₁を出力する
オア回路、23は書込み信号Ｓ₂₁が入力されると、この信
号を記憶して、“Ｈ”レベルの割込み要求データＤ₁₂を
出力し、マイクロプロセッサから割込み要求データリセ
ット信号Ｓ₁₆が入力されると、書込み信号Ｓ₂₁の記憶を
消去して、“Ｌ”レベルの割込み要求データＤ₁₂を出力
する割込み要求記憶部である。

【００４１】このような構成を有する本実施の形態の割
込み制御回路において、マイクロプロセッサから読出し
要求された場合には、“Ｈ"レベルの読出し信号Ｓ₁₇が
３ステートバッファ15に入力されて、３ステートバッフ
ァ15がＯＮ状態になるので、割込み要求記憶部23から出
力されている割込み要求データＤ₁₂をデータＤ₁₄として
データバス12に出力する。

【００４２】又、マイクロプロセッサから割込み要求さ
れた場合には、“Ｈ"レベルの割込み要求信号Ｓ₁₅がオ
ア回路22から書込み信号Ｓ₂₁として割込み要求記憶部23
に入力されて記憶されるので、割込み要求記憶部23から
出力される割込み要求データＤ₁₂は“Ｈ"レベルにな
る。

【００４３】更に、マイクロプロセッサから書込み要求
された場合には、“Ｈ”レベルの書込み要求信号Ｓ
₁₃と、マイクロプロセッサの命令によって“Ｌ”レベル
のデータＤ₁₁とがアンド回路21に入力されて、書込みデ
ータＤ₂₁は“Ｌ”レベルになるので、書込み信号Ｓ₂₁が
“Ｌ”レベルになって、データＤ₁₁は割込み要求記憶部
23に書き込まれない。

【００４４】また、マイクロプロセッサの命令によって
“Ｈ”レベルのデータを書き込む場合は、データバス12
から“Ｈ”レベルのデータＤ₁₁と書込み要求信号Ｓ₁₃が
アンド回路21に入力され、アンド回路21は“Ｈ”レベル
の書込みデータＤ₂₁を出力するので、データＤ₁₁がオア
回路22を介して割込み要求記憶部23に書き込まれる。

【００４５】更に、割込み要求記憶部23に記憶された割
込み要求信号Ｓ₁₅は、割込み要求データリセット信号Ｓ
₁₆が入力されると、消去される。

【００４６】このように、本実施の形態によれば、マイ
クロプロセッサの命令によって“Ｈ”レベルのデータＤ
₁₁のみをデータバス12から割込み要求記憶部23に書き込
むので、割込み要求データＤ₁₂を誤って消去することが
なくなって、割込み制御回路が誤動作しなくなると共
に、割込み要求信号Ｓ₁₅の発生タイミングを制御する回
路が不要になって、割込み制御回路の規模が小さくな
る。

【００４７】

【発明の効果】以上のように、本発明によれば、マイク
ロプロセッサの命令によって“Ｈ”レベルのデータを割
込み要求記憶部書込み許可レジスタに書き込んで、割込
み要求記憶部書込み許可レジスタから割込み要求記憶部
書込み許可信号を出力させたときだけ、データをデータ
バスから割込み要求記憶部に書き込み、又、或いは、マ
イクロプロセッサの命令によって、割込み要求が有効と
なるデータを書き込むときだけ、データをデータバスか
ら割込み要求記憶部に書き込めるので、割込み要求デー
タを誤って消去することがなくなって、割込み制御回路
が誤動作しなくなるという効果を有すると共に、割込み
要求信号の発生タイミングを制御する回路が不要になっ
て、割込み制御回路の規模が小さくなるという効果を有
する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における割込み制御
回路のブロック図である。

【図２】本発明の第１の実施の形態における割込み制御
回路のタイミングチャートである。

【図３】本発明の第２の実施の形態における割込み制御
回路のブロック図である。

【図４】本発明の第２の実施の形態における割込み制御
回路のタイミングチャートである。

【図５】従来の割込み制御回路のブロック図である。

【図６】従来の割込み制御回路のタイミングチャートで
ある。

【符号の説明】

11…割込み要求記憶部書込み許可レジスタ、 12…デー
タバス、 13，21…アンド回路、 14，23…割込み要求
記憶部、 15…３ステートバッファ、 16…割込み制御
部、 22…オア回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサの命令によって
   “Ｈ”レベルの第１のデータが入力され、かつ前記マイ
   クロプロセッサから書込み信号が入力されると、割込み
   要求記憶部書込み許可信号を出力する割込み要求記憶部
   書込み許可レジスタと、 前記割込み要求記憶部書込み許可信号が入力され、かつ
   前記マイクロプロセッサから書込み要求信号が入力され
   ると、書込み信号を出力するアンド回路と、 割込み要求信号が入力されると、この信号を記憶して、
   割込み要求データを出力し、前記書込み信号が入力され
   ると、データバスから第２のデータが書き込まれる割込
   み要求記憶部とを具備したことを特徴とする割込み制御
   回路。
2. 【請求項２】 マイクロプロセッサの命令によって
   “Ｈ”レベルの第１のデータが入力され、かつ前記マイ
   クロプロセッサから書込み要求信号が入力されると、書
   込みデータを出力するアンド回路と、 前記マイクロプロセッサから割込み要求信号が入力され
   るか、又は前記アンド回路から前記書込みデータが入力
   されると、書込み信号を出力するオア回路と、 前記書込み信号が入力されると、この信号を記憶して、
   割込み要求データを出力する割込み要求記憶部とを具備
   することを特徴とする割込み制御回路。