JPH0535647A - マイクロコンピユータシステム - Google Patents
マイクロコンピユータシステムInfo
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- JPH0535647A JPH0535647A JP21431891A JP21431891A JPH0535647A JP H0535647 A JPH0535647 A JP H0535647A JP 21431891 A JP21431891 A JP 21431891A JP 21431891 A JP21431891 A JP 21431891A JP H0535647 A JPH0535647 A JP H0535647A
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- 238000010586 diagram Methods 0.000 description 22
- 230000002411 adverse Effects 0.000 description 3
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- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【目的】 周辺入出力装置と記憶装置の間で転送情報量
が増えても、演算処理装置の処理に悪影響を及ぼさない
マイクロコンピュータシステムを提供する。 【構成】 記憶装置１０５に与える番地を制御するアド
レス制御装置１０３と、周辺入出力装置１０２の情報転
送専用の周辺データバス２０２と、演算処理装置１０１
のＡＤバス２０１への情報出力を判別する判別装置１０
６と、周辺入出力装置１０２の読み書きを記憶する制御
記憶装置１０７と、周辺入出力装置１０２と記憶装置１
０５との間で受け渡す情報を記憶する補助記憶装置１０
９と、補助記憶装置１０９を用いて記憶装置１０５に読
み書きを行う動作制御装置１０８とを有する。 【効果】 演算処理装置が記憶装置に情報の読み書きを
行っている間の番地出力期間にも周辺入出力装置と記憶
装置との間で情報の転送を行え、転送情報量が増えても
演算処理装置１０１の処理に悪影響を及ぼさない。
が増えても、演算処理装置の処理に悪影響を及ぼさない
マイクロコンピュータシステムを提供する。 【構成】 記憶装置１０５に与える番地を制御するアド
レス制御装置１０３と、周辺入出力装置１０２の情報転
送専用の周辺データバス２０２と、演算処理装置１０１
のＡＤバス２０１への情報出力を判別する判別装置１０
６と、周辺入出力装置１０２の読み書きを記憶する制御
記憶装置１０７と、周辺入出力装置１０２と記憶装置１
０５との間で受け渡す情報を記憶する補助記憶装置１０
９と、補助記憶装置１０９を用いて記憶装置１０５に読
み書きを行う動作制御装置１０８とを有する。 【効果】 演算処理装置が記憶装置に情報の読み書きを
行っている間の番地出力期間にも周辺入出力装置と記憶
装置との間で情報の転送を行え、転送情報量が増えても
演算処理装置１０１の処理に悪影響を及ぼさない。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサにお
いて、外部と情報の読み出し又は書き込みを行うマイク
ロコンピュータシステムに関する。
いて、外部と情報の読み出し又は書き込みを行うマイク
ロコンピュータシステムに関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータシステム
では、周辺入出力装置と演算処理装置が、同一のアドレ
ス・データバスを介して記憶装置に情報の転送を行って
いる。従来のマイクロコンピュータシステムの１構成例
を図１４に示す。このマイクロコンピュータシステム
は、各種の演算及び情報の転送を行う演算処理装置１０
１と、外部と情報の読み書きを行う周辺入出力装置１０
２と、演算処理装置１０１及び周辺入出力装置１０２の
双方から情報の読み書きが行われる記憶装置１０５と、
番地・情報が出力されるＡＤバス１０７と、ＡＤバス１
０７に出力された番地を保持するアドレスラッチ１０３
と、アドレスラッチ１０３が保持している番地を記憶装
置１０５に出力するアドレスバス１１０と、制御信号バ
ス１０９とによって構成されている。
では、周辺入出力装置と演算処理装置が、同一のアドレ
ス・データバスを介して記憶装置に情報の転送を行って
いる。従来のマイクロコンピュータシステムの１構成例
を図１４に示す。このマイクロコンピュータシステム
は、各種の演算及び情報の転送を行う演算処理装置１０
１と、外部と情報の読み書きを行う周辺入出力装置１０
２と、演算処理装置１０１及び周辺入出力装置１０２の
双方から情報の読み書きが行われる記憶装置１０５と、
番地・情報が出力されるＡＤバス１０７と、ＡＤバス１
０７に出力された番地を保持するアドレスラッチ１０３
と、アドレスラッチ１０３が保持している番地を記憶装
置１０５に出力するアドレスバス１１０と、制御信号バ
ス１０９とによって構成されている。
【０００３】周辺入出力装置１０２と記憶装置１０５の
間で情報を読み書きする場合、最初に、周辺入出力装置
１０２が演算処理装置１０１に対して、情報の読み書き
を要求する信号を制御信号バス１０９に出力する。演算
処理装置１０１はその信号を受けると、現在実行中の処
理が終了した後、周辺入出力装置１０２が要求する処理
を開始する。
間で情報を読み書きする場合、最初に、周辺入出力装置
１０２が演算処理装置１０１に対して、情報の読み書き
を要求する信号を制御信号バス１０９に出力する。演算
処理装置１０１はその信号を受けると、現在実行中の処
理が終了した後、周辺入出力装置１０２が要求する処理
を開始する。
【０００４】演算処理装置１０１が記憶装置１０５に対
して読み書きを行っている最中に、周辺入出力装置１０
２が記憶装置１０５への情報の書き込みを要求した場
合、演算処理装置１０１は現在実行中の処理を終了した
後、ＡＤバス１０７を介して周辺入出力装置１０２から
記憶装置１０５に書き込む情報を読み出し、再びＡＤバ
ス１０７に、情報を書き込む番地と書き込む情報を時分
割で出力して、記憶装置１０５に情報を書き込む。
して読み書きを行っている最中に、周辺入出力装置１０
２が記憶装置１０５への情報の書き込みを要求した場
合、演算処理装置１０１は現在実行中の処理を終了した
後、ＡＤバス１０７を介して周辺入出力装置１０２から
記憶装置１０５に書き込む情報を読み出し、再びＡＤバ
ス１０７に、情報を書き込む番地と書き込む情報を時分
割で出力して、記憶装置１０５に情報を書き込む。
【０００５】周辺入出力装置１０２が、記憶装置１０５
からの情報の読み出しを要求した場合も同様に、演算処
理装置１０１は、現在実行中の読み書き動作を終了した
後、ＡＤバス１０７に情報を読み出す番地を出力した
後、記憶装置１０５からＡＤバス１０７を介して情報を
読み出し、再びＡＤバス１０７を介して周辺入出力装置
１０２に情報を書き込む。上述の如く構成されたマイク
ロコンピュータシステムが扱う情報量は、近年増加する
傾向にある。
からの情報の読み出しを要求した場合も同様に、演算処
理装置１０１は、現在実行中の読み書き動作を終了した
後、ＡＤバス１０７に情報を読み出す番地を出力した
後、記憶装置１０５からＡＤバス１０７を介して情報を
読み出し、再びＡＤバス１０７を介して周辺入出力装置
１０２に情報を書き込む。上述の如く構成されたマイク
ロコンピュータシステムが扱う情報量は、近年増加する
傾向にある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たマイクロコンピュータシステムでは、演算処理装置１
０１が周辺入出力装置１０２と記憶装置１０５との間で
情報の転送を行っているため、転送する情報量が増える
と演算処理装置１０１にかかる負荷が大きくなり、演算
処理装置本来の処理に悪影響を及ぼすという欠点があっ
た。
たマイクロコンピュータシステムでは、演算処理装置１
０１が周辺入出力装置１０２と記憶装置１０５との間で
情報の転送を行っているため、転送する情報量が増える
と演算処理装置１０１にかかる負荷が大きくなり、演算
処理装置本来の処理に悪影響を及ぼすという欠点があっ
た。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、演算処理装置を介さずに周辺入出力装置と
記憶装置との間で情報の転送を行うことにより、演算処
理装置にかかる負荷を軽減し、情報量が増えても演算処
理装置の処理に悪影響を及ぼすことがないマイクロコン
ピュータシステムを提供することを目的とする。
のであって、演算処理装置を介さずに周辺入出力装置と
記憶装置との間で情報の転送を行うことにより、演算処
理装置にかかる負荷を軽減し、情報量が増えても演算処
理装置の処理に悪影響を及ぼすことがないマイクロコン
ピュータシステムを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るマイクロコ
ンピューシステムは、番地と情報とを時分割で使用する
ＡＤバスを用いて情報の転送を行う演算処理装置と、外
部と情報の受け渡しを行う周辺入出力装置と、前記演算
処理装置及び周辺入出力装置の双方の情報を記憶する記
憶装置とを有するマイクロコンピュータシステムにおい
て、前記記憶装置に与える番地を制御するアドレス制御
装置と、前記周辺入出力装置の情報転送専用の周辺デー
タバスと、前記演算処理装置がＡＤバスに情報を出力し
ていることを判別する判別装置と、前記周辺入出力装置
が前記記憶装置に対して行う読み出し又は書き込み動作
を記憶する制御記憶装置と、前記周辺入出力装置と記憶
装置との間で受け渡す情報を記憶する補助記憶装置と、
前記判別装置が前記ＡＤバスに情報が出力されているこ
とを判別していないときに前記制御記憶装置の内容に従
い前記補助記憶装置を用いて前記記憶装置に対して読み
出し又は書き込み動作を行う動作制御装置とを有するこ
とを特徴とする。
ンピューシステムは、番地と情報とを時分割で使用する
ＡＤバスを用いて情報の転送を行う演算処理装置と、外
部と情報の受け渡しを行う周辺入出力装置と、前記演算
処理装置及び周辺入出力装置の双方の情報を記憶する記
憶装置とを有するマイクロコンピュータシステムにおい
て、前記記憶装置に与える番地を制御するアドレス制御
装置と、前記周辺入出力装置の情報転送専用の周辺デー
タバスと、前記演算処理装置がＡＤバスに情報を出力し
ていることを判別する判別装置と、前記周辺入出力装置
が前記記憶装置に対して行う読み出し又は書き込み動作
を記憶する制御記憶装置と、前記周辺入出力装置と記憶
装置との間で受け渡す情報を記憶する補助記憶装置と、
前記判別装置が前記ＡＤバスに情報が出力されているこ
とを判別していないときに前記制御記憶装置の内容に従
い前記補助記憶装置を用いて前記記憶装置に対して読み
出し又は書き込み動作を行う動作制御装置とを有するこ
とを特徴とする。
【０００９】
【作用】本発明においては、判別装置が演算処理装置か
らＡＤバスに情報が出力されていることを判別していな
いときに、動作制御装置が制御記憶装置の内容に従って
補助記憶装置を使用して記憶装置に対して読み出し又は
書き込み動作を行う。この制御記憶装置が記憶する内容
は周辺入出力装置が記憶装置に対して行う読み出し及び
／又は書き込み動作であり、補助記憶装置が記憶する内
容は周辺データバスを介して与えられた周辺入出力装置
と記憶装置との間で受け渡す情報であるので、これによ
り演算処理装置を介さずに周辺入出力装置と記憶装置と
の間で情報の転送を行うことができる。このため、演算
処理装置の負荷を軽減することができる。
らＡＤバスに情報が出力されていることを判別していな
いときに、動作制御装置が制御記憶装置の内容に従って
補助記憶装置を使用して記憶装置に対して読み出し又は
書き込み動作を行う。この制御記憶装置が記憶する内容
は周辺入出力装置が記憶装置に対して行う読み出し及び
／又は書き込み動作であり、補助記憶装置が記憶する内
容は周辺データバスを介して与えられた周辺入出力装置
と記憶装置との間で受け渡す情報であるので、これによ
り演算処理装置を介さずに周辺入出力装置と記憶装置と
の間で情報の転送を行うことができる。このため、演算
処理装置の負荷を軽減することができる。
【００１０】
【実施例】以下、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１１】図１は本発明の実施例に係るマイクロコン
ピュータシステムを示すブロック図である。図１に示す
マイクロコンピュータシステムは、情報転送の際、番地
と情報を時分割で出力する演算処理装置１０１と、演算
処理装置１０１が専用に番地と情報とを時分割で使用す
るＡＤバス２０１と、外部と情報の受け渡しを行う周辺
入出力装置１０２と、周辺入出力装置１０２の情報転送
専用の周辺データバス２０２と、演算処理装置１０１及
び周辺入出力装置１０２の双方の情報を記憶する記憶装
置１０５と、記憶装置１０５に与える番地を制御するア
ドレス制御装置１０３と、演算処理装置１０１がＡＤバ
ス２０１に情報を出力していることを判別する判別装置
１０６と、周辺入出力装置１０２が記憶装置１０５に対
して行う読み出し又は書き込み動作を記憶する制御記憶
装置１０７と、周辺入出力装置１０２と記憶装置１０５
との間で受け渡す情報を記憶する補助記憶装置１０９
と、判別装置１０６がＡＤバス２０１に情報が出力され
ていないことを判別したときに制御記憶装置１０７の内
容に従い、補助記憶装置１０９を用いて記憶装置１０５
に対し読み出し又は書き込み動作を行う動作制御装置１
０８と、記憶装置１０５に対して読み書きする情報を制
御するバス制御装置１０４と、演算処理装置１０１及び
周辺入出力装置１０２からのタイミング信号並びに判別
装置１０６、制御記憶装置１０７及び動作制御装置１０
８からの制御信号が出力される制御信号バス３０１と、
読み書きする番地を記憶装置１０５に与えるアドレスバ
ス２０３と、記憶装置１０５から読み出された情報及び
記憶装置１０５に書き込む情報が出力されるデータバス
２０４と、動作制御装置１０８から記憶装置１０５への
制御信号が出力される記憶装置制御バス３０２とによっ
て構成される。
ピュータシステムを示すブロック図である。図１に示す
マイクロコンピュータシステムは、情報転送の際、番地
と情報を時分割で出力する演算処理装置１０１と、演算
処理装置１０１が専用に番地と情報とを時分割で使用す
るＡＤバス２０１と、外部と情報の受け渡しを行う周辺
入出力装置１０２と、周辺入出力装置１０２の情報転送
専用の周辺データバス２０２と、演算処理装置１０１及
び周辺入出力装置１０２の双方の情報を記憶する記憶装
置１０５と、記憶装置１０５に与える番地を制御するア
ドレス制御装置１０３と、演算処理装置１０１がＡＤバ
ス２０１に情報を出力していることを判別する判別装置
１０６と、周辺入出力装置１０２が記憶装置１０５に対
して行う読み出し又は書き込み動作を記憶する制御記憶
装置１０７と、周辺入出力装置１０２と記憶装置１０５
との間で受け渡す情報を記憶する補助記憶装置１０９
と、判別装置１０６がＡＤバス２０１に情報が出力され
ていないことを判別したときに制御記憶装置１０７の内
容に従い、補助記憶装置１０９を用いて記憶装置１０５
に対し読み出し又は書き込み動作を行う動作制御装置１
０８と、記憶装置１０５に対して読み書きする情報を制
御するバス制御装置１０４と、演算処理装置１０１及び
周辺入出力装置１０２からのタイミング信号並びに判別
装置１０６、制御記憶装置１０７及び動作制御装置１０
８からの制御信号が出力される制御信号バス３０１と、
読み書きする番地を記憶装置１０５に与えるアドレスバ
ス２０３と、記憶装置１０５から読み出された情報及び
記憶装置１０５に書き込む情報が出力されるデータバス
２０４と、動作制御装置１０８から記憶装置１０５への
制御信号が出力される記憶装置制御バス３０２とによっ
て構成される。
【００１２】次に、各装置の詳細について説明する。図
２は本実施例のマイクロコンピュータシステムの詳細
図、図３は判別装置１０６の構成を示すブロック図、図
４は制御記憶装置１０７の構成を示すブロック図、図５
は動作制御装置１０８の構成を示すブロック図、図６は
補助記憶装置１０９の構成を示すブロック図である。
２は本実施例のマイクロコンピュータシステムの詳細
図、図３は判別装置１０６の構成を示すブロック図、図
４は制御記憶装置１０７の構成を示すブロック図、図５
は動作制御装置１０８の構成を示すブロック図、図６は
補助記憶装置１０９の構成を示すブロック図である。
【００１３】図２に示すように、アドレス制御装置１０
３は演算処理装置１０１が記憶装置１０５に読み書きを
行う番地を保持するアドレスラッチＡ１１０と、周辺入
出力装置１０２が記憶装置１０５に読み書きを行う番地
を保持するアドレスラッチＢ１１１とで構成され、バス
制御装置１０４は、データバッファ１１２と、補助記憶
装置１０９とで構成される。なお、図２中、信号のバー
の部分を本明細書では便宜上（ ）で囲んで示す。
３は演算処理装置１０１が記憶装置１０５に読み書きを
行う番地を保持するアドレスラッチＡ１１０と、周辺入
出力装置１０２が記憶装置１０５に読み書きを行う番地
を保持するアドレスラッチＢ１１１とで構成され、バス
制御装置１０４は、データバッファ１１２と、補助記憶
装置１０９とで構成される。なお、図２中、信号のバー
の部分を本明細書では便宜上（ ）で囲んで示す。
【００１４】制御信号バス３０１はアドレス制御装置１
０３に番地を保持するタイミングを示すＳＦＲＡＬＥ３
１１と、演算処理装置１０１の読み出し時に“０”とな
り、書き込み時は“１”となるＳＦＲ（Ｒ）／Ｗ３１２
と、演算処理装置１０１が記憶装置１０５に読み書きを
行っているタイミングを示すＣＰＵＥＮ３１３と、演算
処理装置１０１の読み書きのタイミングを示す（ＳＦＲ
ＳＴＲＶ）３１４と、周辺入出力装置１０２の読み書き
タイミングを示す（ＩＯＳＴＲＶ）３１５と、周辺入出
力装置１０２の読み出し時に“０”となり、書き込み時
は“１”のままであるＩＯ（Ｒ）／Ｗ３１６と、バス制
御装置１０４に保持している情報の出力先を指示するＲ
／Ｗ３１７と、補助記憶装置１０９が情報を保持するタ
イミングを示すＬＣ３１８と、補助記憶装置１０９が保
持している情報を記憶装置１０５に書き込んだことを示
すＩＯＥＮＤ３１９とで構成される。
０３に番地を保持するタイミングを示すＳＦＲＡＬＥ３
１１と、演算処理装置１０１の読み出し時に“０”とな
り、書き込み時は“１”となるＳＦＲ（Ｒ）／Ｗ３１２
と、演算処理装置１０１が記憶装置１０５に読み書きを
行っているタイミングを示すＣＰＵＥＮ３１３と、演算
処理装置１０１の読み書きのタイミングを示す（ＳＦＲ
ＳＴＲＶ）３１４と、周辺入出力装置１０２の読み書き
タイミングを示す（ＩＯＳＴＲＶ）３１５と、周辺入出
力装置１０２の読み出し時に“０”となり、書き込み時
は“１”のままであるＩＯ（Ｒ）／Ｗ３１６と、バス制
御装置１０４に保持している情報の出力先を指示するＲ
／Ｗ３１７と、補助記憶装置１０９が情報を保持するタ
イミングを示すＬＣ３１８と、補助記憶装置１０９が保
持している情報を記憶装置１０５に書き込んだことを示
すＩＯＥＮＤ３１９とで構成される。
【００１５】記憶装置制御バス３０２は記憶装置１０５
への書き込みを示す（ＷＥ）３２１と、記憶装置１０５
からの読み出しを示す（ＯＥ）３２２とで構成される。
への書き込みを示す（ＷＥ）３２１と、記憶装置１０５
からの読み出しを示す（ＯＥ）３２２とで構成される。
【００１６】図３に示すように、判別装置１０６はアド
レスデコーダ１３１によって演算処理装置１０１が記憶
装置１０５に情報転送を行うことを判別し、ＡＮＤ１３
３によって実際に読み書きを行っているタイミング出力
ＣＰＵＥＮ３１３を“１”にする。
レスデコーダ１３１によって演算処理装置１０１が記憶
装置１０５に情報転送を行うことを判別し、ＡＮＤ１３
３によって実際に読み書きを行っているタイミング出力
ＣＰＵＥＮ３１３を“１”にする。
【００１７】ラッチ１３２は、演算処理装置１０１が情
報を出力している期間、アドレスデコーダ１３１の判別
結果を保持する働きをする。
報を出力している期間、アドレスデコーダ１３１の判別
結果を保持する働きをする。
【００１８】図４に示すように、制御記憶装置１０７に
おいては、周辺入出力装置１０２が記憶装置１０５に対
して読み出しを行ったか、又は書き込みを行ったかを、
ラッチ１４１が記憶し、このラッチ１４１はＩＯＥＮＤ
３１９によって“０”に初期化される。
おいては、周辺入出力装置１０２が記憶装置１０５に対
して読み出しを行ったか、又は書き込みを行ったかを、
ラッチ１４１が記憶し、このラッチ１４１はＩＯＥＮＤ
３１９によって“０”に初期化される。
【００１９】図５は動作制御装置１０８の構成を示す。
ラッチ１５３は補助記憶装置１０９に情報が保持されて
いることを示し、ＡＮＤ１５５は補助記憶装置１０９の
情報を記憶装置１０５に転送するタイミングを示す。ラ
ッチ１５１とラッチ１５２は補助記憶装置１０９の情報
を記憶装置１０５に転送した後、ラッチ１５３を“０”
に初期化する機能を持つ。
ラッチ１５３は補助記憶装置１０９に情報が保持されて
いることを示し、ＡＮＤ１５５は補助記憶装置１０９の
情報を記憶装置１０５に転送するタイミングを示す。ラ
ッチ１５１とラッチ１５２は補助記憶装置１０９の情報
を記憶装置１０５に転送した後、ラッチ１５３を“０”
に初期化する機能を持つ。
【００２０】また、ＡＮＤ１５４は演算処理装置１０１
が情報を記憶装置１０５に転送するタイミングを示し、
ＮＯＲ１５６は記憶装置１０５に書き込みを行うことを
示す。
が情報を記憶装置１０５に転送するタイミングを示し、
ＮＯＲ１５６は記憶装置１０５に書き込みを行うことを
示す。
【００２１】更に、ＡＮＤ１５７は演算処理装置１０１
が記憶装置１０５から読み出しを行うタイミングを示
し、ＡＮＤ１５７は周辺入出力装置１０２が記憶装置１
０５から読み出しを行うタイミングを示し、ＮＯＲ１５
９は記憶装置１０５に読み出しを行うことを示し、イン
バータ１６０は補助記憶装置１０９の情報を保持するタ
イミングを示す。
が記憶装置１０５から読み出しを行うタイミングを示
し、ＡＮＤ１５７は周辺入出力装置１０２が記憶装置１
０５から読み出しを行うタイミングを示し、ＮＯＲ１５
９は記憶装置１０５に読み出しを行うことを示し、イン
バータ１６０は補助記憶装置１０９の情報を保持するタ
イミングを示す。
【００２２】補助記憶装置１０９は、図６に示すよう
に、各番地について、ラッチ１７１、バッファ１７２，
１７３及びＡＮＤ１７４を備えて構成されている。
に、各番地について、ラッチ１７１、バッファ１７２，
１７３及びＡＮＤ１７４を備えて構成されている。
【００２３】次に、本実施例の動作について、図７の波
形図も参照して説明する。
形図も参照して説明する。
【００２４】図７において、Ｔ１からＴ４は演算処理装
置１０１が番地を出力している期間に周辺入出力装置１
０２のＡ0 番地からの読み出しが重なった場合の動作を
示す。ここで、アドレスラッチＢ１１１は予め演算処理
装置１０１がＡ0 番地を設定しているものとする。
置１０１が番地を出力している期間に周辺入出力装置１
０２のＡ0 番地からの読み出しが重なった場合の動作を
示す。ここで、アドレスラッチＢ１１１は予め演算処理
装置１０１がＡ0 番地を設定しているものとする。
【００２５】先ず、演算処理装置１０１はＴ１の期間で
ＡＤバス２０１に記憶装置１０５に読み書きを行う番地
Ａ1 を出力し、ＳＦＲＡＬＥ３１１を“１”にすること
によりアドレスラッチＡ１１０に番地を保持する。
ＡＤバス２０１に記憶装置１０５に読み書きを行う番地
Ａ1 を出力し、ＳＦＲＡＬＥ３１１を“１”にすること
によりアドレスラッチＡ１１０に番地を保持する。
【００２６】次に、Ｔ２の期間でＳＦＲＡＬＥ３１１を
“０”にすることによりアドレスラッチＡ１１０の値Ａ
1 を固定するが、この期間は（ＳＦＲＳＴＲＶ）３１４
が“１”なので、演算処理装置１０１は記憶装置１０５
からの読み出しを行っておらず、図３のＡＮＤ１３３に
より、ＣＰＵＥＮ３１３は“０”となるので、アドレス
バス２０３にはアドレスラッチＢ１１１の値Ａ0 が出力
されている。そして、周辺入出力装置１０２がＩＯ
（Ｒ）／Ｗ３１６と（ＩＯＳＴＲＶ）３１５を“０”に
して、記憶装置１０５からの読み出しを行うと、図４の
ラッチ１４１によって（Ｒ）／Ｗ３１７が“０”にな
り、図５のＡＮＤ１５８とＮＯＲ１５９によって、（Ｏ
Ｅ）３２２が“０”になり、記憶装置１０５からＡ0 番
地の値Ｄ0 がデータバス２０４に出力される。また、図
６のバッファ１７２によって、データバス２０４の値Ｄ
0 が周辺データバス２０２に出力され、周辺入出力装置
１０２に転送される。
“０”にすることによりアドレスラッチＡ１１０の値Ａ
1 を固定するが、この期間は（ＳＦＲＳＴＲＶ）３１４
が“１”なので、演算処理装置１０１は記憶装置１０５
からの読み出しを行っておらず、図３のＡＮＤ１３３に
より、ＣＰＵＥＮ３１３は“０”となるので、アドレス
バス２０３にはアドレスラッチＢ１１１の値Ａ0 が出力
されている。そして、周辺入出力装置１０２がＩＯ
（Ｒ）／Ｗ３１６と（ＩＯＳＴＲＶ）３１５を“０”に
して、記憶装置１０５からの読み出しを行うと、図４の
ラッチ１４１によって（Ｒ）／Ｗ３１７が“０”にな
り、図５のＡＮＤ１５８とＮＯＲ１５９によって、（Ｏ
Ｅ）３２２が“０”になり、記憶装置１０５からＡ0 番
地の値Ｄ0 がデータバス２０４に出力される。また、図
６のバッファ１７２によって、データバス２０４の値Ｄ
0 が周辺データバス２０２に出力され、周辺入出力装置
１０２に転送される。
【００２７】図７のＴ３の期間で、演算処理装置１０１
が（ＳＦＲＳＴＲＶ）３１４を“０”にして、記憶装置
１０５からの読み出しを行うと、アドレスバス２０３に
はアドレスラッチＡ１１０の値Ａ1 が出力され、図３〜
図５のＡＮＤ１５７とＮＯＲ１５９によって（ＯＥ）３
２２が“０”になり、記憶装置１０５からＡ1 番地の値
Ａ1がデータバス２０４に出力され、データバッファ１
１２によってデータバス２０４の値Ａ1がＡＤバス２０
１に出力される。
が（ＳＦＲＳＴＲＶ）３１４を“０”にして、記憶装置
１０５からの読み出しを行うと、アドレスバス２０３に
はアドレスラッチＡ１１０の値Ａ1 が出力され、図３〜
図５のＡＮＤ１５７とＮＯＲ１５９によって（ＯＥ）３
２２が“０”になり、記憶装置１０５からＡ1 番地の値
Ａ1がデータバス２０４に出力され、データバッファ１
１２によってデータバス２０４の値Ａ1がＡＤバス２０
１に出力される。
【００２８】演算処理装置１０１はＴ４でＡＤバス２０
１から値Ａ1を読み取り、（ＳＦＲＳＴＲＶ）３１４を
“１”にして読み出し動作を終了する。
１から値Ａ1を読み取り、（ＳＦＲＳＴＲＶ）３１４を
“１”にして読み出し動作を終了する。
【００２９】次に、図７において、Ｔ６からＴ１０の期
間は、演算処理装置１０１が情報を転送している期間に
周辺入出力装置１０２の書き込みが重なった場合の動作
を示す。
間は、演算処理装置１０１が情報を転送している期間に
周辺入出力装置１０２の書き込みが重なった場合の動作
を示す。
【００３０】演算処理装置１０１はＴ６，Ｔ７の期間で
アドレスラッチＡ１１０をＡ2 番地に固定し、Ｔ８の期
間で（ＳＦＲＳＴＲＶ）３１４を“０”にして、記憶装
置１０５からの読み出しを行う。
アドレスラッチＡ１１０をＡ2 番地に固定し、Ｔ８の期
間で（ＳＦＲＳＴＲＶ）３１４を“０”にして、記憶装
置１０５からの読み出しを行う。
【００３１】ここで、周辺入出力装置１０２がＩＯ
（Ｒ）／Ｗ３１６を“１”、（ＩＯＳＴＲＶ）３１５を
“０”にして、記憶装置１０５への書き込み動作を行う
と、図５のインバータ１６０により、ＬＣ３１８が
“１”になり、周辺データバス２０２に出力された情報
Ｄ1 は図６の補助記憶装置１０９のラッチ４０１に保持
され、ＩＯ（Ｒ）／Ｗ３１６の値“１”は、ラッチ１４
１に保持されるが、図３のＡＮＤ１３３によりＣＰＵＥ
Ｎ３１３が“１”となっているので、図５のＡＮＤ１５
５は“０”のままであり、ラッチ１５３が“１”の状態
で周辺入出力装置１０２は書き込み動作を終了する。
（Ｒ）／Ｗ３１６を“１”、（ＩＯＳＴＲＶ）３１５を
“０”にして、記憶装置１０５への書き込み動作を行う
と、図５のインバータ１６０により、ＬＣ３１８が
“１”になり、周辺データバス２０２に出力された情報
Ｄ1 は図６の補助記憶装置１０９のラッチ４０１に保持
され、ＩＯ（Ｒ）／Ｗ３１６の値“１”は、ラッチ１４
１に保持されるが、図３のＡＮＤ１３３によりＣＰＵＥ
Ｎ３１３が“１”となっているので、図５のＡＮＤ１５
５は“０”のままであり、ラッチ１５３が“１”の状態
で周辺入出力装置１０２は書き込み動作を終了する。
【００３２】演算処理装置１０１がＴ９の期間で情報の
転送を終了し、Ｔ１０の期間で（ＳＦＲＳＴＲＶ）３１
４を“１”にして読み出し動作を終了する。図３のＡＮ
Ｄ１３３により、ＣＰＵＥＮ３１３が“０”となって、
アドレスバス２０３にはアドレスラッチＢ１１１の値Ａ
0 が出力され、（Ｒ）／Ｗ３１７が“１”なので、図６
のＡＮＤ４０３が“１”になり、バッファ４０３によっ
て補助記憶装置１０９に保持されていた値Ｄ1 がデータ
バス２０４に出力され、図５のラッチ１５３が“１”な
ので、ＡＮＤ１５５とＮＯＲ１５６によって（ＷＥ）３
２１が“０”になり、データバス２０４の値Ｄ1 が記憶
装置１０５に書き込まれる。
転送を終了し、Ｔ１０の期間で（ＳＦＲＳＴＲＶ）３１
４を“１”にして読み出し動作を終了する。図３のＡＮ
Ｄ１３３により、ＣＰＵＥＮ３１３が“０”となって、
アドレスバス２０３にはアドレスラッチＢ１１１の値Ａ
0 が出力され、（Ｒ）／Ｗ３１７が“１”なので、図６
のＡＮＤ４０３が“１”になり、バッファ４０３によっ
て補助記憶装置１０９に保持されていた値Ｄ1 がデータ
バス２０４に出力され、図５のラッチ１５３が“１”な
ので、ＡＮＤ１５５とＮＯＲ１５６によって（ＷＥ）３
２１が“０”になり、データバス２０４の値Ｄ1 が記憶
装置１０５に書き込まれる。
【００３３】その後、ラッチ１５３は、ラッチ１５１と
ラッチ１５２により、ＩＯＥＮＤ３１９が“１”になる
ことで“０”に初期化され、（ＷＥ）３２１は“１”に
なり、補助記憶装置１０９に保持されていた値Ｄ1 の記
憶装置１０５への転送は終了し、同時にラッチ１４１も
“０”に初期化されるので、Ｒ／Ｗ３１７が“０”にな
り、補助記憶装置１０９はデータバス２０４からの読み
出し状態へと戻る。
ラッチ１５２により、ＩＯＥＮＤ３１９が“１”になる
ことで“０”に初期化され、（ＷＥ）３２１は“１”に
なり、補助記憶装置１０９に保持されていた値Ｄ1 の記
憶装置１０５への転送は終了し、同時にラッチ１４１も
“０”に初期化されるので、Ｒ／Ｗ３１７が“０”にな
り、補助記憶装置１０９はデータバス２０４からの読み
出し状態へと戻る。
【００３４】但し、ＳＦＲＳＴＲＶ３１４が“０”、演
算処理装置１０１が記憶装置１０５に対して情報の転送
を行っている期間に、周辺入出力装置１０２が記憶装置
１０５からの読み出しを行う場合は、周辺入出力装置１
０２はＳＦＲＳＴＲＶ３１４の値を判断し、ＳＦＲＳＴ
ＲＶ３１４の値が“１”になり、演算処理装置１０１が
記憶装置１０５に対して情報の転送を終了するまで読み
出し動作を保留する。図８は本発明の他の実施例を示す
ブロック図である。本実施例は、周辺入出力装置１０２
が記憶装置１０５から読み出す情報も補助記憶装置１０
９に保持し、周辺入出力装置１０２の記憶装置１０５に
対する連続した読み書き動作にも対応できるようにした
ものである。
算処理装置１０１が記憶装置１０５に対して情報の転送
を行っている期間に、周辺入出力装置１０２が記憶装置
１０５からの読み出しを行う場合は、周辺入出力装置１
０２はＳＦＲＳＴＲＶ３１４の値を判断し、ＳＦＲＳＴ
ＲＶ３１４の値が“１”になり、演算処理装置１０１が
記憶装置１０５に対して情報の転送を終了するまで読み
出し動作を保留する。図８は本発明の他の実施例を示す
ブロック図である。本実施例は、周辺入出力装置１０２
が記憶装置１０５から読み出す情報も補助記憶装置１０
９に保持し、周辺入出力装置１０２の記憶装置１０５に
対する連続した読み書き動作にも対応できるようにした
ものである。
【００３５】演算処理装置１０１が記憶装置１０５に対
して情報の転送を行っている期間に、周辺入出力装置１
０２が記憶装置１０５からの読み出しを行う場合の動作
を図９〜１１の制御回路の構成例と、図１２の補助記憶
装置の構成例と、図１３の波形図に基づいて説明する。
して情報の転送を行っている期間に、周辺入出力装置１
０２が記憶装置１０５からの読み出しを行う場合の動作
を図９〜１１の制御回路の構成例と、図１２の補助記憶
装置の構成例と、図１３の波形図に基づいて説明する。
【００３６】但し、図８及び図９〜１１において、図２
及び図３〜５と同一の機能をもつものには同一の符号を
付してその詳細な説明は省略する。
及び図３〜５と同一の機能をもつものには同一の符号を
付してその詳細な説明は省略する。
【００３７】図８において、アドレスカウンタ１１１は
予め演算処理装置１０１がＡ0 番地が設定しているもの
とし、周辺入出力装置１０２が記憶装置１０５に読み書
きを行う度に、＋１されるものとする。
予め演算処理装置１０１がＡ0 番地が設定しているもの
とし、周辺入出力装置１０２が記憶装置１０５に読み書
きを行う度に、＋１されるものとする。
【００３８】また、記憶装置１０５は通常は読み出し状
態となっており、（ＷＥ）３２１が“０”の期間にデー
タバス２０４上の値を書き込むものとする。
態となっており、（ＷＥ）３２１が“０”の期間にデー
タバス２０４上の値を書き込むものとする。
【００３９】図１３において、Ｔ１からＴ５の期間は、
演算処理装置１０１が番地を出力している間に、周辺入
出力装置１０２のＡ0 番地からの読み出しが重なった場
合の動作を示す。
演算処理装置１０１が番地を出力している間に、周辺入
出力装置１０２のＡ0 番地からの読み出しが重なった場
合の動作を示す。
【００４０】先ず、演算処理装置１０１はＴ１の期間で
ＡＤバス２０１に記憶装置１０５に読み書きを行う番地
Ａ1 を出力し、ＳＦＲＡＬＥ３１１を“１”にすること
でアドレスラッチＡ１１０に番地を保持する。
ＡＤバス２０１に記憶装置１０５に読み書きを行う番地
Ａ1 を出力し、ＳＦＲＡＬＥ３１１を“１”にすること
でアドレスラッチＡ１１０に番地を保持する。
【００４１】次に、Ｔ２の期間でＳＦＲＡＬＥ３１１を
“０”にすることにより、アドレスラッチＡ１１０の値
Ａ1 を固定するが、この期間は（ＳＦＲＳＴＲＶ）３１
４が“１”なので、演算処理装置１０１は記憶装置１０
５からの読み出しを行っておらず、図９のＡＮＤ１３３
により、ＣＰＵＥＮ３１３は“０”となるので、アドレ
スバス２０３にはアドレスカウンタ１１１の値Ａ0 が出
力されており、周辺入出力装置１０２がＩＯ（Ｒ）／Ｗ
３１６と（ＩＯＳＴＲＶ）３１５を“０”にして、記憶
装置１０５からの読み出しを行うと、図１０のラッチ１
４１によって（Ｒ）／Ｗ３１７が“０”になり、記憶装
置１０５が通常は読み出し状態となっているので、記憶
装置１０５からＡ0 番地の値Ｄ0 がデータバス２０４に
出力され、図１１のＯＲ１６０によってＬＣ３１８が
“１”になり、図１２のトランスファーゲート４０６を
介してデータバス２０４の値Ｄ0 がラッチ４０１に保持
され、トランスファーゲート４０８を介して周辺データ
バス２０２に出力され、周辺入出力装置１０２に転送さ
れる。
“０”にすることにより、アドレスラッチＡ１１０の値
Ａ1 を固定するが、この期間は（ＳＦＲＳＴＲＶ）３１
４が“１”なので、演算処理装置１０１は記憶装置１０
５からの読み出しを行っておらず、図９のＡＮＤ１３３
により、ＣＰＵＥＮ３１３は“０”となるので、アドレ
スバス２０３にはアドレスカウンタ１１１の値Ａ0 が出
力されており、周辺入出力装置１０２がＩＯ（Ｒ）／Ｗ
３１６と（ＩＯＳＴＲＶ）３１５を“０”にして、記憶
装置１０５からの読み出しを行うと、図１０のラッチ１
４１によって（Ｒ）／Ｗ３１７が“０”になり、記憶装
置１０５が通常は読み出し状態となっているので、記憶
装置１０５からＡ0 番地の値Ｄ0 がデータバス２０４に
出力され、図１１のＯＲ１６０によってＬＣ３１８が
“１”になり、図１２のトランスファーゲート４０６を
介してデータバス２０４の値Ｄ0 がラッチ４０１に保持
され、トランスファーゲート４０８を介して周辺データ
バス２０２に出力され、周辺入出力装置１０２に転送さ
れる。
【００４２】また、アドレスカウンタ１１１の値は、
（ＩＯＳＴＲＶ）３１５が“０”から“１”に変化する
ことにより＋１され、Ａ0 ＋１となる。
（ＩＯＳＴＲＶ）３１５が“０”から“１”に変化する
ことにより＋１され、Ａ0 ＋１となる。
【００４３】図１３のＴ３の期間で、演算処理装置１０
１が（ＳＦＲＳＴＲＶ）３１４を“０”にして、記憶装
置１０５からの読み出しを行うと、アドレスバス２０３
にはアドレスラッチＡ１１０の値Ａ1 が出力され、記憶
装置１０５が通常は読み出し状態となっているので、記
憶装置１０５からＡ1番地の値Ａ1がデータバス２０４に
出力され、データバッファ１１２によってデータバス２
０４の値Ａ1がＡＤバス２０１に出力される。
１が（ＳＦＲＳＴＲＶ）３１４を“０”にして、記憶装
置１０５からの読み出しを行うと、アドレスバス２０３
にはアドレスラッチＡ１１０の値Ａ1 が出力され、記憶
装置１０５が通常は読み出し状態となっているので、記
憶装置１０５からＡ1番地の値Ａ1がデータバス２０４に
出力され、データバッファ１１２によってデータバス２
０４の値Ａ1がＡＤバス２０１に出力される。
【００４４】演算処理装置１０１は、Ｔ４の期間でＡＤ
バス２０１から値Ａ1を取り込み、（ＳＦＲＳＴＲＶ）
３１４を“１”にして読み出し動作を終了する。
バス２０１から値Ａ1を取り込み、（ＳＦＲＳＴＲＶ）
３１４を“１”にして読み出し動作を終了する。
【００４５】次に、図１３において、Ｔ６からＴ１０は
演算処理装置１０１が情報を転送している期間に、周辺
入出力装置１０２の読み出しが重なった場合の動作を示
す。演算処理装置１０１はＴ６，Ｔ７でアドレスラッチ
Ａ１１０をＡ2番地に固定するが、この期間は（ＳＦＲ
ＳＴＲＶ）３１４が“１”なので、図９のＡＮＤ１３３
により、ＣＰＵＥＮ３１３は“０”となり、アドレスバ
ス２０３にはアドレスカウンタ１１１の値Ａ0 ＋１が出
力されており、記憶装置１０５が通常は読み出し状態と
なっているので、記憶装置１０５からＡ0 ＋１番地の値
Ｄ1 がデータバス２０４に出力され、図１１のＯＲ１６
０によってＬＣ３１８が“１”になり、図１２のトラン
スファーゲート４０６を介してデータバス２０４の値Ｄ
1 がラッチ４０１に保持される。
演算処理装置１０１が情報を転送している期間に、周辺
入出力装置１０２の読み出しが重なった場合の動作を示
す。演算処理装置１０１はＴ６，Ｔ７でアドレスラッチ
Ａ１１０をＡ2番地に固定するが、この期間は（ＳＦＲ
ＳＴＲＶ）３１４が“１”なので、図９のＡＮＤ１３３
により、ＣＰＵＥＮ３１３は“０”となり、アドレスバ
ス２０３にはアドレスカウンタ１１１の値Ａ0 ＋１が出
力されており、記憶装置１０５が通常は読み出し状態と
なっているので、記憶装置１０５からＡ0 ＋１番地の値
Ｄ1 がデータバス２０４に出力され、図１１のＯＲ１６
０によってＬＣ３１８が“１”になり、図１２のトラン
スファーゲート４０６を介してデータバス２０４の値Ｄ
1 がラッチ４０１に保持される。
【００４６】演算処理装置１０１がＴ８の期間で（ＳＦ
ＲＳＴＲＶ）３１４を“０”にして、記憶装置１０５か
らの読み出しを行うと、図３のＡＮＤ１３３により、Ｃ
ＰＵＥＮ３１３が“１”となり、図１１のＯＲ１６０に
よってＬＣ３１８が“０”になるので、ラッチ４０１の
値はＤ1 に固定される。
ＲＳＴＲＶ）３１４を“０”にして、記憶装置１０５か
らの読み出しを行うと、図３のＡＮＤ１３３により、Ｃ
ＰＵＥＮ３１３が“１”となり、図１１のＯＲ１６０に
よってＬＣ３１８が“０”になるので、ラッチ４０１の
値はＤ1 に固定される。
【００４７】ここで、周辺入出力装置１０２がＩＯ
（Ｒ）／Ｗ３１６を“０”、（ＩＯＳＴＲＶ）３１５を
“０”にして、記憶装置１０５からの読み出し動作を行
うと、図１２のラッチ４０１に保持されている値Ｄ1
が、トランスファーゲート４０８を介して周辺データバ
ス２０２に出力され、周辺入出力装置１０２に転送さ
れ、アドレスカウンタ１１１の値は（ＩＯＳＴＲＶ）３
１５が“０”から“１”に変化することにより＋１さ
れ、Ａ0 ＋２となる。
（Ｒ）／Ｗ３１６を“０”、（ＩＯＳＴＲＶ）３１５を
“０”にして、記憶装置１０５からの読み出し動作を行
うと、図１２のラッチ４０１に保持されている値Ｄ1
が、トランスファーゲート４０８を介して周辺データバ
ス２０２に出力され、周辺入出力装置１０２に転送さ
れ、アドレスカウンタ１１１の値は（ＩＯＳＴＲＶ）３
１５が“０”から“１”に変化することにより＋１さ
れ、Ａ0 ＋２となる。
【００４８】演算処理装置１０１が、Ｔ９の期間で情報
の転送を終了し、Ｔ１０の期間で（ＳＦＲＳＴＲＶ）３
１４を“１”にして読み出し動作を終了すると、図９の
ＡＮＤ１３３によりＣＰＵＥＮ３１３が“０”となっ
て、アドレスバス２０３にはアドレスカウンタ１１１の
値Ａ0 ＋２が出力され、記憶装置１０５からＡ0 ＋２番
地の値Ｄ2 がデータバス２０４に出力され、図１１のＯ
Ｒ１６０によってＬＣ３１８が“１”になり、図１２の
トランスファーゲート４０６を介してデータバス２０４
の値Ｄ2 がラッチ４０１に保持され、補助記憶装置１０
９は次の読み出し動作に備える。
の転送を終了し、Ｔ１０の期間で（ＳＦＲＳＴＲＶ）３
１４を“１”にして読み出し動作を終了すると、図９の
ＡＮＤ１３３によりＣＰＵＥＮ３１３が“０”となっ
て、アドレスバス２０３にはアドレスカウンタ１１１の
値Ａ0 ＋２が出力され、記憶装置１０５からＡ0 ＋２番
地の値Ｄ2 がデータバス２０４に出力され、図１１のＯ
Ｒ１６０によってＬＣ３１８が“１”になり、図１２の
トランスファーゲート４０６を介してデータバス２０４
の値Ｄ2 がラッチ４０１に保持され、補助記憶装置１０
９は次の読み出し動作に備える。
【００４９】周辺入出力装置１０２が記憶装置１０５に
情報の書き込みを行う場合は、前記第１の実施例と同様
に、ＣＰＵＥＮ３１３が“１”の期間、補助記憶装置１
０９が書き込む情報を保持し、ＣＰＵＥＮ３１３が
“０”になった後、動作制御装置１０８によって補助記
憶装置１０９が保持している情報を記憶装置１０５に転
送する。
情報の書き込みを行う場合は、前記第１の実施例と同様
に、ＣＰＵＥＮ３１３が“１”の期間、補助記憶装置１
０９が書き込む情報を保持し、ＣＰＵＥＮ３１３が
“０”になった後、動作制御装置１０８によって補助記
憶装置１０９が保持している情報を記憶装置１０５に転
送する。
【００５０】
【発明の効果】本発明は記憶装置に与える番地を制御す
るアドレス制御装置と、周辺入出力装置の情報転送専用
の周辺データバスと、演算処理装置がＡＤバスに情報を
出力していることを判別する判別装置と、周辺入出力装
置が記憶装置に対しての読み出しまたは書き込み動作を
記憶する制御記憶装置と、周辺入出力装置と記憶装置と
の間で受け渡す情報を記憶する補助記憶装置と、前記判
別装置がＡＤバスに情報が出力されていないことを判別
したときに前記制御記憶装置の内容に従い、前記補助記
憶装置を用いて前記記憶装置に対し読み出し又は書き込
み動作を行う動作制御装置を有し、演算処理装置が記憶
装置に対して情報の読み書きを行っている間の番地出力
期間にも、周辺入出力装置と記憶装置との間で情報の転
送を行うことにより、演算処理装置にかかる負荷を軽減
し、情報量が増えても演算処理装置の処理に悪影響を及
ぼすことがないという効果がある。
るアドレス制御装置と、周辺入出力装置の情報転送専用
の周辺データバスと、演算処理装置がＡＤバスに情報を
出力していることを判別する判別装置と、周辺入出力装
置が記憶装置に対しての読み出しまたは書き込み動作を
記憶する制御記憶装置と、周辺入出力装置と記憶装置と
の間で受け渡す情報を記憶する補助記憶装置と、前記判
別装置がＡＤバスに情報が出力されていないことを判別
したときに前記制御記憶装置の内容に従い、前記補助記
憶装置を用いて前記記憶装置に対し読み出し又は書き込
み動作を行う動作制御装置を有し、演算処理装置が記憶
装置に対して情報の読み書きを行っている間の番地出力
期間にも、周辺入出力装置と記憶装置との間で情報の転
送を行うことにより、演算処理装置にかかる負荷を軽減
し、情報量が増えても演算処理装置の処理に悪影響を及
ぼすことがないという効果がある。
【図１】本発明の第１の実施例に係るマイクロコンピュ
ータシステムを示すブロック図である。
ータシステムを示すブロック図である。
【図２】同じくその詳細な構成を示すブロック図であ
る。
る。
【図３】同じく本実施例の判別装置の構成を示すブロッ
ク図である。
ク図である。
【図４】同じく本実施例の制御記憶装置の構成を示すブ
ロック図である。
ロック図である。
【図５】同じく本実施例の動作制御装置の構成を示すブ
ロック図である。
ロック図である。
【図６】同じく本実施例の補助記憶装置の構成を示すブ
ロック図である。
ロック図である。
【図７】同じく本実施例の波形図である。
【図８】本発明の第２の実施例に係るマイクロコンピュ
ータシステムを示すブロック図である。
ータシステムを示すブロック図である。
【図９】同じく本実施例の判別装置の構成を示すブロッ
ク図である。
ク図である。
【図１０】同じく本実施例の制御記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図１１】同じく本実施例の動作制御装置の構成を示す
ブロック図である。
ブロック図である。
【図１２】同じく本実施例の補助記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図１３】同じく本実施例の波形図である。
【図１４】従来のマイクロコンピュータシステムを示す
ブロック図である。
ブロック図である。
１０１；演算処理装置
１０２；周辺入出力装置
１０３；アドレス制御装置
１０４；バス制御装置
１０５；記憶装置
１０６；判別装置
１０７；制御記憶装置
１０８；動作制御装置
１０９；補助記憶装置
１１０；アドレスラッチＡ
１１１；アドレスラッチＢ
１１２；データバッファ
２０１；ＡＤバス
２０２；周辺データバス
２０３；アドレスバス
２０４；データバス
Claims (2)
- 【請求項１】 番地と情報とを時分割で使用するＡＤバ
スを用いて情報の転送を行う演算処理装置と、外部と情
報の受け渡しを行う周辺入出力装置と、前記演算処理装
置及び周辺入出力装置の双方の情報を記憶する記憶装置
とを有するマイクロコンピュータシステムにおいて、前
記記憶装置に与える番地を制御するアドレス制御装置
と、前記周辺入出力装置の情報転送専用の周辺データバ
スと、前記演算処理装置がＡＤバスに情報を出力してい
ることを判別する判別装置と、前記周辺入出力装置が前
記記憶装置に対して行う読み出し又は書き込み動作を記
憶する制御記憶装置と、前記周辺入出力装置と記憶装置
との間で受け渡す情報を記憶する補助記憶装置と、前記
判別装置が前記ＡＤバスに情報が出力されていることを
判別していないときに前記制御記憶装置の内容に従い前
記補助記憶装置を用いて前記記憶装置に対して読み出し
又は書き込み動作を行う動作制御装置とを有することを
特徴とするマイクロコンピュータシステム。 - 【請求項２】 番地と情報とを時分割で使用するＡＤバ
スを用いて情報の転送を行う演算処理装置と、外部と情
報の受け渡しを行う周辺入出力装置と、前記演算処理装
置及び周辺入出力装置の双方の情報を記憶する記憶装置
とを有するマイクロコンピュータシステムにおいて、前
記記憶装置に与える番地を制御するアドレス制御装置
と、前記周辺入出力装置の情報転送専用の周辺データバ
スと、前記演算処理装置がＡＤバスに情報を出力してい
ることを判別する判別装置と、前記周辺入出力装置が前
記記憶装置に対して行う読み出し及び書き込み動作を記
憶する制御記憶装置と、前記周辺入出力装置と記憶装置
との間で受け渡す情報を記憶する補助記憶装置と、前記
判別装置が前記ＡＤバスに情報が出力されていることを
判別していないときに前記制御記憶装置の内容に従い前
記補助記憶装置を用いて前記記憶装置に対して読み出し
又は書き込み動作を行う動作制御装置とを有することを
特徴とするマイクロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21431891A JPH0535647A (ja) | 1991-07-30 | 1991-07-30 | マイクロコンピユータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21431891A JPH0535647A (ja) | 1991-07-30 | 1991-07-30 | マイクロコンピユータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535647A true JPH0535647A (ja) | 1993-02-12 |
Family
ID=16653772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21431891A Pending JPH0535647A (ja) | 1991-07-30 | 1991-07-30 | マイクロコンピユータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016063245A (ja) * | 2014-09-12 | 2016-04-25 | 株式会社東芝 | 携帯端末 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745657A (en) * | 1980-09-01 | 1982-03-15 | Fujitsu Ltd | Storage device |
| JPS58144959A (ja) * | 1982-02-23 | 1983-08-29 | Sony Corp | 制御装置 |
| JPS58215777A (ja) * | 1982-06-07 | 1983-12-15 | Hitachi Ltd | 記憶制御方式 |
| JPS6167140A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electric Ind Co Ltd | プログラム格納用メモリ |
| JPS635542B2 (ja) * | 1978-04-28 | 1988-02-04 | Ricoh Kk |
-
1991
- 1991-07-30 JP JP21431891A patent/JPH0535647A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635542B2 (ja) * | 1978-04-28 | 1988-02-04 | Ricoh Kk | |
| JPS5745657A (en) * | 1980-09-01 | 1982-03-15 | Fujitsu Ltd | Storage device |
| JPS58144959A (ja) * | 1982-02-23 | 1983-08-29 | Sony Corp | 制御装置 |
| JPS58215777A (ja) * | 1982-06-07 | 1983-12-15 | Hitachi Ltd | 記憶制御方式 |
| JPS6167140A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electric Ind Co Ltd | プログラム格納用メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016063245A (ja) * | 2014-09-12 | 2016-04-25 | 株式会社東芝 | 携帯端末 |
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