JPH09330949A - 電子部品構体 - Google Patents
電子部品構体Info
- Publication number
- JPH09330949A JPH09330949A JP8146921A JP14692196A JPH09330949A JP H09330949 A JPH09330949 A JP H09330949A JP 8146921 A JP8146921 A JP 8146921A JP 14692196 A JP14692196 A JP 14692196A JP H09330949 A JPH09330949 A JP H09330949A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- electrode
- bump
- inner lead
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/077—Connecting of TAB connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
- H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
- H10W72/222—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/244—Dispositions, e.g. layouts relative to underlying supporting features, e.g. bond pads, RDLs or vias
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/247—Dispositions of multiple bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Wire Bonding (AREA)
Abstract
ドに接合する際、過剰な合金層が半導体素子のエッジ部
に流れて接触することが原因で、半導体素子の動作不良
が引き起こされるといった問題を解決する。 【解決手段】 半導体素子1の電極2には、金属ワイヤ
の先端を溶融して形成した金属ボールを電極2上に接合
してバンプ11が形成され、テープキャリア5のインナー
リード6の表面にはメッキ層が形成され、インナーリー
ド6をバンプ11に位置合わせした状態でメッキ層を溶融
して合金層9を介して半導体素子1をインナーリード6
に接合した電子部品構体において、バンプ11を電極2上
に複数形成して、合金層9を保持する力を大きくし、合
金層9の流れを阻止する。
Description
とテープキャリアのインナーリードとが、半田等の低融
点合金を用いて結線された電子部品構体に関し、特に、
金属ワイヤの先端に形成した金属ボールを半導体素子の
電極に接合してバンプを形成し、テープキャリアのイン
ナーリードと結線された電子部品構体に関するものであ
る。
アのインナーリードとが結線された電子部品構体として
は、例えば図25〜図29に示されるものが挙げられ
る。すなわち、図25に示すように半導体素子1の電極
2上に電気メッキ法によりSnや半田等のバンプ3が形
成されている。4は半導体素子1のアクティブ面を保護
するパシベーション膜である。
2上に形成されたバンプ3上にテープキャリア5の各イ
ンナーリード6が対向するように位置決めする。その
後、図27に示すように、加熱されたボンディングツー
ル7にて各インナーリード6の先端部を一括して押圧す
る。その結果、図28に示すように、各インナーリード
6の表面に形成されたSnや半田等のメッキ層8が溶融
され、バンプ3とインナーリード6とが合金層9を介し
て結線された電子部品構体が形成される。
ッキ法で形成可能なバンプ3の最大高さHは約20μm
と低いため、図29に示すように、前記メッキ層8を溶
融して、合金層9を介してバンプ3とインナーリード6
とを結線する際に、溶融した合金層9の量と比較して、
インナーリード6と半導体素子1との隙間が狭く、過剰
な合金層9aが半導体素子1のエッジ部に接触してしま
い、半導体素子1の動作不良を引き起こすという問題が
あった。
たバンプ3よりも背の高いバンプを形成するために、電
気メッキ法とは別に、図30〜図34に示すように、ワ
イヤボンディング法により形成されるバンプ11を用い
た従来例が挙げられる。すなわち、図30において、
(a)で示すように、金、銅、アルミニウム、半田等で
製作された金属ワイヤ12をセラミックやルビーで作ら
れたキャピラリー13に通し、通した金属ワイヤ12の
先端とトーチと呼ばれる電極14との間で放電し、金属
ボール15を形成する。
る半導体素子1の電極2の上に前記金属ボール15を押
圧し、超音波振動を加え、温度、圧力、超音波振動の作
用によって、前記金属ボール15を半導体素子1の電極
2に接合する。その後、(c)で示すように、キャピラ
リー13を鉛直方向に上昇させ、(d)で示すように、
金属ワイヤ12を引きちぎって金属ボールによるバンプ
11を形成する。
導体素子1の各電極2上にバンプ11を1個ずつ形成し
た後、図32に示すように、前記バンプ11上にテープ
キャリア5のインナーリード6が対向するように位置決
めし、図33に示すように加熱されたボンディングツー
ル7にて各インナーリード6の先端部を一括して押圧す
る。その結果、各インナーリード6の表面に形成された
Snや半田等のメッキ層8が溶融され、金属ボールによ
るバンプ11とインナーリード6とが合金層9を介して
結線された電子部品構体が形成される。
ヤボンディング法で形成可能なバンプ11の最大高さH
は約50μmとなり、電気メッキ法により形成された図
25のバンプ3と比較して高く形成することができる。
ボンディング法で形成されたバンプ11では、図34に
示すように、バンプ11と合金層9との接触面積が小さ
いため、溶融した合金層9を保持する力が小さく、過剰
な合金層9aが半導体素子1のエッジ部に流れて接触し
てしまい、半導体素子1の動作不良を引き起こすという
問題が依然として解決できなかった。
子の電極とテープキャリアのインナーリードとを高い信
頼性をもって接合できる電子部品構体の提供を目的とし
ている。
おいては、半導体素子の電極上に、金属ボールによるバ
ンプを複数個形成したものであり、この本発明によれ
ば、半導体素子の電極とテープキャリアのインナーリー
ドとを高い信頼性をもって接合できる。
は、半導体素子をテープキャリアのインナーリードに接
合するに際して、前記半導体素子の電極には、金属ワイ
ヤの先端を溶融して形成した金属ボールを前記半導体素
子の電極上に接合してバンプを形成し、前記インナーリ
ードの表面にはメッキ層を形成し、前記インナーリード
を半導体素子のバンプに位置合わせした状態で前記メッ
キ層を溶融して合金層を介して半導体素子を前記インナ
ーリードに接合した電子部品構体において、半導体素子
の電極上に形成される前記金属ボールによるバンプが複
数個であるものであり、これによると、半導体素子の電
極にインナーリードが対向するように位置決めした後、
加熱されたボンディングツールにてインナーリードの先
端を押圧し、インナーリードの表面に形成されたメッキ
層を溶融し、バンプとインナーリードとを合金層を介し
て結線する際において、半導体素子の電極上に1個の金
属ボールによるバンプが形成されている場合と比較し
て、バンプと合金層との接触面積が拡大し、溶融した合
金層を保持する力が大きくなり、さらに、複数のバンプ
が抵抗となって溶融した合金層の流れを阻止する役目を
果たすため、合金層が半導体素子のエッジ部に流れて接
触することを防止でき、高い信頼性をもって半導体素子
の電極とテープキャリアのインナーリードとを接合する
ことができる。
ープキャリアのインナーリードに接合するに際して、前
記半導体素子の電極には、金属ワイヤの先端を溶融して
形成した金属ボールを前記半導体素子の電極上に接合し
てバンプを形成し、前記インナーリードの表面にはメッ
キ層を形成し、前記インナーリードを半導体素子のバン
プに位置合わせした状態で前記メッキ層を溶融して合金
層を介して半導体素子を前記インナーリードに接合した
電子部品構体において、前記半導体素子の電極上に形成
された前記金属ボールによるバンプ上にさらに、金属ワ
イヤの先端に形成された金属ボールを前記バンプに接合
し、前記金属ボールを前記バンプ上に接合した状態で残
すように前記金属ワイヤを引きちぎって、半導体素子の
電極上に少なくとも2段以上の金属ボールによるバンプ
を形成するものであり、これによると、半導体素子の電
極にインナーリードが対向するように位置決めした後、
加熱されたボンディングツールにてインナーリードの先
端を押圧し、インナーリードの表面に形成されたメッキ
層を溶融し、バンプとインナーリードとを合金層を介し
て結線する際において、半導体素子の電極に電気メッキ
法により形成したバンプや電極に対して1個の金属ボー
ルによるバンプが形成されている場合と比較して、イン
ナーリードと半導体素子との隙間が広くなるため、接合
に要する合金層の量を拡大することができ、過剰な合金
層が半導体素子のエッジに接触することを防ぎ、高い信
頼性をもって半導体素子の電極とテープキャリアのイン
ナーリードとを接合することができる。
ピラリーを通した金属ワイヤの先端を溶融して前記金属
ワイヤの先端に金属ボールを形成し、前記キャピラリー
を移動して前記金属ボールを半導体素子の電極上に位置
決めし、前記金属ボールを半導体素子の電極に接合し、
前記キャピラリーを上昇させ、横にずらして下降させ、
前記金属ワイヤを半導体素子の電極に接合した金属ボー
ル上に接合し、前記キャピラリーを再度上昇させ、前記
金属ボールを半導体素子の電極に接合した状態で残すよ
うに前記金属ワイヤを引きちぎって半導体素子の電極上
に形成される前記金属ボールによる2段突起形状のバン
プであるものであり、これによると、半導体素子の電極
上に形成された複数のバンプの高さが均一となるため、
半導体素子の電極にインナーリードが対向するように位
置決めした後、加熱されたボンディングツールにてイン
ナーリードの先端を押圧し、インナーリードの表面に形
成されたメッキ層を溶融し、バンプとインナーリードと
を合金層を介して結線する際において、インナーリード
が各バンプに均等かつ確実に接触するため、各金属ボー
ルによるバンプとインナーリードとが合金層を介して確
実に結線される。さらに、バンプと合金層との接触面積
が拡大し、溶融した合金層を保持する力が大きくなり、
複数のバンプが抵抗となって溶融した合金層の流れを阻
止する役目を果たすため、合金層が半導体素子のエッジ
部に流れて接触することを防止でき、高い信頼性をもっ
て半導体素子の電極とテープキャリアのインナーリード
とを接合することができる。
ピラリーを通した金属ワイヤの先端を溶融して前記金属
ワイヤの先端に金属ボールを形成し、前記キャピラリー
を移動して前記金属ボールを半導体素子の電極上に位置
決めし、前記金属ボールを半導体素子の電極に接合し、
前記キャピラリーを上昇させ、横にずらして下降させ、
前記金属ワイヤを半導体素子の電極に接合した金属ボー
ル上に接合し、前記キャピラリーを再度上昇させ、前記
金属ボールを半導体素子の電極に接合した状態で残すよ
うに前記金属ワイヤを引きちぎって半導体素子の電極上
に形成された2段突起形状のバンプの上に、さらに別の
2段突起形状のバンプを積み重ねて、電極上に少なくと
も2段以上の金属ボールによる2段突起形状のバンプを
形成するものであり、これによると、少なくとも2段以
上に積み重ねられたバンプの高さが均一となるため、半
導体素子の電極にインナーリードが対向するように位置
決めした後、加熱されたボンディングツールにてインナ
ーリードの先端を押圧し、インナーリードの表面に形成
されたメッキ層を溶融し、バンプとインナーリードとを
合金層を介して結線する際において、各インナーリード
が半導体素子の各電極上のバンプに均等かつ確実に接触
するため、各バンプと各インナーリードとが合金層を介
して確実に結線される。さらに、インナーリードと半導
体素子との隙間が広くなるため、接合に要する合金層の
量を拡大することができ、過剰な合金層が半導体素子の
エッジに接触することを防ぎ、高い信頼性をもって半導
体素子の電極とテープキャリアのインナーリードとを接
合することができる。
から図24を用いて説明する。 (実施の形態1)図1、図2に示すように、半導体素子
1のアクティブ面には、電極2と前記アクティブ面を保
護するパシベーション膜4とが形成されている。半導体
素子1の電極2上には、ワイヤボンディング法を用いて
形成した金属ボールによるバンプ11が複数形成されて
いる。尚、前記ワイヤボンディング法は先の従来の技術
において図30の(a)〜(d)を用いて説明したた
め、ここでの説明は省略する。
複数のバンプ11を形成した後、図3に示すように、複
数のバンプ11上にテープキャリア5のインナーリード
6が対向するように位置決めし、加熱されたボンディン
グツール7にてインナーリード6の先端部を一括して押
圧し、インナーリード6の表面に形成されたSnや半田
等のメッキ層8を溶融する。その結果、図4に示すよう
に、複数のバンプ11とインナーリード6とが合金層9
を介して結線された電子部品構体が形成される。
金属ボールによるバンプ11が複数形成されているた
め、図34に示すような金属ボールによるバンプ11が
各電極2上に1個だけ形成されている場合と比較して、
バンプ11と合金層9との接触面積が拡大し、溶融した
合金層9を保持する力が大きくなる。また複数のバンプ
11が抵抗となって溶融した合金層9の流れを阻止する
役目を果たすため、合金層9が半導体素子1のエッジ部
に流れて接触することを防止でき、高い信頼性をもって
半導体素子1の電極2とテープキャリア5のインナーリ
ード6とを接合することができる。
に、ワイヤボンディング法により、半導体素子1の電極
2上に、金属ボールによるバンプ11を形成した後、さ
らに、そのバンプ11上にワイヤボンディング法でバン
プ11を形成し、バンプ11が2段に積み重ねられてい
る。すなわち、電極2上に形成された金属ボールによる
1段目のバンプ11上にさらに、金属ワイヤ12の先端
に形成された金属ボール15を位置決めし、熱圧着もし
くは超音波併用熱圧着により金属ボール15を1段目の
バンプ11に接合し、金属ボール15を1段目のバンプ
11上に接合した状態で残すように金属ワイヤ12を引
きちぎって、1段目のバンプ11上に2段目のバンプ1
1を形成している。
ンプ11上にテープキャリア5のインナーリード6が対
向するように位置決めし、加熱されたボンディングツー
ル7にてインナーリード6の先端部を一括して押圧し、
インナーリード6の表面に形成されたSnや半田等のメ
ッキ層8を溶融する。その結果、図8に示すように、2
段のバンプ11とインナーリード6とが合金層9を介し
て結線された電子部品構体が形成される。
法によりバンプ3を形成した場合、その高さHは最大約
20μm、また、図31に示したワイヤボンディング法
によりバンプ11を1個だけ形成した場合、その高さH
は約50μmであるのに対して、図6に示すようにワイ
ヤボンディング法によりバンプ11を2段に積み重ねた
場合で約100μm以上の高さHとなるため、図8に示
すように、インナーリード6と半導体素子1との隙間が
広くなり、接合に要する合金層9の量を拡大することが
でき、過剰な合金層が半導体素子1のエッジに接触する
ことを防ぐことができ、高い信頼性をもって半導体素子
1の電極2とテープキャリア5のインナーリード6とを
接合することができる。
定されず、図9に示すように3段でも、或はそれ以上で
も良い。 (実施の形態3)先に述べた(実施の形態1)におい
て、ワイヤボンディング法を用いてバンプ11(一般に
引きちぎりバンプと呼ばれている)を電極2上に複数設
ける場合、図30の(c)と(d)に示すように金属ボ
ール15から金属ワイヤ12が引きちぎられる加減によ
って、図10に示すように、各バンプ11の高さHにバ
ラツキhが発生する恐れがあった。たとえば、高さHが
45μmのバンプ11を複数形成すると、その高さのバ
ラツキhは約±10μmとなる。
のバンプ11上にインナーリード6が対向するように位
置決めし、加熱されたボンディングツール7にてインナ
ーリード6の先端部を一括して押圧し、インナーリード
6の表面に形成されたSnや半田等のメッキ層8を溶融
する際、高さHのバラツキhによってインナーリード6
に接触しないバンプ11が発生し、その結果、図12に
示すように、接合後、合金層9を介してインナーリード
6と接触しないバンプ11が発生する可能性がある。
は、複数のバンプを設ける際、各バンプの高さを均一に
するため、各バンプを2段突起形状に形成したものであ
る。すなわち、図13において、(a)で示すように、
金、銅、アルミニウム、半田等で製作された金属ワイヤ
12をセラミックやルビーで作られたキャピラリー13
に通し、通した金属ワイヤ12の先端とトーチと呼ばれ
る電極14との間で放電し、金属ボール15を形成す
る。
る半導体素子1の電極2の上に前記金属ボール15を押
圧し、超音波振動を加え、温度、圧力、超音波振動の作
用によって、前記金属ボール15を半導体素子1の電極
2に接合する。その後、(c)で示すように、キャピラ
リー13を鉛直方向に上昇させ、さらに(d)で示すよ
うに、キャピラリー13を横にずらして下降させ、
(e)で示すように、金属ワイヤ12を金属ボール15
上に接触させ、温度、圧力(或いは、温度、圧力、超音
波振動)の作用によって金属ワイヤ12を金属ボール1
5に接合し、(f)で示すように、キャピラリー13を
再度上昇させ、金属ワイヤ12を引きちぎることによ
り、2段突起形状のバンプ20が形成される。このよう
にして形成される2段突起形状のバンプ20は高さHが
均一になるため、図15に示すように、半導体素子1の
電極2上に、2段突起形状のバンプ20を複数形成する
と、各バンプ20の高さHは均一となる。たとえば、高
さHが45μmの2段突起形状のバンプ20を複数形成
した場合、各高さHのバラツキhは±2μmとなり問題
のない範囲におさまる。
ィングツール7でインナーリード6を押圧した際、各バ
ンプ20が確実にインナーリード6に接触し、その結
果、図17に示すように、各バンプ20とインナーリー
ド6とが合金層9を介して均等かつ確実に接合され、さ
らに、先述した(実施の形態1)と同様に、バンプ20
が複数形成されているため、合金層9が半導体素子1の
エッジ部に流れるのを防ぐことができ、高い信頼性をも
って半導体素子1の電極2とテープキャリア5のインナ
ーリード6とを接合することができる。
2)のようにワイヤボンディング法を用いてバンプ11
(一般に引きちぎりバンプと呼ばれている)を2段に積
み重ねたものを各電極2上に設ける場合においても、図
18に示すように、各バンプ11の高さHにバラツキh
が発生する恐れがあった。
2上に形成されたバンプ11上に各インナーリード6が
対向するように位置決めし、加熱されたボンディングツ
ール7にて各インナーリード6の先端部を一括して押圧
し、インナーリード6の表面に形成されたSnや半田等
のメッキ層8を溶融する際、高さHのバラツキhによっ
てインナーリード6に接触しないバンプ11が発生し、
その結果、図20に示すように、接合後、合金層9を介
してインナーリード6と接触しないバンプ11が発生す
る可能性がある。
は、2段に積み重ねたバンプを半導体素子1の各電極2
上に設ける際、各バンプを2段突起形状にしたものであ
る。すなわち、2段突起形状のバンプ20の形成方法は
先述した(実施の形態3)と同様であり、これによる
と、図22に示すように、2段に積み重ねた各バンプ2
0の高さHが均一となる。したがって、図23に示すよ
うに、ボンディングツール7で各インナーリード6を押
圧した際、各電極2上のバンプ20が確実に各インナー
リード6に接触し、その結果、図24に示すように、各
バンプ20と各インナーリード6とが合金層9を介して
均等かつ確実に接合され、さらに、先述した(実施の形
態2)と同様に、バンプ20を積み重ねたことによりバ
ンプ20の高さHが高くなって、インナーリード6と半
導体素子1との隙間が広くなり、接合に要する合金層9
の量を拡大することができ、過剰な合金層が半導体素子
1のエッジに接触することを防ぐことができるため、高
い信頼性をもって半導体素子1の電極2とテープキャリ
ア5のインナーリード6とを接合することができる。
定されず、3段でも、或はそれ以上でも良い。
項1記載の発明によると、インナーリードの表面に形成
されたメッキ層を溶融し、バンプとインナーリードとを
合金層を介して結線する際において、半導体素子の電極
上に複数の金属ボールによるバンプを形成しているた
め、電極上に1個の金属ボールによるバンプが形成され
ている場合と比較して、バンプと合金層との接触面積が
拡大し、溶融した合金層を保持する力が大きくなり、さ
らに、複数のバンプが抵抗となって溶融した合金層の流
れを阻止する役目を果たすため、合金層が半導体素子の
エッジ部に流れて接触することを防止でき、高い信頼性
をもって半導体素子の電極とテープキャリアのインナー
リードとを接合することができる。
ナーリードの表面に形成されたメッキ層を溶融し、バン
プとインナーリードとを合金層を介して結線する際にお
いて、半導体素子の電極上に金属ボールによるバンプを
少なくとも2段以上積み重ねたため、半導体素子の電極
に電気メッキ法により形成したバンプや電極に対して1
個の金属ボールによるバンプが形成されている場合と比
較して、インナーリードと半導体素子との隙間が広くな
るため、接合に要する合金層の量を拡大することがで
き、過剰な合金層が半導体素子のエッジに接触すること
を防ぎ、高い信頼性をもって半導体素子の電極とテープ
キャリアのインナーリードとを接合することができる。
求項1記載の発明による効果に加えて、バンプを2段突
起形状に形成することにより、半導体素子の電極上に形
成された複数のバンプの高さが均一となるため、加熱さ
れたボンディングツールにてインナーリードの先端を押
圧した際、インナーリードが各バンプに均等かつ確実に
接触するため、各バンプとインナーリードとが合金層を
介して確実に結線される。
求項2記載の発明による効果に加えて、バンプを2段突
起形状に形成することにより、少なくとも2段以上に積
み重ねられたバンプの高さが均一となるため、加熱され
たボンディングツールにてインナーリードの先端を押圧
した際、各インナーリードが半導体素子の各電極上のバ
ンプに均等かつ確実に接触するため、各バンプとインナ
ーリードとが合金層を介して確実に結線される。
半導体素子の電極上に形成されたバンプの斜視図であ
る。
されたバンプの正面図である。
されたバンプとテープキャリアのインナーリードとを接
合する際の状態を示した図である。
されたバンプとテープキャリアのインナーリードとを接
合した状態を示す図である。
半導体素子の電極上に2段に形成されたバンプの斜視図
である。
されたバンプの正面図である。
されたバンプとテープキャリアのインナーリードとを接
合する際の状態を示した図である。
されたバンプとテープキャリアのインナーリードとを接
合した状態を示す図である。
に形成されたバンプの正面図である。
ちぎりバンプの高さのバラツキを示す図である。
ちぎりバンプとテープキャリアのインナーリードとを接
合する際の状態を示した図である。
ちぎりバンプとテープキャリアのインナーリードとを接
合した状態を示す図である。
の半導体素子の電極上に形成される2段突起形状のバン
プの形成方法を示す図である。
成された2段突起形状のバンプの正面図である。
成した正面図である。
成された2段突起形状のバンプとテープキャリアのイン
ナーリードとを接合する際の状態を示した図である。
成された2段突起形状のバンプとテープキャリアのイン
ナーリードとを接合した状態を示す図である。
ちぎりバンプの高さのバラツキを示す図である。
ちぎりバンプとテープキャリアのインナーリードとを接
合する際の状態を示した図である。
ちぎりバンプとテープキャリアのインナーリードとを接
合した状態を示す図である。
の半導体素子の電極上に2段に形成された2段突起形状
のバンプの正面図である。
段に形成された2段突起形状のバンプの正面図である。
段に形成された2段突起形状のバンプとテープキャリア
のインナーリードとを接合する際の状態を示した図であ
る。
段に形成された2段突起形状のバンプとテープキャリア
のインナーリードとを接合した状態を示す図である。
より形成されたバンプの正面図である。
斜視図である。
テープキャリアのインナーリードとを接合する際の状態
を示した図である。
テープキャリアのインナーリードとを接合した状態を示
す図である。
テープキャリアのインナーリードとを接合した際の問題
点を示す図である。
示す図である。
ールによるバンプの正面図である。
ールによるバンプの斜視図である。
成されたバンプとテープキャリアのインナーリードとを
接合した状態を示す図である。
アのインナーリードとを接合した際の問題点を示す図で
ある。
Claims (4)
- 【請求項1】 半導体素子をテープキャリアのインナー
リードに接合するに際して、前記半導体素子の電極に
は、金属ワイヤの先端を溶融して形成した金属ボールを
前記半導体素子の電極上に接合してバンプを形成し、前
記インナーリードの表面にはメッキ層を形成し、前記イ
ンナーリードを半導体素子のバンプに位置合わせした状
態で前記メッキ層を溶融して合金層を介して半導体素子
を前記インナーリードに接合した電子部品構体におい
て、半導体素子の電極上に形成される前記金属ボールに
よるバンプが複数個であることを特徴とする電子部品構
体。 - 【請求項2】 半導体素子をテープキャリアのインナー
リードに接合するに際して、前記半導体素子の電極に
は、金属ワイヤの先端を溶融して形成した金属ボールを
前記半導体素子の電極上に接合してバンプを形成し、前
記インナーリードの表面にはメッキ層を形成し、前記イ
ンナーリードを半導体素子のバンプに位置合わせした状
態で前記メッキ層を溶融して合金層を介して半導体素子
を前記インナーリードに接合した電子部品構体におい
て、前記半導体素子の電極上に形成された前記金属ボー
ルによるバンプ上にさらに、金属ワイヤの先端に形成さ
れた金属ボールを前記バンプに接合し、前記金属ボール
を前記バンプ上に接合した状態で残すように前記金属ワ
イヤを引きちぎって、半導体素子の電極上に少なくとも
2段以上の金属ボールによるバンプを形成することを特
徴とする電子部品構体。 - 【請求項3】 バンプは、キャピラリーを通した金属ワ
イヤの先端を溶融して前記金属ワイヤの先端に金属ボー
ルを形成し、前記キャピラリーを移動して前記金属ボー
ルを半導体素子の電極上に位置決めし、前記金属ボール
を半導体素子の電極に接合し、前記キャピラリーを上昇
させ、横にずらして下降させ、前記金属ワイヤを半導体
素子の電極に接合した金属ボール上に接合し、前記キャ
ピラリーを再度上昇させ、前記金属ボールを半導体素子
の電極に接合した状態で残すように前記金属ワイヤを引
きちぎって半導体素子の電極上に形成される前記金属ボ
ールによる2段突起形状のバンプであることを特徴とす
る請求項1記載の電子部品構体。 - 【請求項4】 バンプは、キャピラリーを通した金属ワ
イヤの先端を溶融して前記金属ワイヤの先端に金属ボー
ルを形成し、前記キャピラリーを移動して前記金属ボー
ルを半導体素子の電極上に位置決めし、前記金属ボール
を半導体素子の電極に接合し、前記キャピラリーを上昇
させ、横にずらして下降させ、前記金属ワイヤを半導体
素子の電極に接合した金属ボール上に接合し、前記キャ
ピラリーを再度上昇させ、前記金属ボールを半導体素子
の電極に接合した状態で残すように前記金属ワイヤを引
きちぎって半導体素子の電極上に形成された2段突起形
状のバンプの上に、さらに別の2段突起形状のバンプを
積み重ねて、電極上に少なくとも2段以上の金属ボール
による2段突起形状のバンプを形成することを特徴とす
る請求項2記載の電子部品構体。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14692196A JP3558449B2 (ja) | 1996-06-10 | 1996-06-10 | 電子部品構体 |
| EP97924372A EP0844656A4 (en) | 1996-06-10 | 1997-06-09 | ELECTRONIC MODULE STRUCTURE |
| CN97190679A CN1195423A (zh) | 1996-06-10 | 1997-06-09 | 电子组件结构体 |
| KR1019980700848A KR19990036180A (ko) | 1996-06-10 | 1997-06-09 | 전자부품 구조체 |
| PCT/JP1997/001990 WO1997048131A1 (en) | 1996-06-10 | 1997-06-09 | Electronic component structure |
| US09/011,039 US20020014685A1 (en) | 1996-06-10 | 1997-06-09 | Electronic component with ball bonded pads connected to a plated lead frame |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14692196A JP3558449B2 (ja) | 1996-06-10 | 1996-06-10 | 電子部品構体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09330949A true JPH09330949A (ja) | 1997-12-22 |
| JP3558449B2 JP3558449B2 (ja) | 2004-08-25 |
Family
ID=15418588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14692196A Expired - Fee Related JP3558449B2 (ja) | 1996-06-10 | 1996-06-10 | 電子部品構体 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20020014685A1 (ja) |
| EP (1) | EP0844656A4 (ja) |
| JP (1) | JP3558449B2 (ja) |
| KR (1) | KR19990036180A (ja) |
| CN (1) | CN1195423A (ja) |
| WO (1) | WO1997048131A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999004424A1 (fr) * | 1997-07-15 | 1999-01-28 | Hitachi, Ltd. | Dispositif a semi-conducteur, et structure de montage et procede de fabrication associes |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW465064B (en) * | 2000-12-22 | 2001-11-21 | Advanced Semiconductor Eng | Bonding process and the structure thereof |
| JP3727615B2 (ja) * | 2002-06-26 | 2005-12-14 | 株式会社新川 | ワイヤボンディング用ワイヤのイニシャルボール形成方法およびワイヤボンディング装置 |
| US7115998B2 (en) | 2002-08-29 | 2006-10-03 | Micron Technology, Inc. | Multi-component integrated circuit contacts |
| US20070200234A1 (en) * | 2006-02-28 | 2007-08-30 | Texas Instruments Incorporated | Flip-Chip Device Having Underfill in Controlled Gap |
| CN101924046A (zh) * | 2009-06-16 | 2010-12-22 | 飞思卡尔半导体公司 | 在半导体器件中形成引线键合的方法 |
| US10411085B2 (en) * | 2016-12-29 | 2019-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
| JP6858939B2 (ja) * | 2017-04-28 | 2021-04-14 | 東北マイクロテック株式会社 | 外部接続機構、半導体装置及び積層パッケージ |
| US10535644B1 (en) * | 2018-06-29 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Manufacturing method of package on package structure |
| FR3088018B1 (fr) * | 2018-11-06 | 2023-01-13 | Mbda France | Procede de liaison par brassage permettant d'ameliorer la tenue en fatigue de joints brases |
| US20200203243A1 (en) * | 2018-12-19 | 2020-06-25 | Texas Instruments Incorporated | Universal leaded/leadless chip scale package for microelecronic devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5025348A (en) * | 1987-11-20 | 1991-06-18 | Casio Computer Co., Ltd. | Bonding structure of an electronic device and a method for manufacturing the same |
| US5014111A (en) * | 1987-12-08 | 1991-05-07 | Matsushita Electric Industrial Co., Ltd. | Electrical contact bump and a package provided with the same |
| JP2733418B2 (ja) * | 1992-09-16 | 1998-03-30 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JPH06268013A (ja) * | 1993-03-15 | 1994-09-22 | Hitachi Ltd | 半導体装置とそれに用いられるキャリアテープの製造方法 |
| JPH06302645A (ja) * | 1993-04-15 | 1994-10-28 | Fuji Xerox Co Ltd | 電子部品の端子接続方法とこの接続方法で接続した電子機器およびその端子接続用バンプ |
| JP3184014B2 (ja) * | 1993-07-26 | 2001-07-09 | 株式会社東芝 | 半導体装置 |
-
1996
- 1996-06-10 JP JP14692196A patent/JP3558449B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-09 EP EP97924372A patent/EP0844656A4/en not_active Withdrawn
- 1997-06-09 KR KR1019980700848A patent/KR19990036180A/ko not_active Ceased
- 1997-06-09 US US09/011,039 patent/US20020014685A1/en not_active Abandoned
- 1997-06-09 WO PCT/JP1997/001990 patent/WO1997048131A1/ja not_active Ceased
- 1997-06-09 CN CN97190679A patent/CN1195423A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999004424A1 (fr) * | 1997-07-15 | 1999-01-28 | Hitachi, Ltd. | Dispositif a semi-conducteur, et structure de montage et procede de fabrication associes |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3558449B2 (ja) | 2004-08-25 |
| US20020014685A1 (en) | 2002-02-07 |
| EP0844656A1 (en) | 1998-05-27 |
| EP0844656A4 (en) | 2000-03-29 |
| KR19990036180A (ko) | 1999-05-25 |
| CN1195423A (zh) | 1998-10-07 |
| WO1997048131A1 (en) | 1997-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5985692A (en) | Process for flip-chip bonding a semiconductor die having gold bump electrodes | |
| JPH10275827A (ja) | フェイスダウンボンディング用リードフレーム | |
| JP2003133508A (ja) | 半導体装置 | |
| JP3558449B2 (ja) | 電子部品構体 | |
| JPH11121543A (ja) | チップスケールパッケージ | |
| CN100356530C (zh) | 半导体装置的制造方法 | |
| JPH07273119A (ja) | 半導体装置 | |
| JP2003297874A (ja) | 電子部品の接続構造及び接続方法 | |
| US6258622B1 (en) | Flip clip bonding leadframe-type packaging method for integrated circuit device and a device formed by the packaging method | |
| JPH06310563A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2001094004A (ja) | 半導体装置、外部接続端子構造体及び半導体装置の製造方法 | |
| JP2976947B2 (ja) | バンプ形成方法 | |
| CN1983544A (zh) | 半导体装置的制造方法 | |
| JP2001127102A (ja) | 半導体装置およびその製造方法 | |
| JPH0357223A (ja) | 半導体装置 | |
| JP2882130B2 (ja) | 半導体装置の製造方法 | |
| JPH08148496A (ja) | 半導体装置及び半導体装置用バンプ | |
| JPH05144872A (ja) | バンプ電極の接合方法 | |
| JP2848373B2 (ja) | 半導体装置 | |
| JP3532361B2 (ja) | Ic電極上への突起電極形成方法 | |
| JPH04299544A (ja) | フィルムキャリヤ半導体装置の製造方法 | |
| JP3550946B2 (ja) | Tab型半導体装置 | |
| JP2003100791A (ja) | 多段バンプ形成方法 | |
| JPH056918A (ja) | テープキヤリア型半導体装置のインナーリードボンデイング方法およびテープキヤリア型半導体装置用キヤリアテープ | |
| JPH04101426A (ja) | 金属突起物の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040326 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040518 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |