JPH0936738A - クロック発生装置 - Google Patents
クロック発生装置Info
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- JPH0936738A JPH0936738A JP8204801A JP20480196A JPH0936738A JP H0936738 A JPH0936738 A JP H0936738A JP 8204801 A JP8204801 A JP 8204801A JP 20480196 A JP20480196 A JP 20480196A JP H0936738 A JPH0936738 A JP H0936738A
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- Japan
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- clock
- signal
- frequency
- phase
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 広い周波数範囲にわたりロックがかかり、か
つ安定してクロックを発生可能な装置を提供する。 【解決手段】 クロック発生装置は、回転ヘッドにより
再生された信号に位相同期したクロックを発生する装置
であって、前記再生信号と前記クロックとの位相差に基
づいて前記制御発振手段を制御する位相制御ループと、
目標周波数と前記クロックとの周波数誤差に基づいて周
波数誤差信号を発生し、前記周波数誤差信号により前記
制御発振手段を制御する周波数制御ループとを備え、前
記周波数制御ループは前記回転ヘッドの回転位相に同期
した信号に同期して前記周波数誤差信号の値を更新する
ように構成されている。
つ安定してクロックを発生可能な装置を提供する。 【解決手段】 クロック発生装置は、回転ヘッドにより
再生された信号に位相同期したクロックを発生する装置
であって、前記再生信号と前記クロックとの位相差に基
づいて前記制御発振手段を制御する位相制御ループと、
目標周波数と前記クロックとの周波数誤差に基づいて周
波数誤差信号を発生し、前記周波数誤差信号により前記
制御発振手段を制御する周波数制御ループとを備え、前
記周波数制御ループは前記回転ヘッドの回転位相に同期
した信号に同期して前記周波数誤差信号の値を更新する
ように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック発生装置
に関し、特には、再生信号に位相同期したクロックを発
生する装置に関するものである。
に関し、特には、再生信号に位相同期したクロックを発
生する装置に関するものである。
【０００２】
【従来の技術】ＰＬＬ回路は様々な用途に供されてい
る。例えば、ディジタル信号を記録再生する装置、例え
ばディジタルビデオテープレコーダ（Ｄ−ＶＴＲ）等に
おいては、再生信号からデータを抽出する際に、再生信
号に位相同期したクロックを生成することが不可欠であ
る。
る。例えば、ディジタル信号を記録再生する装置、例え
ばディジタルビデオテープレコーダ（Ｄ−ＶＴＲ）等に
おいては、再生信号からデータを抽出する際に、再生信
号に位相同期したクロックを生成することが不可欠であ
る。
【０００３】本明細書では、この様なＤ−ＶＴＲに適用
されるＰＬＬ回路を例にとって説明する。図３はＤ−Ｖ
ＴＲに用いられる従来の一般的なＰＬＬ回路の構成を示
す図である。
されるＰＬＬ回路を例にとって説明する。図３はＤ−Ｖ
ＴＲに用いられる従来の一般的なＰＬＬ回路の構成を示
す図である。
【０００４】図中、入力端子３０１に入力された再生信
号から得たクロックは位相比較器（ＰＣ）３０２におい
て、電圧制御発振器（ＶＣＯ）３０４の出力であるクロ
ックＣ１と位相比較され、位相比較電圧Ｓ１が出力され
る。位相比較電圧Ｓ１は、ループフィルタ３０３により
高周波成分がカットされ、該ループフィルタ３０３の出
力には誤差電圧Ｓ２が生ずる。この誤差電圧Ｓ２により
上述の電圧制御発振器（ＶＣＯ）３０４の出力であるク
ロックＣ１の周波数が制御される。
号から得たクロックは位相比較器（ＰＣ）３０２におい
て、電圧制御発振器（ＶＣＯ）３０４の出力であるクロ
ックＣ１と位相比較され、位相比較電圧Ｓ１が出力され
る。位相比較電圧Ｓ１は、ループフィルタ３０３により
高周波成分がカットされ、該ループフィルタ３０３の出
力には誤差電圧Ｓ２が生ずる。この誤差電圧Ｓ２により
上述の電圧制御発振器（ＶＣＯ）３０４の出力であるク
ロックＣ１の周波数が制御される。
【０００５】以上のような構成により、ＰＬＬ回路は再
生信号のクロック成分に位相同期したクロックＣ１を出
力端子３０５に出力することが可能となり、このクロッ
クに従い再生信号からデータが抽出されることになる。
生信号のクロック成分に位相同期したクロックＣ１を出
力端子３０５に出力することが可能となり、このクロッ
クに従い再生信号からデータが抽出されることになる。
【０００６】
【発明が解決しようとする課題】ところで、上述の如き
ＰＬＬ回路をＤ−ＶＴＲのデータ抽出用クロックの形成
用として用いる場合には広い周波数範囲でロックがかか
る様ロックレンジを広くする必要がある。これは、標準
記録再生時とは異なる速度でテープを搬送しつつ再生を
行う場合、例えば所謂特殊再生（キュー，レビュー等）
や長時間モードの再生等を行う場合には、再生信号中の
クロック成分の周波数が変化するからである。
ＰＬＬ回路をＤ−ＶＴＲのデータ抽出用クロックの形成
用として用いる場合には広い周波数範囲でロックがかか
る様ロックレンジを広くする必要がある。これは、標準
記録再生時とは異なる速度でテープを搬送しつつ再生を
行う場合、例えば所謂特殊再生（キュー，レビュー等）
や長時間モードの再生等を行う場合には、再生信号中の
クロック成分の周波数が変化するからである。
【０００７】ところが、ロックレンジを広げればＰＬＬ
の安定性がその分悪くなるという問題を含んでおり、Ｄ
−ＶＴＲ等に要求されるジッタに対する安定性を確保し
つつ、広い周波数範囲に亘ってロックレンジを確保する
というのは困難であった。
の安定性がその分悪くなるという問題を含んでおり、Ｄ
−ＶＴＲ等に要求されるジッタに対する安定性を確保し
つつ、広い周波数範囲に亘ってロックレンジを確保する
というのは困難であった。
【０００８】本発明は、かかる点を鑑みてなされたもの
で、広い周波数範囲にわたりロックがかかり、かつ安定
してクロックを発生可能な装置を提供することを目的と
する。
で、広い周波数範囲にわたりロックがかかり、かつ安定
してクロックを発生可能な装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するために、本発明は、回転ヘッ
ドにより再生された信号に位相同期したクロックを発生
する制御発振手段を備えたクロック発生装置において、
前記再生信号と前記制御発振手段からのクロックとの位
相差に基づいて前記制御発振手段を制御する位相制御ル
ープと、目標周波数と前記制御発振手段からのクロック
との周波数誤差に基づいて周波数誤差検出信号を発生
し、前記周波数誤差検出信号により前記制御発振手段を
制御する周波数制御ループとを備え、前記周波数制御ル
ープは、前記回転ヘッドの回転位相に同期した信号に同
期して前記周波数誤差信号の値を更新するように構成さ
れている。
決し、前記目的を達成するために、本発明は、回転ヘッ
ドにより再生された信号に位相同期したクロックを発生
する制御発振手段を備えたクロック発生装置において、
前記再生信号と前記制御発振手段からのクロックとの位
相差に基づいて前記制御発振手段を制御する位相制御ル
ープと、目標周波数と前記制御発振手段からのクロック
との周波数誤差に基づいて周波数誤差検出信号を発生
し、前記周波数誤差検出信号により前記制御発振手段を
制御する周波数制御ループとを備え、前記周波数制御ル
ープは、前記回転ヘッドの回転位相に同期した信号に同
期して前記周波数誤差信号の値を更新するように構成さ
れている。
【００１０】（作用）上述の如く構成することにより入
力クロックの周波数が変化した場合にも基準発振回路の
出力周波数を変化させれば、位相比較器の出力に対して
高い安定性を持つ様制御発振回路を構成することができ
る。これによって、広い周波数範囲でロックがかかり、
かつ高い安定性を有するＰＬＬ回路を構成することがで
きた。
力クロックの周波数が変化した場合にも基準発振回路の
出力周波数を変化させれば、位相比較器の出力に対して
高い安定性を持つ様制御発振回路を構成することができ
る。これによって、広い周波数範囲でロックがかかり、
かつ高い安定性を有するＰＬＬ回路を構成することがで
きた。
【００１１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００１２】図１は本発明の一実施形態としてのＰＬＬ
回路の構成を示す図で、Ｄ−ＶＴＲの再生信号からデー
タを抽出するためのクロックを形成するためのものであ
る。
回路の構成を示す図で、Ｄ−ＶＴＲの再生信号からデー
タを抽出するためのクロックを形成するためのものであ
る。
【００１３】図１において、入力端子１０１，位相比較
器（ＰＣ）１０２，ループフィルタ１０３，電圧制御発
振器（ＶＣＯ）１０５及び出力端子１０６は従来のＰＬ
Ｌ回路と同様の構成となっており、これらより構成され
るループを以下データフェーズロックループと呼ぶ。
器（ＰＣ）１０２，ループフィルタ１０３，電圧制御発
振器（ＶＣＯ）１０５及び出力端子１０６は従来のＰＬ
Ｌ回路と同様の構成となっており、これらより構成され
るループを以下データフェーズロックループと呼ぶ。
【００１４】また、基準周波数発振器（Ｒｅｆ．ＯＳ
Ｃ）１０７，周波数位相比較器（ＦＰＣ）１０８及びル
ープフィルタ１０９は、ＶＣＯ１０５の中心周波数をロ
ックするための回路であり、これらを含むループを以下
中心周波数ロックループと呼ぶ。
Ｃ）１０７，周波数位相比較器（ＦＰＣ）１０８及びル
ープフィルタ１０９は、ＶＣＯ１０５の中心周波数をロ
ックするための回路であり、これらを含むループを以下
中心周波数ロックループと呼ぶ。
【００１５】図１のＰＬＬ回路は、図３のＰＬＬ回路と
同様の構成よりなるデータフェーズロックループに、Ｖ
ＣＯ１０５の中心周波数を広いレンジで制御できるよう
な中心周波数ロックループを追加した構成となってい
る。
同様の構成よりなるデータフェーズロックループに、Ｖ
ＣＯ１０５の中心周波数を広いレンジで制御できるよう
な中心周波数ロックループを追加した構成となってい
る。
【００１６】前述した様に再生信号中のクロック成分の
周波数が異なる各モードに対応する周波数のクロック信
号を、基準周波数発振器１０７で発生し、比較的広いレ
ンジ（この例では標準再生時のクロック成分の周波数±
数％以上）でロック可能としてある。
周波数が異なる各モードに対応する周波数のクロック信
号を、基準周波数発振器１０７で発生し、比較的広いレ
ンジ（この例では標準再生時のクロック成分の周波数±
数％以上）でロック可能としてある。
【００１７】即ち、ＶＣＯ１０５の中心周波数を、各モ
ードに対応するクロック周波数付近にロックさせること
で、ループフィルタ１０３の時定数により決定されるロ
ックレンジを狭くすることで高安定化を図り、かつ、各
モードにおけるクロック成分の周波数の数％程度の変化
に対応できる構成となっている。
ードに対応するクロック周波数付近にロックさせること
で、ループフィルタ１０３の時定数により決定されるロ
ックレンジを狭くすることで高安定化を図り、かつ、各
モードにおけるクロック成分の周波数の数％程度の変化
に対応できる構成となっている。
【００１８】以下、図１各部の動作について説明する。
【００１９】Ｄ−ＶＴＲの再生ヘッドからの再生信号か
ら得たクロックは、入力端子１０１に入力される。ここ
で上記再生信号は、Ｄ−ＶＴＲでは通常複数のヘッドを
切り換えて再生した信号を連続させたものであるので、
ヘッド切り換えタイミングの前後には、本来のデータパ
ターン以外の信号を含む部分があって、その部分で再生
信号は非連続となっている。
ら得たクロックは、入力端子１０１に入力される。ここ
で上記再生信号は、Ｄ−ＶＴＲでは通常複数のヘッドを
切り換えて再生した信号を連続させたものであるので、
ヘッド切り換えタイミングの前後には、本来のデータパ
ターン以外の信号を含む部分があって、その部分で再生
信号は非連続となっている。
【００２０】そこでこのヘッド切り換えタイミング信号
に同期した信号を入力端子１１０に入力し、ヘッド切り
換えタイミング前後の所定の期間（本来のパターン以外
の信号を含む期間）は、スイッチ１１２，１１３を閉じ
る。これによりこの期間はデータフェーズロックループ
をカットして中心周波数ロックループのみを有効動作さ
せることにする。
に同期した信号を入力端子１１０に入力し、ヘッド切り
換えタイミング前後の所定の期間（本来のパターン以外
の信号を含む期間）は、スイッチ１１２，１１３を閉じ
る。これによりこの期間はデータフェーズロックループ
をカットして中心周波数ロックループのみを有効動作さ
せることにする。
【００２１】この時、基準周波数発振回路１０７は、各
モードに於いて再生される信号中のクロック成分の周波
数に対応した周波数のクロック信号を発生している。こ
れについては後に詳述する。基準周波数発振回路１０７
の出力は、ＶＣＯ１０５の出力であるクロックＳ１５
と、周波数位相比較器（ＦＰＣ）１０８で周波数及び位
相比較され、比較電圧Ｓ１１を生ずる。この比較電圧Ｓ
１１は抵抗及びコンデンサより構成されるループフィル
タ１０９により高周波成分がカットされ、出力には誤差
電圧Ｓ１３が生ずる。
モードに於いて再生される信号中のクロック成分の周波
数に対応した周波数のクロック信号を発生している。こ
れについては後に詳述する。基準周波数発振回路１０７
の出力は、ＶＣＯ１０５の出力であるクロックＳ１５
と、周波数位相比較器（ＦＰＣ）１０８で周波数及び位
相比較され、比較電圧Ｓ１１を生ずる。この比較電圧Ｓ
１１は抵抗及びコンデンサより構成されるループフィル
タ１０９により高周波成分がカットされ、出力には誤差
電圧Ｓ１３が生ずる。
【００２２】この時、データフェーズロックループ側は
カットされているため、ＶＣＯ１０５へは誤差電圧Ｓ１
３がそのまま入力されることになり、ＶＣＯ１０５の中
心周波数が、基準周波数発振回路１０７の出力周波数に
ロックされることとなる。
カットされているため、ＶＣＯ１０５へは誤差電圧Ｓ１
３がそのまま入力されることになり、ＶＣＯ１０５の中
心周波数が、基準周波数発振回路１０７の出力周波数に
ロックされることとなる。
【００２３】なお、ＦＰＣを用いたのはＶＣＯ１０５の
全てのレンジでロックする様にしたためである。ここで
ループフィルタ１０９はサンプルホールド機能を有する
ものとし、スイッチ１１３がオフの（開成されている）
間、出力電圧を保持するようにしてある。
全てのレンジでロックする様にしたためである。ここで
ループフィルタ１０９はサンプルホールド機能を有する
ものとし、スイッチ１１３がオフの（開成されている）
間、出力電圧を保持するようにしてある。
【００２４】これにより、データフェーズロックループ
が動作している期間もＶＣＯ１０５の中心周波数は比較
周波数発振回路１０７の発生するクロック周波数付近に
ロックされつづけることとなる。なお、ここでＶＣＯ１
０５としては標準クロック周波数（標準再生時の再生信
号中のクロック成分の周波数）を中心とした広いレンジ
のものを用いる。
が動作している期間もＶＣＯ１０５の中心周波数は比較
周波数発振回路１０７の発生するクロック周波数付近に
ロックされつづけることとなる。なお、ここでＶＣＯ１
０５としては標準クロック周波数（標準再生時の再生信
号中のクロック成分の周波数）を中心とした広いレンジ
のものを用いる。
【００２５】さて、入力再生信号中のヘッド切り換え前
後の期間を除く本来のデータパターンを含む部分におい
ては、スイッチ１１２，１１３を開成して、中心周波数
ロックループをオフにし、データフェーズロックループ
のみを有効動作させる。
後の期間を除く本来のデータパターンを含む部分におい
ては、スイッチ１１２，１１３を開成して、中心周波数
ロックループをオフにし、データフェーズロックループ
のみを有効動作させる。
【００２６】入力端子１０１に入力された再生信号中の
クロックは、位相比較器１０２とＶＣＯ１０５の出力で
あるクロックＳ１０５と位相比較され、位相比較電圧Ｓ
１０が出力される。位相比較電圧Ｓ１０は、ループフィ
ルタ１０３により、高周波成分がカットされ、ループフ
ィルタ１０３の出力には誤差電圧Ｓ１２が生ずる。この
誤差電圧Ｓ１２は加算回路１０４により、前述の通り保
持されている中心周波数ロックループの出力誤差電圧Ｓ
１３と加算され、ＶＣＯ１０５の出力である再生クロッ
クＳ１５の周波数を制御することとなる。
クロックは、位相比較器１０２とＶＣＯ１０５の出力で
あるクロックＳ１０５と位相比較され、位相比較電圧Ｓ
１０が出力される。位相比較電圧Ｓ１０は、ループフィ
ルタ１０３により、高周波成分がカットされ、ループフ
ィルタ１０３の出力には誤差電圧Ｓ１２が生ずる。この
誤差電圧Ｓ１２は加算回路１０４により、前述の通り保
持されている中心周波数ロックループの出力誤差電圧Ｓ
１３と加算され、ＶＣＯ１０５の出力である再生クロッ
クＳ１５の周波数を制御することとなる。
【００２７】ここでループフィルタ１０３内の時定数
は、所望の安定度を得るため、ロックレンジを狭くする
よう比較的大きく設定される。この時、ループフィルタ
１０３の出力誤差電圧Ｓ１２の振幅は小さなものとなる
が、前述の通り、中心周波数ロックループの出力誤差電
圧Ｓ１３が加算され、ＶＣＯ１０５の入力Ｓ１４となる
ため、前述に各モードにおけるクロック周波数の変化に
は充分対応できることとなる。
は、所望の安定度を得るため、ロックレンジを狭くする
よう比較的大きく設定される。この時、ループフィルタ
１０３の出力誤差電圧Ｓ１２の振幅は小さなものとなる
が、前述の通り、中心周波数ロックループの出力誤差電
圧Ｓ１３が加算され、ＶＣＯ１０５の入力Ｓ１４となる
ため、前述に各モードにおけるクロック周波数の変化に
は充分対応できることとなる。
【００２８】なお、ループフィルタ１０３内のスイッチ
１１１はロックイン時には若干ロックレンジを広くして
すばやくロックインするようにし、ロックイン後はロッ
クレンジを狭くして、高安定化を図るためのものであ
る。
１１１はロックイン時には若干ロックレンジを広くして
すばやくロックインするようにし、ロックイン後はロッ
クレンジを狭くして、高安定化を図るためのものであ
る。
【００２９】次に比較周波数発振回路１０９の構成につ
いて説明する。
いて説明する。
【００３０】図２は図１中の基準周波数発振回路１０７
の具体的構成例を示す図である。
の具体的構成例を示す図である。
【００３１】入力端子２０１には再生時の各モードを示
すデータ、例えば通常再生，早送り再生，逆転再生等の
モードを示すデータが入力されている。このモードを示
すデータをデータ変換テーブル２０２に供給し、該デー
タ変換テーブル２０２から出力されたデータに従って分
周器２０３の分周比が設定される。
すデータ、例えば通常再生，早送り再生，逆転再生等の
モードを示すデータが入力されている。このモードを示
すデータをデータ変換テーブル２０２に供給し、該デー
タ変換テーブル２０２から出力されたデータに従って分
周器２０３の分周比が設定される。
【００３２】この様に、モードに従って設定された分周
比ＮによりＶＣＯ２０７の出力は分周器２０３で分周さ
れ、基準信号として入力端子２０４に入力される再生信
号中の水平同期信号ｆH と、位相比較器２０５で位相比
較される。これに伴い、該位相比較器２０５は位相比較
電圧Ｓ２０を出力する。位相比較電圧Ｓ２０はループフ
ィルタ２０６により高周波成分をカットされ、ループフ
ィルタ２０６の出力には誤差電圧Ｓ２１が生じる。
比ＮによりＶＣＯ２０７の出力は分周器２０３で分周さ
れ、基準信号として入力端子２０４に入力される再生信
号中の水平同期信号ｆH と、位相比較器２０５で位相比
較される。これに伴い、該位相比較器２０５は位相比較
電圧Ｓ２０を出力する。位相比較電圧Ｓ２０はループフ
ィルタ２０６により高周波成分をカットされ、ループフ
ィルタ２０６の出力には誤差電圧Ｓ２１が生じる。
【００３３】この誤差電圧Ｓ２１によりＶＣＯ２０７の
出力であるクロックＳ２３の周波数が制御される。これ
により出力端子２０８に各モードに対応した周波数の基
準クロックが出力される。この基準クロックは図１のＦ
ＰＣ１０８に供給されることになる。
出力であるクロックＳ２３の周波数が制御される。これ
により出力端子２０８に各モードに対応した周波数の基
準クロックが出力される。この基準クロックは図１のＦ
ＰＣ１０８に供給されることになる。
【００３４】以上のような構成のＰＬＬ回路によれば、
図１の出力端子１０６から各モードに対応した周波数
で、かつ再生信号中のクロック成分に位相同期した安定
なクッロクが出力されることとなる。
図１の出力端子１０６から各モードに対応した周波数
で、かつ再生信号中のクロック成分に位相同期した安定
なクッロクが出力されることとなる。
【００３５】尚、上述の実施例に於いて、制御発振回路
はデータフェーズロックループのループフィルタと、中
心周波数ロックループのループフィルタとを別途設ける
構成としたが、ＰＣ１０２の出力とＦＰＣ１０８の出力
とを加算した後ループフィルタを通してＶＣＯ１０５に
供給する構成とすることも可能である。
はデータフェーズロックループのループフィルタと、中
心周波数ロックループのループフィルタとを別途設ける
構成としたが、ＰＣ１０２の出力とＦＰＣ１０８の出力
とを加算した後ループフィルタを通してＶＣＯ１０５に
供給する構成とすることも可能である。
【００３６】また、ＶＣＯ１０５の中心周波数を高く
し、分周器を介して端子１０６への出力クロックもしく
はＦＰＣ１０８，ＰＣ１０２への入力クロックを形成す
る構成とすることも可能である。
し、分周器を介して端子１０６への出力クロックもしく
はＦＰＣ１０８，ＰＣ１０２への入力クロックを形成す
る構成とすることも可能である。
【００３７】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ロック可能な再生信号の周波数範囲を広く設
定でき、且つ、安定してクロックを発生することが可能
になる。
によれば、ロック可能な再生信号の周波数範囲を広く設
定でき、且つ、安定してクロックを発生することが可能
になる。
【００３８】また、周波数誤差信号をヘッドの回転位相
に同期して更新しているので、ヘッドの回転周期に関連
した周期でクロックの周波数を調整することができる。
に同期して更新しているので、ヘッドの回転周期に関連
した周期でクロックの周波数を調整することができる。
【００３９】また、本願の他の発明では、モードに応じ
て基準信号を設定しているので、モードに応じた最適な
周波数のクロックを発生することが可能になる。
て基準信号を設定しているので、モードに応じた最適な
周波数のクロックを発生することが可能になる。
【図１】本発明の実施形態としてのＰＬＬ回路の構成を
示す図である。
示す図である。
【図２】図１の基準周波数発振器の具体的な構成例を示
す図である。
す図である。
【図３】従来のＰＬＬ回路の構成例を示す図である。
１０１ クロック入力端子 １０２ 位相比較器 １０３ ループフィルタ １０４ 加算回路 １０５ 電圧制御発振器 １０６ 出力端子 １０７ 基準周波数発振器 １０８ 周波数位相比較器 １０９ ループフィルタ ２０２ データ変換テーブル ２０３ 分周器 ２０４ 基準信号入力端子 ２０５ 位相比較器 ２０６ ループフィルタ ２０７ 電圧制御発振器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 康之 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内
Claims (8)
- 【請求項１】 回転ヘッドにより再生された信号に位相
同期したクロックを発生する制御発振手段を備えたクロ
ック発生装置において、 前記再生信号と前記クロックとの位相差に基づいて前記
制御発振手段を制御する位相制御ループと、 目標周波数と前記クロックとの周波数誤差に基づいて周
波数誤差検出信号を発生し、前記周波数誤差検出信号に
より前記制御発振手段を制御する周波数制御ループとを
備え、 前記周波数制御ループは、前記回転ヘッドの回転位相に
同期した信号に同期して前記周波数誤差信号の値を更新
することを特徴とするクロック発生装置。 - 【請求項２】 前記位相制御ループは、前記再生信号と
前記クロックとの位相差を検出する位相差検出手段と、
前記位相差検出手段の出力を入力するループフィルタと
を有し、前記ループフィルタの出力により前記制御発振
手段を制御することを特徴とする請求項１に記載のクロ
ック発生装置。 - 【請求項３】 前記周波数制御ループは、前記目標周波
数に対応した基準信号を発生する基準信号発生手段と、
前記基準信号と前記クロックとを用いて前記周波数誤差
を検出する周波数検出手段と、前記周波数検出手段の出
力をフィルタリング処理して前記周波数誤差信号を発生
するループフィルタとを有することを特徴とする請求項
１に記載のクロック発生装置。 - 【請求項４】 再生モードに応じて前記基準信号を切り
換える切り換え手段を備えたことを特徴とする請求項３
に記載のクロック発生装置。 - 【請求項５】 前記再生信号の再生速度に応じて前記基
準信号を切り換える切り換え手段を備えたことを特徴と
する請求項３に記載のクロック発生装置。 - 【請求項６】 前記再生信号は記録媒体を複数の前記回
転ヘッドを切り換えてトレースすることにより再生され
た信号であり、前記周波数制御ループは、前記ヘッドの
切り換え信号に同期して前記周波数誤差信号を更新する
ことを特徴とする請求項１に記載のクロック発生装置。 - 【請求項７】 前記クロックは前記再生信号からデータ
を抽出するために用いられることを特徴とする請求項１
に記載のクロック発生装置。 - 【請求項８】 再生信号に位相同期したクロックを発生
する制御発振手段を備えたクロック発生装置において、 前記再生信号と前記クロックとの位相差に基づいて前記
制御発振手段を制御する位相制御ループと、 目標周波数に対応した基準信号と前記クロックとを用い
て、前記目標周波数と前記クロックとの周波数誤差を検
出し、前記周波数誤差に基づいて前記制御発振手段を制
御する周波数制御ループと、 前記基準信号を再生モードに応じた値に設定する制御手
段とを備えるクロック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204801A JP2791309B2 (ja) | 1996-08-02 | 1996-08-02 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204801A JP2791309B2 (ja) | 1996-08-02 | 1996-08-02 | クロック発生装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229285A Division JP2840255B2 (ja) | 1988-09-13 | 1988-09-13 | 再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936738A true JPH0936738A (ja) | 1997-02-07 |
| JP2791309B2 JP2791309B2 (ja) | 1998-08-27 |
Family
ID=16496597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204801A Expired - Fee Related JP2791309B2 (ja) | 1996-08-02 | 1996-08-02 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2791309B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297428A (ja) * | 1985-10-23 | 1987-05-06 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| JPS6290405U (ja) * | 1985-11-25 | 1987-06-10 | ||
| JPH01307317A (ja) * | 1988-06-06 | 1989-12-12 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
-
1996
- 1996-08-02 JP JP8204801A patent/JP2791309B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297428A (ja) * | 1985-10-23 | 1987-05-06 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
| JPS6290405U (ja) * | 1985-11-25 | 1987-06-10 | ||
| JPH01307317A (ja) * | 1988-06-06 | 1989-12-12 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2791309B2 (ja) | 1998-08-27 |
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